DE69231858T2 - Anti-fuse structure with sidewall and manufacturing process - Google Patents
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Description
Die vorliegende Erfindung betrifft das Gebiet der Technologie integrierter Schaltungen. Die vorliegende Erfindung betrifft insbesondere ein Halbleiterbauelement, das eine Antischmelzsicherung aufweist.The present invention relates to the field of integrated circuit technology. In particular, the present invention relates to a semiconductor device having an anti-fuse.
Es ist bei der Herstellung integrierter Schaltungen häufig erwünscht, ein System zu ermöglichen, wodurch ein Benutzer eine integrierte Schaltung nach seinen speziellen Bedürfnissen anpassen kann. Wegen des großen Aufwands, der mit dem Auslegen spezieller integrierter Schaltungen für viele spezielle Aufgaben verbunden ist, wurden programmierbare integrierte Schaltungen entwickelt, die es dem Benutzer ermöglichen, die integrierte Schaltung nach speziellen Bedürfnissen zu programmieren. Ein neu aufkommender Typ programmierbarer Bauelemente sind vom Anwender programmierbare Gate-Arrays (FPGAs). Diese Bauelemente weisen große Anordnungen schmelzbarer Strukturen auf, die es dem Benutzer ermöglichen, die Funktionsoperation der Bauelemente durch Ändern des Leitungszustands dieser schmelzbaren Bauelemente zu ändern. Ein solches schmelzbares Bauelement wird als Antischmelzsicherung bezeichnet. Eine Antischmelzsicherung arbeitet entgegengesetzt zur herkömmlichen Bedeutung des Begriffs "Sicherung". Eine Antischmelzsicherung wird durch Bereitstellen einer Spannung oberhalb eines durch die Kennlinie des Bauelements bestimmten Schwellenwerts, die das Hindurchfließen eines großen Stroms durch eine dielektrische Schicht zwischen den zwei leitenden Schichten bewirkt, programmiert. Nach dem Erreichen dieser Schwellenspannung ist permanent eine leitende Verbindung zwischen den zwei leitenden Schichten hergestellt. Dies ist in der Hinsicht der herkömmlichen Bedeutung einer Sicherung entgegengesetzt, daß beim Hindurchführen eines hohen Stroms durch eine herkömmliche Sicherung die Sicherung offen gebrannt wird und dadurch eine leitende Verbindung unterbrochen wird. Ein Beispiel der Technologie von Antischmelzsicherungen kann in Mohsen u. a. "Programmable Low Impedance Anti-fuse Element", US-A-4 823 181, erteilt am 18. April 1989, gefunden werden. Eine vom Anwender programmierbare Gate-Array-Struktur, bei der Antischmelzsicherungselemente verwendet werden, ist in Gamal u. a. "An Architecture For Electrically Configurable Gate Arrays", IEEE Journal of Solid State Circuits, Band 24, Nr. 2, S. 394-398 (April 1989) beschrieben.It is often desirable in the manufacture of integrated circuits to provide a system whereby a user can customize an integrated circuit to meet his or her specific needs. Because of the great effort involved in designing special integrated circuits for many specific tasks, programmable integrated circuits have been developed that allow the user to program the integrated circuit to meet specific needs. One emerging type of programmable device is user-programmable gate arrays (FPGAs). These devices have large arrays of fusible structures that allow the user to change the functional operation of the devices by changing the conduction state of these fusible devices. Such a fusible device is called an antifuse. An antifuse operates in the opposite way to the traditional meaning of the term "fuse". An antifuse is programmed by providing a voltage above a threshold determined by the characteristics of the device that causes a large current to flow through a dielectric layer between the two conductive layers. After reaching this threshold voltage, a permanent conductive connection is established between the two conductive layers. This is contrary to the traditional meaning of a fuse, that when a high current is passed through a conventional fuse the fuse is blown open, thereby breaking a conductive connection. An example of anti-fuse technology can be found in Mohsen et al., "Programmable Low Impedance Anti-fuse Element," US-A-4,823,181, issued April 18, 1989. A user-programmable gate array structure using anti-fuse elements is described in Gamal et al., "An Architecture For Electrically Configurable Gate Arrays," IEEE Journal of Solid State Circuits, Vol. 24, No. 2, pp. 394-398 (April 1989).
Antischmelzsicherungsstrukturen wurden in den veröffentlichten europäischen Patentanmeldungen EP-A-0 250 078 A2 und EP-A-0 323 078 A2 offenbart. Jede dieser Antischmelzsicherungsstrukturen wird auf einem horizontalen Bereich der Oberfläche des als integrierte Schaltung ausgebildeten Bauelements ausgebildet, wo sie Zwischenverbindungen herstellen soll. Daher ist die Dichte von Bauelementen auf einer integrierten Schaltungsstruktur durch die photolithographischen Möglichkeiten begrenzt. Weiterhin werden sehr dünne Dielektrika verwendet, was zu einer hohen Kapazität zwischen Zuleitungen in einem Gate-Array führt.Antifuse structures have been disclosed in published European patent applications EP-A-0 250 078 A2 and EP-A-0 323 078 A2. Each of these antifuse structures is formed on a horizontal region of the surface of the integrated circuit device where it is intended to provide interconnections. Therefore, the density of devices on an integrated circuit structure is limited by photolithographic capabilities. Furthermore, very thin dielectrics are used, resulting in high capacitance between leads in a gate array.
Es ist wie bei allen integrierten Schaltungen wünschenswert, eine Schaltung bereitzustellen, die so schnell wie möglich arbeitet. Antischmelzsicherungsstrukturen aus dem Stand der Technik sehen horizontale Bereiche vor, die durch die zum Herstellen der integrierten Schaltung verwendeten lithographischen Möglichkeiten beschränkt sind. Diese Bauelemente befinden sich in Anordnungen mit einem sehr dünnen Dielektrikum (6-20 nm/60 -200 Å, wie im Patent von Mohsen u. a. offenbart ist). Weil diese Dielektrika sehr dünn sein müssen, ist zwischen den das Gate-Array bildenden Zuleitungen eine sehr hohe Kapazität ausgebildet. Weil es weiterhin entlang einer bestimmten Leitung zahlreiche dieser Bauelemente gibt, ist die resistive/kapazitive Zeitkonstante (RC-Zeitkonstante) für eine bestimmte Leitung sehr hoch. Hierdurch wird eine sehr große zeitliche Verzögerung zwischen dem Zeitpunkt, zu dem eine Spannung an eine bestimmte Leitung angelegt wird, und dem Zeitpunkt, zu dem die Leitung auf die gewünschte Spannung aufgeladen ist, erzeugt. Es ist dementsprechend wünschenswert, die von einem Antischmelzsicherungselement bereitgestellte kapazitive Kopplung zu minimieren. Es ist weiterhin wünschenswert, die von einer Antischmelzsicherungsstruktur bedeckte seitliche Fläche zu minimieren, um eine größere Packungsdichte von Antischmelzsicherungselementen zu ermöglichen. Dies ermöglicht im Vergleich zu Strukturen aus dem Stand der Technik kürzere Leitungen für die gleiche Anzahl von Antischmelzsicherungselementen. Weil die Zuleitungen der Antischmelzsicherungen kürzer sind, wird der Widerstand entlang den Leitungen minimiert und wird weiterhin die RC-Konstante verringert.As with all integrated circuits, it is desirable to provide a circuit that operates as quickly as possible. Prior art antifuse structures provide horizontal regions that are limited by the lithographic capabilities used to fabricate the integrated circuit. These devices are in arrays with a very thin dielectric (6-20 nm/60-200 Å as disclosed in the Mohsen et al. patent). Because these dielectrics must be very thin, a very high capacitance is formed between the leads that make up the gate array. Furthermore, because there are many of these devices along a given line, the resistive/capacitive (RC) time constant for a given line is very high. This creates a very large time delay between the time a voltage is applied to a given line and the time the voltage is applied to a given line. time at which the line is charged to the desired voltage. Accordingly, it is desirable to minimize the capacitive coupling provided by an antifuse element. It is further desirable to minimize the lateral area covered by an antifuse structure to enable greater packing density of antifuse elements. This allows shorter lines for the same number of antifuse elements compared to prior art structures. Because the antifuse leads are shorter, the resistance along the lines is minimized and further reduces the RC constant.
Eine Erscheinungsform der vorliegenden Erfindung sieht ein Halbleiterbauelement vor, das eine in Anspruch. 1 definierte Antischmelzsicherung aufweist. Eine weitere Erscheinungsform der Erfindung ist in Anspruch 7 dargelegt. Bei manchen Ausführungsformen weist die erste und/oder die zweite leitende Schicht polykristallines Silicium und ein leitendes Material auf, das aus der aus Titan, Wolfram, Molybdän, Platin, Titansilicid, Wolframsilicid, Molybdänsilicid, Platinsilicid, Titannitrid und Kombinationen von diesen bestehenden Gruppe ausgewählt ist.One aspect of the present invention provides a semiconductor device having an anti-fuse as defined in claim 1. Another aspect of the invention is set out in claim 7. In some embodiments, the first and/or second conductive layers comprise polycrystalline silicon and a conductive material selected from the group consisting of titanium, tungsten, molybdenum, platinum, titanium silicide, tungsten silicide, molybdenum silicide, platinum silicide, titanium nitride, and combinations thereof.
Eine weitere Erscheinungsform der vorliegenden Erfindung sieht ein Verfahren zum Herstellen einer Antischmelzsicherung auf einem Halbleiterbauelement vor, wobei das Verfahren die in Anspruch 8 definierten Schritte aufweist.Another aspect of the present invention provides a method of fabricating an anti-fuse on a semiconductor device, the method comprising the steps defined in claim 8.
Eine weitere Erscheinungsform der vorliegenden Erfindung sieht ein Verfahren zum Herstellen einer Anordnung von Antischmelzsicherungen vor, das die in Anspruch 14 definierten Schritte aufweist.Another aspect of the present invention provides a method of manufacturing an anti-fuse assembly comprising the steps defined in claim 14.
Die Fig. 1 bis 3 sind schematische Seitenansichten zur Darstellung der Prozeßschritte, die eine Ausführungsform der vorliegenden Erfindung bilden, welche zum Herstellen einer weiteren Ausführungsform der vorliegenden Erfindung verwendet wird, undFigures 1 to 3 are schematic side views illustrating the process steps constituting an embodiment of the present invention, which is used to manufacture another embodiment of the present invention, and
die Fig. 4a bis 6a und 4b bis 6b sind Draufsichten mit den zugeordneten schematischen Seitenansichten zur Darstellung der Prozeßschritte, welche eine weitere Ausführungsform der vorliegenden Erfindung bilden, die zum Herstellen einer zusätzlichen Ausführungsform der vorliegenden Erfindung verwendet wird.Figures 4a to 6a and 4b to 6b are plan views with associated schematic side views illustrating the process steps constituting a further embodiment of the present invention used to manufacture an additional embodiment of the present invention.
Die Fig. 1-3 sind schematische Seitenansichten zur Darstellung der Herstellungsschritte, welche eine Ausführungsform der vorliegenden Erfindung bilden, die zum Herstellen einer weiteren Ausführungsform der vorliegenden Erfindung verwendet wird. Die Fig. 4a-6a sind Draufsichten zur Veranschaulichung der Prozeßschritte, die eine weitere Ausführungsform der vorliegenden Erfindung bilden, welche zum Herstellen einer weiteren Ausführungsform der vorliegenden Erfindung verwendet wird. Die Fig. 4b-6b sind Seitenansichten zur Darstellung eines Schnitts AA der Draufsichten 4a-6a.Figures 1-3 are schematic side views showing the manufacturing steps that form an embodiment of the present invention that is used to manufacture another embodiment of the present invention. Figures 4a-6a are plan views showing the process steps that form another embodiment of the present invention that is used to manufacture another embodiment of the present invention. Figures 4b-6b are side views showing a section AA of the plan views 4a-6a.
Wie in Fig. 1 dargestellt ist, wird zuerst ein Substrat 10 bereitgestellt. Das Substrat 10 kann aus einer Anzahl von Materialien bestehen, es weist jedoch bei dieser bevorzugten Ausführungsform kristallines Silicium auf, wodurch die Herstellung anderer Bauelemente, wie Transistoren und Dioden, ermöglicht wird. Eine Siliciumdioxidschicht 12 wird unter Verwendung einer thermischen Oxidation bis zu einer Dicke von etwa 500 nm (5000 Å) auf der Oberfläche des Substrats 10 gebildet. Die polykristalline Siliciumschicht 14 wird unter Verwendung einer chemischen Dampfabscheidung (CVD) auf der Oberfläche der Siliciumdioxidschicht 12 gebildet. Die polykristalline Siliciumschicht 14 hat bei dieser bevorzugten Ausführungsform eine Dicke zwischen 200-400 nm (2000- 4000 Å). Zum Erzielen einer zusätzlichen Leitfähigkeit und demgemäß zum Verringern des Widerstands der polykristallinen Siliciumschicht 14 können zusätzliche Materialien, wie Titan, Wolfram, Molybdän, Platin, Titansilicid, Wolframsilicid, Molybdänsilicid, Platinsilicid oder Titannitrid als zusätzliche Schichten in die polykristalline Siliciumschicht 14 aufgenommen oder in das Material selbst aufgenommen werden. Weiterhin können Kombinationen dieser Materialien oder andere stark leitende Materialien in die polykristalline Siliciumschicht 14 aufgenommen werden. Die Verwendung von polykristallinem Silicium in der Schicht 14 dient als Beispiel, und Fachleuten werden beim Lesen dieser Beschreibung viele andere Materialien einfallen, die als innerhalb des Schutzumfangs der vorliegenden Erfindung liegend angesehen werden.As shown in Figure 1, a substrate 10 is first provided. The substrate 10 may be made of a number of materials, but in this preferred embodiment it comprises crystalline silicon, thereby enabling the fabrication of other devices such as transistors and diodes. A silicon dioxide layer 12 is formed on the surface of the substrate 10 using thermal oxidation to a thickness of about 500 nm (5000 Å). The polycrystalline silicon layer 14 is formed on the surface of the silicon dioxide layer 12 using chemical vapor deposition (CVD). The polycrystalline silicon layer 14 has a thickness between 200-400 nm (2000-4000 Å) in this preferred embodiment. To provide additional conductivity and thus To reduce the resistance of the polycrystalline silicon layer 14, additional materials such as titanium, tungsten, molybdenum, platinum, titanium silicide, tungsten silicide, molybdenum silicide, platinum silicide, or titanium nitride may be included as additional layers in the polycrystalline silicon layer 14 or may be included in the material itself. Furthermore, combinations of these materials or other highly conductive materials may be included in the polycrystalline silicon layer 14. The use of polycrystalline silicon in the layer 14 is exemplary, and many other materials considered to be within the scope of the present invention will occur to those skilled in the art upon reading this specification.
Daraufhin wird eine dicke Siliciumdioxidschicht 16 auf der Oberfläche des polykristallinen Siliciums 14 gebildet. Die Siliciumdioxidschicht 16 kann durch chemische Dampfabscheidung oder thermische Oxidation der polykristallinen Siliciumschicht 14 gebildet werden. Falls eine thermische Oxidation verwendet wird, muß eine zusätzliche Dicke der polykristallinen Siliciumschicht 14 vorgesehen werden, um den Verbrauch dieses zusätzlichen Bereichs durch den thermischen Oxidationsprozeß zuzulassen. Bei der vorliegenden Ausführungsform umfaßt die Siliciumdioxidschicht 16 etwa 200 nm (2000 Å) Siliciumdioxid. Bei zusätzlichen Ausführungsformen kann die Siliciumdioxidschicht 16 aus anderen Isolatoren oder zusammengesetzten Isolatoren bestehen, um die Funktion der Siliciumdioxidschicht 16 zu erfüllen. Die Dicke der Siliciumdioxidschicht 16 wird so vorgesehen, daß die kapazitive Kopplung zwischen den auf der Oberfläche der Siliciumdioxidschicht 16 und der darunterliegenden polykristallinen Siliciumschicht 14 zu bildenden leitenden Schichten minimiert wird. Die polykristalline Siliciumschicht 14 und die Siliciumdioxidschicht 16 werden dann strukturiert und geätzt, um die in Fig. 2 dargestellte Struktur bereitzustellen. Dieses Ätzen wird vorzugsweise unter Verwendung eines anisotropen Ätzprozesses ausgeführt, bei dem beispielsweise ein Plasma von Fluorwasserstoffsäure zum Ätzen der Siliciumdioxidschicht 16 und ein Plasma von Kohlenstofftetrachlorid zum Ätzen der polykristallinen Siliciumschicht 14 verwendet werden. Dieses Kohlenstofftetrachlorid-Ätzen wird durch Steuern der Strömungsraten, der Temperatur und der Plasmaenergie sorgfältig gesteuert, um eine hohe Selektivitätsrate von polykristallinem Silicium gegenüber Siliciumdioxid zu erzielen. Die genauen Einstellungen des Ätzprozesses hängen stark von der verwendeten Einrichtung ab. Diese Selektivität ermöglicht das Unterbrechen des Ätzens, wenn das Ätzen durch die polykristalline Siliciumschicht 14 getreten ist und die Siliciumdioxidschicht 12 erreicht hat. Wenngleich es bevorzugt ist, ein sehr selektives Ätzen zu verwenden, ist dieser Schritt in der Hinsicht nicht kritisch, daß die Siliciumdioxidschicht 12 sehr dick ist und ein gewisses Ätzen der Siliciumdioxidschicht 12 zuläßt.A thick silicon dioxide layer 16 is then formed on the surface of the polycrystalline silicon 14. The silicon dioxide layer 16 may be formed by chemical vapor deposition or thermal oxidation of the polycrystalline silicon layer 14. If thermal oxidation is used, additional thickness of the polycrystalline silicon layer 14 must be provided to allow for consumption of this additional area by the thermal oxidation process. In the present embodiment, the silicon dioxide layer 16 comprises about 200 nm (2000 Å) of silicon dioxide. In additional embodiments, the silicon dioxide layer 16 may be comprised of other insulators or composite insulators to perform the function of the silicon dioxide layer 16. The thickness of the silicon dioxide layer 16 is designed to minimize capacitive coupling between the conductive layers to be formed on the surface of the silicon dioxide layer 16 and the underlying polycrystalline silicon layer 14. The polycrystalline silicon layer 14 and the silicon dioxide layer 16 are then patterned and etched to provide the structure shown in Figure 2. This etching is preferably carried out using an anisotropic etching process, for example, using a plasma of hydrofluoric acid to etch the silicon dioxide layer 16 and a plasma of carbon tetrachloride to etch the polycrystalline silicon layer 14. This carbon tetrachloride etching is by controlling flow rates, temperature and plasma energy to achieve a high selectivity rate of polycrystalline silicon over silicon dioxide. The exact settings of the etching process depend greatly on the equipment used. This selectivity allows the etch to be stopped when the etch has passed through the polycrystalline silicon layer 14 and reached the silicon dioxide layer 12. Although it is preferred to use a very selective etch, this step is not critical in that the silicon dioxide layer 12 is very thick and allows some etching of the silicon dioxide layer 12.
Eine dielektrische Schicht 18 wird dann auf die Oberfläche der Struktur aus Fig. 2 aufgebracht, wie in Fig. 3 dargestellt ist. Eine Schicht aus Siliciumnitrid wird auf die Oberfläche der Struktur aus Fig. 2 aufgebracht. Dies wird unter Verwendung einer chemischen Dampfabscheidung in einer Atmosphäre beispielsweise aus Silan und Ammoniak erreicht. Die Siliciumnitridschicht wird dann einer thermischen Oxidation in einer Dampfumgebung unterzogen, um auf der Oberfläche der Siliciumnitridschicht eine Oxynitridschicht bereitzustellen. Die kombinierte effektive Dicke (also bezüglich des Siliciumdioxids) der dielektrischen Schicht 18 beträgt etwa 6,5 nm (65 Å).A dielectric layer 18 is then deposited on the surface of the structure of Fig. 2, as shown in Fig. 3. A layer of silicon nitride is deposited on the surface of the structure of Fig. 2. This is accomplished using chemical vapor deposition in an atmosphere of, for example, silane and ammonia. The silicon nitride layer is then subjected to thermal oxidation in a vapor environment to provide an oxynitride layer on the surface of the silicon nitride layer. The combined effective thickness (i.e., in terms of silicon dioxide) of the dielectric layer 18 is about 6.5 nm (65 Å).
Es wird dann eine polykristalline Siliciumschicht 20 auf die Oberfläche der dielektrischen Schicht 18 aufgebracht. Wie bei der polykristallinen Siliciumschicht 14 können die Materialien und Strukturen der polykristallinen Siliciumschicht 20 unter Verwendung der mit Bezug auf die polykristalline Siliciumschicht 14 beschriebenen Materialien oder mit anderen Materialien, die Fachleuten beim Lesen dieser Beschreibung einfallen werden, zum Erzielen einer höheren Leitfähigkeit modifiziert werden.A polycrystalline silicon layer 20 is then deposited on the surface of the dielectric layer 18. As with the polycrystalline silicon layer 14, the materials and structures of the polycrystalline silicon layer 20 can be modified to achieve higher conductivity using the materials described with respect to the polycrystalline silicon layer 14 or other materials that will occur to those skilled in the art upon reading this specification.
Durch die Verwendung des Nitrid-Oxynitrid-(NO)-Dielektrikums wird eine Zweiwegekennlinie für den Durchbruch der auf der vertikalen Seitenwand der polykristallinen Siliciumschicht 14, der dielektrischen Schicht 18 und der polykristallinen Siliciumschicht 20 bereitgestellten Antischmelzsicherung erzielt. Diese Antischmelzsicherungsstruktur ist in Fig. 3 durch die Zahl 22 angegeben.By using the nitride-oxynitride (NO) dielectric, a two-way breakdown characteristic of the antifuse provided on the vertical sidewall of the polycrystalline silicon layer 14, the dielectric layer 18 and the polycrystalline silicon layer 20 is achieved. This antifuse structure is indicated by the numeral 22 in Fig. 3.
Wenn ein positives Potential zwischen die polykristalline Siliciumschicht 20 und die polykristalline Siliciumschicht 14 gelegt wird (es wird also eine positive Spannung von 0 Volt an die polykristalline Siliciumschicht 14 angelegt), liefert die dielektrische Schicht 18 eine Durchbruchspannung von etwa 13,5 Volt. Wenn das positive Potential an die polykristalline Siliciumschicht 14 angelegt wird, beträgt die Durchbruchspannung etwa 10,5 Volt.When a positive potential is applied between the polycrystalline silicon layer 20 and the polycrystalline silicon layer 14 (i.e., a positive voltage of 0 volts is applied to the polycrystalline silicon layer 14), the dielectric layer 18 provides a breakdown voltage of about 13.5 volts. When the positive potential is applied to the polycrystalline silicon layer 14, the breakdown voltage is about 10.5 volts.
Weil die Antischmelzsicherung 22 auf der Seitenwand der polykristallinen Siliciumschicht 14 ausgebildet ist, ist der Grenzflächenbereich der Antischmelzsicherung 22 die Breite der Antischmelzsicherung in der Dicke der Seite multipliziert mit der Dicke der polykristallinen Schicht 14. (Die Dicke ist geringfügig durch die Dicke der dielektrischen Schicht 18 verringert, die dielektrische Schicht 18 ist jedoch viel dünner als die polykristalline Siliciumschicht 14). Weil eine Abmessung des Antischmelzsicherungs- Grenzflächenbereichs vielmehr durch die Dicke der polykristallinen Siliciumschicht 14 als durch die minimale Strukturgröße, die die zum Herstellen der integrierten Schaltung verwendete Lithographie zuläßt, definiert ist, ist die Fläche der Antischmelzsicherung 22 minimiert. Weil die Fläche der Antischmelzsicherung 22 minimiert ist, ist auch die kapazitive Kopplung zwischen der polykristallinen Siliciumschicht 20 und der polykristallinen Siliciumschicht 14 minimiert. Ein weiterer wichtiger Vorteil ist der für diese Struktur erforderliche kleine Oberflächenbereich. Weil die Fläche der Antischmelzsicherung durch den vertikalen Rand der polykristallinen Siliciumschicht 14 bestimmt ist, ist die zum Herstellen der Antischmelzsicherungsschicht 22 erforderliche Fläche nur durch die für einen einzigen Rand erforderliche Justierungstoleranzfläche beschränkt. Bei Antischmelzsicherungsstrukturen aus dem Stand der Technik, bei denen eine horizontale Struktur verwendet wurde, war die bereitzustellende Fläche die Fläche der Antischmelzsicherung selbst zuzüglich der Justierungstoleranzen um die Umgebung der Antischmelzsicherung herum. Demgemäß belegt die Antischmelzsicherung gemäß der vorliegenden Ausführungsform im Vergleich zu derjenigen aus dem Stand der Technik einen stark verringerten Teil des Oberflächenbereichs einer die Antischmelzsicherung 22 aufweisenden integrierten Schaltung.Because the antifuse 22 is formed on the sidewall of the polycrystalline silicon layer 14, the interface area of the antifuse 22 is the width of the antifuse in the thickness of the side multiplied by the thickness of the polycrystalline silicon layer 14. (The thickness is slightly reduced by the thickness of the dielectric layer 18, but the dielectric layer 18 is much thinner than the polycrystalline silicon layer 14.) Because a dimension of the antifuse interface area is defined by the thickness of the polycrystalline silicon layer 14 rather than by the minimum feature size permitted by the lithography used to fabricate the integrated circuit, the area of the antifuse 22 is minimized. Because the area of the antifuse 22 is minimized, the capacitive coupling between the polycrystalline silicon layer 20 and the polycrystalline silicon layer 14 is also minimized. Another important advantage is the small surface area required for this structure. Because the area of the antifuse is determined by the vertical edge of the polycrystalline silicon layer 14, the area required to form the antifuse layer 22 is limited only by the alignment tolerance area required for a single edge. In prior art antifuse structures using a horizontal structure, the area to be provided was the area of the antifuse itself plus the alignment tolerances around the antifuse. Accordingly, the antifuse according to the present embodiment occupies a greatly reduced portion of the Surface area of an integrated circuit having the anti-fuse 22.
Die Fig. 4a-6a und 4b-6b sind Draufsichten, wobei die zugeordneten schematischen Seitenansichten die Prozeßschritte einer weiteren Ausführungsform der vorliegenden Erfindung zeigen. Ein Substrat 110 und eine Siliciumdioxidschicht 112 werden unter Verwendung ähnlicher Prozeßschritte hergestellt, wie sie hinsichtlich des Substrats 10 bzw. der Siliciumdioxidschicht 12 beschrieben wurden. Die polykristalline Siliciumschicht 114 wird unter Verwendung einer chemischen Dampfabscheidung aufgebracht. Die polykristalline Schicht 114 wird dann unter Verwendung einer Maskierung und eines anisotropen Ätzens strukturiert, um die in Fig. 4a dargestellte Struktur zu erzielen. Es ist ersichtlich, daß die polykristalline Siliciumschicht 114 in einer leiterartigen Struktur strukturiert wird. Diese Leiterstruktur ermöglicht das Herstellen einer großen Anzahl von Antischmelzsicherungsstrukturen unter Verwendung verhältnismäßig einfacher Prozeßschritte. Eine dicke Siliciumdioxidschicht 116 wird durch chemische Dampfabscheidung auf der Oberfläche der Siliciumdioxidschicht 112 und der polykristallinen Siliciumschicht 114 gebildet. Die Siliciumdioxidschicht 116 wird aufgebracht, nachdem die polykristalline Siliciumschicht 114 strukturiert wurde. Die Siliciumdioxidschicht 116 ist in Fig. 4b dargestellt, sie ist jedoch der Klarheit wegen in der Draufsicht aus Fig. 4a fortgelassen.Figures 4a-6a and 4b-6b are top views, with associated schematic side views showing the process steps of another embodiment of the present invention. A substrate 110 and a silicon dioxide layer 112 are fabricated using similar process steps as described with respect to the substrate 10 and silicon dioxide layer 12, respectively. The polycrystalline silicon layer 114 is deposited using chemical vapor deposition. The polycrystalline silicon layer 114 is then patterned using masking and anisotropic etching to achieve the structure shown in Figure 4a. It can be seen that the polycrystalline silicon layer 114 is patterned in a ladder-like structure. This ladder structure enables a large number of anti-fuse structures to be fabricated using relatively simple process steps. A thick silicon dioxide layer 116 is formed by chemical vapor deposition on the surface of silicon dioxide layer 112 and polycrystalline silicon layer 114. Silicon dioxide layer 116 is deposited after polycrystalline silicon layer 114 has been patterned. Silicon dioxide layer 116 is shown in Figure 4b, but is omitted from the top view of Figure 4a for clarity.
Es wird dann eine Ätzmaske (nicht dargestellt) gebildet, die eine dünne horizontale Öffnung aufweist, welche senkrecht zu den "Stufen" der Leiterstruktur der polykristallinen Siliciumschicht 114 ausgebildet ist. Diese Ätzmaske wird zum Ätzen einer Öffnung 117 verwendet, die in Fig. 5a dargestellt ist. Ein Plasma von Fluorwasserstoffsäure wird zum Ätzen der Siliciumdioxidschicht 116 verwendet, und ein Plasma von Kohlenstofftetrachlorid wird zum Ätzen der polykristallinen Siliciumschicht 114 bis hinab zur Siliciumdioxidschicht 112 verwendet. Als Teil dieses Prozesses werden die Abschnitte der Siliciumdioxidschicht 116 zwischen den Stufen der Leiter fortgeätzt. Die Breite der Stufen der Leiter wird so ausgewählt, daß solche Justierungstoleranzen Ihr die Öffnung 117 zugelassen werden, daß die Öffnung 117 nur die Stufen der Leiter schneidet und nicht die Ränder berührt, wenngleich eine gewisse Überlappung geduldet werden kann. Die resultierende Struktur ist in Fig. 5b als Seitenansicht dargestellt. Es wird dann unter Verwendung der bezüglich der dielektrischen Schicht 18 beschriebenen Techniken eine dielektrische Schicht 118 auf der Oberfläche der Struktur aus den Fig. 5a und 5b gebildet. Eine Schicht aus polykristallinem Silicium 120 wird dann in einer Reihe paralleler Streifen, die die Stufen der Leiter überlappen, wie in Fig. 6a dargestellt ist, aufgebracht und strukturiert. Wenngleich polykristallines Silicium für die Schicht 120 verwendet wird, können eine Anzahl leitender Materialien, insbesondere Refraktärmetalle und Refraktärmetallsilicide, verwendet werden. Eine schematische Seitenansicht dieser Struktur entlang des Schnitts AA ist in Fig. 6b dargestellt. Eine perfekte Überlappung zwischen den Stufen der Leiter der polykristallinen Siliciumschicht 114 und den Streifen der polykristallinen Siliciumschicht 120 ist nicht erforderlich. Daher ist keine zusätzliche Justierungstoleranz über die als die Breite der Stufen der Leiter bereitgestellte minimale Lithographieabmessung hinaus erforderlich. Demgemäß wird eine Vielzahl von Antischmelzsicherungselementen 122 unter Verwendung einer sehr kompakten Anordnungsstruktur und unter Erzielen einer minimalen kapazitiven Kopplung zwischen den Zuleitungen, die von der polykristallinen Siliciumschicht 120 und der polykristallinen Siliciumschicht 114 bereitgestellt werden, hergestellt.An etch mask (not shown) is then formed having a thin horizontal opening formed perpendicular to the "steps" of the ladder structure of the polycrystalline silicon layer 114. This etch mask is used to etch an opening 117 shown in Figure 5a. A plasma of hydrofluoric acid is used to etch the silicon dioxide layer 116 and a plasma of carbon tetrachloride is used to etch the polycrystalline silicon layer 114 down to the silicon dioxide layer 112. As part of this process, the portions of the silicon dioxide layer 116 between the steps of the ladder are etched away. The width of the steps of the ladder is selected to allow for such alignment tolerances in the opening 117 that the opening 117 only intersects the steps of the ladder and does not touch the edges, although some overlap may be tolerated. The resulting structure is shown in side view in Fig. 5b. A dielectric layer 118 is then formed on the surface of the structure of Figs. 5a and 5b using the techniques described with respect to the dielectric layer 18. A layer of polycrystalline silicon 120 is then deposited and patterned in a series of parallel stripes overlapping the steps of the ladder as shown in Fig. 6a. Although polycrystalline silicon is used for the layer 120, a number of conductive materials, particularly refractory metals and refractory metal silicides, may be used. A schematic side view of this structure along section AA is shown in Fig. 6b. A perfect overlap between the steps of the conductors of the polycrystalline silicon layer 114 and the stripes of the polycrystalline silicon layer 120 is not required. Therefore, no additional alignment tolerance is required beyond the minimum lithography dimension provided as the width of the steps of the conductors. Accordingly, a plurality of antifuse elements 122 are manufactured using a very compact array structure and achieving minimal capacitive coupling between the leads provided by the polycrystalline silicon layer 120 and the polycrystalline silicon layer 114.
Wenngleich hier spezielle Ausführungsformen der vorliegenden Erfindung beschrieben wurden, sollten sie nicht als den Schutzumfang der vorliegenden Erfindung einschränkend angesehen werden. Der Schutzumfang der vorliegenden Erfindung ist nur durch die anliegenden Ansprüche beschränkt.Although specific embodiments of the present invention have been described herein, they should not be considered limiting the scope of the present invention. The scope of the present invention is limited only by the appended claims.
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