DE60320026T2

DE60320026T2 - Verbessertes speichermanagement für echtzeit-anwendungen

Info

Publication number: DE60320026T2
Application number: DE60320026T
Authority: DE
Inventors: Michael Norman Round Rock Day; Harm Peter Austin HOFSTEE; Charles Ray Austin Johns; James Allan Austin KAHLE; Thuong Quang Austin TRUONG; David Austin SHIPPY
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2002-12-12
Filing date: 2003-11-21
Publication date: 2009-05-14
Anticipated expiration: 2023-11-22
Also published as: US7103748B2; JP2006515088A; EP1581873A2; DE60320026D1; ATE390667T1; CA2505610A1; KR100843536B1; EP1581873B1; KR20050088077A; IL169136A0; AU2003302824A8; AU2003302824A1; WO2004053698A2; JP4129458B2; WO2004053698A3; CN1820258A; CA2505610C; CN100397367C; US20040117592A1

Description

Die Erfindung betrifft im Allgemeinen die Speicherverwaltung in einem Computersystem und insbesondere einen verbesserten Speicheradressen-Umsetzungsmechanismus zur Verbesserung der Leistungsfähigkeit von in einem Computersystem ausgeführten Echtzeit-Anwendungen.
In einem modernen Computersystem wird ein als virtueller Speicher bekanntes Verfahren zur Verwaltung der Ressource von physischem oder realem Speicher des Computersystems verwendet. Dieses Verfahren bietet der Anwendung den Anschein einer sehr hohen Speicherkapazität. Ursprünglich wurde das virtuelle Speichersystem zum Lösen des Problems von zu wenig verfügbarem physischem oder realem Speicher entwickelt. Obwohl dies in den meisten modernen Systemen mit reichlich Speicher möglicherweise kein Problem mehr ist, hat sich der Mechanismus des virtuellen Speichers selbst aus anderen Gründen als nützlich erwiesen. Unter anderem vereinfacht der virtuelle Speichermechanismus die Speicherzuordnung und/oder den Speicherschutz sowie die Entwicklung von Anwendungsprogrammen.
In einem virtuellen Speichersystem werden virtuelle Adressen in reale Adressen mit Seitentabellen, die eine Vielzahl von Seitentabelleneinträgen (page table entries – PTEs) aufweisen, umgesetzt. Normalerweise werden solche Seitentabellen in einem Hauptspeicher des Computersystems, beispielsweise einem DRAM-Chip, gespeichert. Es gibt jedoch einen Engpass zwischen der CPU und dem Hauptspeicher, da der die CPU und den Hauptspeicher verbindende Speicherbus viel langsamer als die Betriebsgeschwindigkeit der CPU ist. Bei bestimmten Anwendungen, die keine Echtzeit-Antwort benötigen, ist dieser Engpass möglicherweise nicht von Belang. Jedoch kann dieser Engpass für viele Echtzeit-Anwendungen eine merkliche Verzögerung bei der Verarbeitung solcher Anwendungen bewirken.
Ein bekanntes Verfahren zum Umgehen dieses Engpassproblems ist die Speicherung von PTEs in einem speziellen als Adressumsetzpuffer (translation lookaside buffer – TLB) bezeichneten Cachespeicher, der sich nahe der Zentraleinheit (CPU) befindet. Normalerweise ist der TLB auf einem Chip in der CPU integriert, um jede mit dem Durchsuchen von Seitentabellen in einem Hauptspeicher verbundene Verzögerung zu beseitigen oder deutlich zu verringern, so lange ein bestimmter Satz von von der CPU gesuchten PTE(s) im TLB gespeichert ist. Wenn der bestimmte Satz von PTE(s) nicht im TLB gefunden wird, wird dieses Ereignis normalerweise als ein TLB-Fehlschlag definiert.
Bei Speicherlese- und/oder -schreibanforderungen wird die Abbildung vom virtuellen auf den realen Speicher im Allgemeinen im TLB zwischengespeichert. Wenn ein TLB-Fehlschlag vorliegt, muss spezielle Hardware oder Software den TLB erneut mit dem korrekten PTE laden. Ein erneuter Software- oder Hardware-Ladevorgang des TLB kann hinsichtlich der Leistungsfähigkeit ziemlich kostspielig werden, da ein solcher erneuter Ladevorgang das Lesen von PTEs aus dem Hauptspeicher und das Suchen nach einer Übereinstimmung erforderlich machen würde. Normalerweise können bis zu drei Cache-Zeilenfehlschläge nötig sein, um eine Übereinstimmung zu finden. In Echtzeit-Anwendungen ist ein TLB-Fehlschlag daher nicht wünschenswert.
EP 1 182 569 A1 (Texas Instruments Inc.) beschreibt einen TLB, der eine Teilgruppe von TLB-Einträgen unter Verwendung eines speziellen, von einem Task-Kennzeichner (task identifier) bezeichneten Befehls sperren kann. Sowohl die Task-Kennzeichner als auch die Sperrmarkierungen (locking flags) werden in TLB-Einträgen gespeichert.
US 2002/0053006 A1 (Kawamoto et al.) beschreibt eine Ersatzsteuerung für einen Cachespeicher, in dem ein in jeder Cache-Zeile gespeicherter Gruppenkennzeichner (group identifier) kennzeichnet, welche Gruppenmaßnahme (group policy) auf eine gegebene Zeile angewandt wird. Eine Gruppendefinitionstabelle speichert Gruppenmaßnahmen. Die Gruppenkennzeichner können Adressbereichen entsprechen.
EP 0 856 797 A1 (SGS-Thomson Microelectronics Ltd.) beschreibt ein Partitionierungsschema für einen Cachespeicher, in dem ein bestimmter Anzeiger von einem Prozessstatusspeicher bereitgestellt und zum Begrenzen von Kandidaten zum Ersetzen für den Prozess auf bestimmte Cachespeicher-Partitionen verwendet wird.
Die vorliegende Erfindung stellt ein Verfahren zur Verbesserung der Speicherverwaltung in einem Computersystem, wie es in Anspruch 1 beansprucht wird, sowie eine entsprechende Vorrichtung und ein Computerprogramm, wie sie in weiteren Ansprüchen beansprucht werden, bereit.
Zum umfassenderen Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in denen:
1 eine Übersichtsdarstellung ist, die einen verbesserten Speicherverwaltungsmechanismus für Echtzeit-Anwendungen zeigt;
2 ein ausführlicheres Blockschaltbild ist, das eine bevorzugte Ausführungsform eines verbesserten Speicherverwaltungsmechanismus für Echtzeit-Anwendungen zeigt; und
3 ein Beispiel einer Ersatzverwaltungstabelle (replacement management table – RMT) ist, die in Verbindung mit dem verbesserten Speicherverwaltungsmechanismus von 2 verwendet werden muss.
Es sei darauf hingewiesen, dass, wenn nicht anders angegeben, alle hierin beschriebenen Funktionen in Hardware oder Software oder einer Kombination aus beidem ausgeführt werden können. In einer bevorzugten Ausführungsform werden die Funktionen jedoch, wenn nicht anders angegeben, von einem Prozessor, beispielsweise einem Computer oder einem elektronischen Datenprozessor, gemäß einem Code, beispielsweise einem Computerprogrammcode, Software und/oder integrierten Schaltkreisen ausgeführt, die zum Ausführen solcher Funktionen codiert sind.
Mit Bezugnahme auf 1 der Zeichnungen bezeichnet die Bezugsziffer 100 allgemein eine Übersichtsdarstellung, die einen verbesserten Speicherverwaltungsmechanismus für Echtzeit-Anwendungen zeigt. Im Allgemeinen ist die Übersichtsdarstellung 100 auf ein Computersystem anwendbar, das einen virtuellen Speicher verwendet. Die meisten modernen Computersysteme gehören zu dieser Kategorie. Eine virtuelle Adresse 102 wird unter Verwendung von in einer Seitentabelle 106 gespeicherten Seitentabelleneinträgen (PTEs) (nicht gezeigt) und eines Adressumsetzpuffers (TLB) 108 in eine reale oder physische Adresse 104 umgesetzt. Insbesondere beinhaltet die virtuelle Adresse 102 eine virtuelle Seitennummer (virtual Page number – VPN) 102A und einen Seitenversatz (page Offset) 102B. Ähnlich enthält die reale Adresse 102 eine Seitenrahmennummer (page frame number – PFN) 104A und einen Seitenversatz 104B. Vorzugsweise wird nur die VPN 102A der virtuellen Adresse 102 in die PFN 104A der realen Adresse 104 umgesetzt. Der Seitenversatz 102B wird ohne Änderung in den Seitenversatz 104B kopiert.
Außerdem wird ein Hardware- und/oder Software-Algorithmus 110 zum Ersetzen von Seiten (page replacement algorithm – PRA) verwendet, um den TLB zu unterstützen, wenn ein TLB-Fehlschlag auftritt und ein PTE im TLB durch einen neuen PTE (der die fehlende Seite enthält) aus der Seitentabelle 106 ersetzt werden muss. Ein TLB-Sperrmechanismus (TLB locking mechanism) 112 steht in Wechselwirkung mit dem TLB 108 und dem PRA 110, um den Speicherverwaltungsmechanismus 100 für Echtzeit-Anwendungen zu verbessern.
Mindestens eine Zentraleinheit (CPU) (nicht gezeigt) steuert direkt oder indirekt die meisten in diesem Zusammenhang notwendigen Vorgänge und/oder Berechnungen, wenn nicht anders angegeben. Außerdem speichert ein mit der CPU verbundener Speicher (nicht gezeigt) die Seitentabelle 106. Im Falle einer Ausführung in Hardware ist der PRA 110 mit dem TLB 108 und dem TLB-Sperrmechanismus 112 verbunden. Im Falle einer Ausführung in Software wird der PRA 110 in einem Speicher (nicht gezeigt) gespeichert und von der CPU ausgeführt, wenn ein TLB-Fehlschlag auftritt.
Im Allgemeinen dauert es verhältnismäßig lange (im Vergleich zum wahrscheinlich kurzen Taktzyklus der CPU), bis die CPU Zugriff auf den die Seitentabelle 106 speichernden Speicher erhält. Der TLB 108 ist ein spezieller Cachespeicher, der zum dynamischen Speichern eines Teils der ursprünglich aus der Seitentabelle 106 erhältlichen PTEs verwendet wird. Insbesondere ist der TLB ein assoziativer Speicher zur Speicherung eines verhältnismäßig kleinen Satzes von PTEs zum schnellen Zugriff. Unter Berücksichtigung des Wertes eines oder mehrerer Felder durchsucht ein Hardware-Mechanismus in einem assoziativen Speicher alle Datensätze und gibt den Datensatz zurück, dessen Feld den gegebenen Wert enthält. Unter Berücksichtigung der VPN 102A durchsucht ein Hardware-Mechanismus im TLB 108 alle PTEs im TLB und gibt die PFN 104A zurück, vorausgesetzt, es tritt kein TLB-Fehlschlag auf. Es sei darauf hingewiesen, dass anstelle des TLB 108 andere Typen von assoziativem Speicher verwendet werden können, ohne vom vorliegenden Erfindungsgedanken abzuweichen.
Normalerweise wird der TLB 108 zum dynamischen Zwischenspeichern einiger der PTEs verwendet, die die CPU möglicherweise in naher Zukunft verwenden könnte. Der PRA 110 sagt in der Tat voraus, welche Seiten die CPU in naher Zukunft verwenden könnte und legt dementsprechend fest, welche PTEs zu einem gegebenen Zeitpunkt im TLB 108 gespeichert werden müssen. Nach dem derzeitigen Stand der Technik sind viele verschiedene Algorithmen zum Ersetzen von Seiten bekannt, darunter – jedoch nicht ausschließlich – ein LRU-Algorithmus (least-recently-used (LRU) algorithm) (nicht gezeigt). Wenn ein TLB-Fehlschlag vorliegt, ersetzt der LRU-Algorithmus einen PTE, der für die längste Zeitspanne nicht verwendet wurde, durch einen neuen PTE (z. B. den PTE, der im TLB fehlte).
Obwohl dieses Seitenersatzschema die Gesamtleistungsfähigkeit des Speicherverwaltungsmechanismus 100 im Lauf der Zeit optimieren kann, berücksichtigt dieses Schema keinen möglichen nachteiligen Einfluss, den es auf Echtzeit-Anwendungen haben könnte. Es wird gezeigt, dass der TLB-Sperrmechanismus 112 dieses Problem durch die Verwendung des TLB 108 und des PRA 110 überwindet. Im Allgemeinen verhindert der TLB-Sperrmechanismus 112, dass ein Satz von Echtzeit-Anwendungen zugeordneten PTE(s) durch einen anderen Satz von PTEs ersetzt wird, der in die Seitentabelle 106 gehört. Mit anderen Worten, der TLB-Sperrmechanismus 112 sperrt den Satz von Echtzeit-Anwendungen zugeordneten PTE(s), so dass der Satz von PTE(s) ungeachtet der Festlegung des PRA 110 nicht aus dem TLB 108 entfernt werden kann.
Es ist wichtig, darauf hinzuweisen, dass die vorliegende Erfindung nicht unbedingt auf Echtzeit-Anwendungen begrenzt ist, obwohl solche Anwendungen von der vorliegenden Erfindung höchstwahrscheinlich profitieren würden. Im Allgemeinen muss die vorliegende Erfindung als auf jeden Typ von Anwendung und/oder alle entsprechenden Anwendungen anwendbar betrachtet werden, bei denen verhindert werden muss, dass sie im Falle eines TLB-Fehlschlags ersetzt werden.
Mit Bezugnahme auf 2 wird nun einausführlicheres Blockschaltbild 200 gezeigt, um eine bevorzugte Ausführungsform eines verbesserten Speicherverwaltungsmechanismus für Echtzeit-Anwendungen zu veranschaulichen. Im Allgemeinen erfolgen Speicheranwendungen von einer CPU (nicht gezeigt) in Form einer gültigen Adresse (EA) 202. Die EA 202 wird in eine virtuelle Adresse (VA) 204 umgesetzt, die ihrerseits in eine reale Adresse (RA) 206 umgesetzt wird. Die gültige Adresse (EA) enthält eine gültige Segmentkennung (effective segment ID – ESID) 206A, eine Seitennummer (PN) 206B und einen Versatz 206C. Ähnlich hat die VA 204 eine virtuelle Segmentkennung (VSID) 204A, eine Seitennummer (PN) 204B und einen Versatz 204C. Vorzugsweise wird eine virtuelle Seitennummer (VPN) 204D erzeugt, indem die VSID 204A mit der PN 204B verkettet wird.
Die EA 202 wird an einen Segmentumsetzpuffer (segment lookaside buffer – SLB) 208 und einen Adressumsetzpuffer (TLB) 210 weitergeleitet. Der SLB 208 ist so konfiguriert, dass er die EA 202 in die VA 204 umsetzt. Vorzugsweise setzt der SLB 208 die ESID 202A in die VSID 204A um, wohingegen die PN 202B und der Versatz 202C in die PN 204B bzw. den Versatz 204C kopiert werden.
Unter Berücksichtigung der VPN 240D und der EA 202 durchsucht die CPU den TLB 210 nach einer Übereinstimmung in Seitentabelleneinträgen (PTEs) (d. h. nach einem PTE-Treffer), indem sie auf alle durch die EA 202 indizierten PTEs zugreift und die VPN 204A vergleicht. Im Falle eines Treffers wird eine reale Seitennummer 212 zurückgegeben. Vorzugsweise wird zur Ausführung eines solchen Vergleichs ein TAG-Komparator 214 zusammen mit einem Logikelement 216 verwendet. Insbesondere ermöglicht das Logikelement 216 die Weiterleitung der RPN 212, wenn die VPN 204D mit einer VPN 218 im TLB 210 übereinstimmt. Wenn die VPN 204D nicht mit der VPN 218 im TLB 210 übereinstimmt, verhindert der TAG-Komparator 214, dass das Logikelement 216 die RPN 212 weiterleitet.
Im Falle eines Fehlschlags durchsucht ein TLB-Neulademechanismus (TLB reload mechanism) (nicht gezeigt) eine Seitentabelle (nicht gezeigt) in einem Speicher (nicht gezeigt) und lädt den TLB 210 erneut. Wenn der TLB 210 nach einem Fehlschlag erneut geladen wird, wird in einer herkömmlichen TLB-Struktur ein Algorithmus 220 zum Ersetzen von Seiten (PRA), beispielsweise ein LRU-Algorithmus, verwendet, um anzuzeigen, welcher Satz von PTEs in einer Kongruenzklasse ersetzt werden muss.
Im Falle eines erneuten Ladens des TLB werden ein Satz von Bereichsregistern 222, Kategoriekennungen, ein Satz 224 zum Ersetzen, eine Ersatzverwaltungstabelle (RMT) 226 und ein Steuerblock 230 für den Satz zum Ersetzen verwendet, um den zu ersetzenden Satz auszuwählen. Insbesondere die Bereichsregister 222 werden mit der RMT 226 verbunden, um die Kategoriekennungen in die RMT 226 zu übertragen. Das erneute Laden des TLB wird durch Übertragen der EA 202 an die Bereichsregister 222 ausgeführt. Wenn es in den Bereichsregistern 222 einen Treffer gibt, wird eine Kategoriekennung erzeugt und an die RMT 226 weitergeleitet. Die RMT erzeugt RMT-Ersatzsteuerbits, die über einen RMT-Ersatzsteuerbus 232 an den Steuerblock 230 für den Satz zum Ersetzen übertragen werden. Der Steuerbus 230 für den Satz zum Ersetzen verwendet die RMT-Ersatzsteuerbits und den Satz 224 zum Ersetzen aus dem TLB 210 zur Festlegung des zu ersetzenden Satzes.
3 zeigt ein Beispiel der RMT 226. In diesem Beispiel umfasst die RMT 226 eine Matrix von acht Kategoriekennungen (Zeilen) und acht TLB-Sätzen (Spalten). Vorzugsweise veranschaulicht die RMT 226 die Entscheidungen der Betriebssystemsoftware hinsichtlich des Ersatzverwaltungsstatus der Sätze im TLB 210, wenn sie mit einer gegebenen Kategoriekennung korrelieren.
In einer bevorzugten Ausführungsform ist die RMT 226 eine softwareverwaltete Tabelle. Die Software verwaltet die Struktur und interpretiert die Bedeutung von RMT-Einträgen. Im Allgemeinen wird die RMT 226 bei der Abbildung eines gültigen Adressbereichs auf einen oder mehrere Sätze des TLB verwendet. Außerdem stellt eine Kategoriekennung (d. h. eine Zeile der RMT 226) einen gegebenen Adressbereich dar. In diesem Beispiel entspricht die Kategoriekennung 0 jedem Adressbereich, der nicht speziell für die anderen Kategoriekennungen bereitgestellt wird. Die gegebene Kategoriekennung wird sodann an die RMT übertragen und von dieser als Index verwendet. Unter Verwendung der Kategoriekennung als Index wird auf die RMT 226 zugegriffen, und die Daten werden auf dem RMT-Ersatzsteuerbus 232 übertragen.
In diesem Beispiel ist die RMT 226 eine Acht-mal-acht-Matrix. Mit anderen Worten, der TLB 210 ist 8fach Satz-assoziativ (8-way set associative) (das heißt, er hat 8 Sätze). Daher hat jeder RMT-Eintrag 8 Bits. Insbesondere hat die RMT 226 Einsen ("1") in der Zeile 0 der Kategoriekennung aus den TLB-Sätzen 0 bis 2 und Nullen ("0") im Rest der Zeile definiert. Falls die Daten im TLB ersetzt werden müssen, kann die Kategoriekennung 0 daher in den ersten drei Sätzen, den Sätzen 0 bis 2 des TLB, aktualisiert werden. Außerdem verwendet ausschließliche die Kategoriekennung 0 diese Sätze. Daher sind die Sätze 0 bis 2 des TLB ausschließlich für die Kategoriekennung 0. Die Kategoriekennung 0 stellt eine Standard-Kategoriekennung für eine Adresse bereit, die keinen Treffer im Bereichsregister erzielt.
Bei der Kategoriekennung 1 hat die RMT eine "0" in den Sätzen 0 bis 2 und den Sätzen 4 bis 7 und eine "1" für Satz 3 definiert. Alle der Kategoriekennung 1 entsprechenden Daten müssen in den Sätzen 0 bis 2 oder den Sätzen 4 bis 7 nicht ersetzt werden. Stattdessen müssen die Daten im Satz 3 ersetzt werden. Die Kategoriekennung 2 und die Kategoriekennung 3 ersetzen beide denselben Satz, Satz 7. Daher müssen sowohl die Kategoriekennung 2 als auch die Kategoriekennung 3 nur den Satz 7 ersetzen. Die Kategoriekennung 4 hat mehrere Sätze, die gültige Kandidaten für einen Ersatz sind. Dies sind die Sätze 4, 5 und 6.
Die endgültige Auswahl des Satzes zum Ersetzen erfolgt durch irgendeinen Algorithmus zum Ersetzen von Seiten (PRA), beispielsweise den LRU-Algorithmus. Mit anderen Worten, bestimmte Sätze werden durch die RMT als zum Ersetzen geeignet markiert, und anschließend wird eine im Auswahlblock 230 für den Satz zum Ersetzen von 2 enthaltene LRU-Algorithmussteuerlogik (nicht gezeigt) zum endgültigen Festlegen der Auswahl des zu ersetzenden Satzes verwendet.

Claims

Verfahren zur Verbesserung der Speicherverwaltung in einem Computersystem mit einer Verarbeitungslogik sowie einem ersten und zweiten Speicher, wobei das Verfahren die folgenden Schritte umfasst: Speichern von Adressumsetzungsdaten zwischen virtuellen Adressen und realen Adressen im ersten Speicher (106); Zwischenspeichern von mindestens einem Teil der Adressumsetzungsdaten im zweiten Speicher (108) zum schnelleren Zugriff der Verarbeitungslogik, wobei der Teil der Adressumsetzungsdaten eine Teilgruppe von Adressumsetzungsdaten enthält, wobei der zweite Speicher sich näher bei der Verarbeitungslogik befindet als der erste Speicher; und Verhindern, dass die Teilgruppe von Adressumsetzungsdaten durch andere, im ersten Speicher gespeicherte Adressumsetzungsdaten ersetzt wird; dadurch gekennzeichnet, dass der Schritt des Verhinderns, dass die Teilgruppe von Adressumsetzungsdaten durch andere, im ersten Speicher gespeicherte Adressumsetzungsdaten ersetzt wird, außerdem die folgenden Schritte umfasst: Erzeugen von einer oder mehreren Kategoriekennungen (Class IDs) durch ein Bereichsregister (222), wobei jede Kategoriekennung einen gegebenen Adressbereich einer gültigen Adresse darstellt; Zugreifen auf eine Ersatzverwaltungstabelle (226) unter Verwendung der einen oder mehreren Kategoriekennungen als Indizes; Abbilden der einen oder mehreren Kategoriekennungen durch die Ersatzverwaltungstabelle auf eine oder mehrere Sätze des mindestens einen Teils der Adressumsetzungsdaten; Feststellen, welcher Satz der Adressumsetzungsdaten auf der Grundlage der Ersatzverwaltungstabelle für ein Ersetzen in Frage kommt; und Ausführen eines Algorithmus zum Ersetzen mit nur dem Satz der Adressumsetzungsdaten, von denen festgestellt wurde, dass sie für ein Ersetzen in Frage kommen.
Verfahren nach Anspruch 1, wobei der erste und der zweite Speicher ein Hauptspeicher bzw. ein Adressumsetzpuffer des Computersystems sind.
Verfahren nach Anspruch 1, wobei die Adressumsetzungsdaten in einer oder mehreren Seitentabellen mit einem oder mehreren Seitentabelleneinträgen gespeichert werden.
Verfahren nach Anspruch 1, wobei die Teilgruppe von Adressumsetzungsdaten für Echtzeit-Anwendungen zugeordnet werden.
Verfahren nach irgendeinem vorhergehenden Anspruch, das außerdem die folgenden Schritte umfasst: Erstellen einer Speicheranforderung von der Verarbeitungslogik in Form einer gültigen Adresse; Erzeugen einer der gültigen Adresse entsprechenden virtuellen Adresse; Durchsuchen des zweiten Speichers nach einem ersten Satz von Adressumsetzungsdaten, bei denen die virtuelle Adresse mit einer realen Adresse übereinstimmt; auf die Feststellung hin, dass der zweite Speicher den ersten Satz von Adressumsetzungsdaten nicht speichert, Durchsuchen des ersten Speichers nach dem ersten Satz von Adressumsetzungsdaten; und auf die Feststellung hin, dass der erste Speicher den ersten Satz von Adressumsetzungsdaten speichert, Laden des ersten Satzes von Adressumsetzungsdaten in den zweiten Speicher, um einen zweiten Satz von Adressumsetzungsdaten im ersten Speicher zu ersetzen, wobei der zweite Satz von Adressumsetzungsdaten nicht für Echtzeit-Anwendungen zugeordnet wird.
Vorrichtung, die ein Mittel umfasst, das zum Ausführen aller Schritte des Verfahrens nach irgendeinem vorhergehenden Verfahrensanspruch geeignet ist.
Computerprogramm, das Befehle zum Ausführen aller Schritte des Verfahrens nach irgendeinem vorhergehenden Verfahrensanspruch umfasst, wenn das Computerprogramm in einem Computersystem ausgeführt wird.