TECHNISCHES GEBIETTECHNICAL AREA
Die
vorliegende Erfindung betrifft einen Multiplex-Repeater mit einer
schnellen optischen Schnittstelle (zum Beispiel einer OTU-(Optical
Transport- Unit)-Schnittstelle des OTN (Optical Transport Network),
der verwendet wird, um das Anwendungsgebiet einer langsamen Schnittstelle
(zum Beispiel Gigabit-Ethernet (im Folgenden als "GbE" bezeichnet) dramatisch
zu erweitern.The
The present invention relates to a multiplex repeater having a
fast optical interface (for example, an OTU (Optical
Transport unit) interface of the OTN (Optical Transport Network),
which is used to make the application of a slow interface
(For example Gigabit Ethernet (hereinafter referred to as "GbE") dramatically
to expand.
STAND DER TECHNIKSTATE OF THE ART
Physikalische
Schnittstellen von GbE und anderen LAN-Ethernets sind in der Reichweite
beschränkt,
und die maximale Reichweite ist bei 1000 GBASE-LX ca. 5 km.physical
GbE and other LAN Ethernet interfaces are within reach
limited,
and the maximum range is about 5 km at 1000 GBASE-LX.
Die
Verbindung zwischen zwei LANs, die weiter als ein vorgeschriebener
Abstand auseinanderliegen, wird durch einen SONET (Synchronous Optical
Network)/SDH (Synchronous Digital Hierarchy)-Repeater mit einem
Router oder einer Schnittstelle hergestellt, der eine POS-(Packet
over SONET) oder EOS-(Ethernet over SONET)-Schnittstelle hat – dies erhöht die Netzwerkkosten
und stellt folglich ein Hindernis für die Implementierung eines
Breitbandnetzwerkes dar.The
Connection between two LANs that is further than a prescribed
Distance apart is determined by a SONET (Synchronous Optical
Network) / SDH (Synchronous Digital Hierarchy) repeater with one
Router or an interface that has a POS (Packet
over SONET) or EOS (Ethernet over SONET) interface - this increases the network cost
and thus hinders the implementation of a
Broadband network.
In
jüngster
Zeit sind Techniken entwickelt worden, die die Einschränkung der
Reichweite durch Verwendung eines Schnittstellenwandlers für das GbE-Signal überwinden,
doch ist die Netzwerküberwachung
schwierig, weil der SONET/SDH-Repeater nicht benutzt wird.In
recently,
Time techniques have been developed that limit the
Overcome range by using an interface converter for the GbE signal,
but is the network monitoring
difficult because the SONET / SDH repeater is not used.
Andererseits
sind jetzt neue Netzwerkknoten-Schnittstellenspezifikationen in
der Diskussion in der ITU-T(International Telecommunication Union
Telecommunication Standardization Sector) mit dem Ziel, Transparenz
und Verwaltung eines WDM (Wellenlängenmultiplex)-Systems zu gewährleisten.
Diese Spezifikationen werden als ITU-T-Empfehlung G.709 im Februar
2001 verabschiedet. Die Verwendung dieser Spezifikationen ermöglicht die
Implementierung eines Netzwerksystems, das Netzwerküberwachung
erlaubt, aber einfach strukturiert und preiswert im Vergleich zu
der SONET/SDH-Rahmenstruktur ist. Außerdem kann ein WDM-Netzwerk implementiert
werden, das Netzwerkkosten wirksam reduziert und verwaltbar ist.on the other hand
are now new network node interface specifications in
the discussion in the ITU-T (International Telecommunication Union
Telecommunication Standardization Sector) with the goal of transparency
and management of a WDM (Wavelength Division Multiplex) system.
These specifications are called ITU-T Recommendation G.709 in February
Passed in 2001. The use of these specifications allows the
Implementation of a network system, network monitoring
allowed but simply structured and inexpensive compared to
the SONET / SDH frame structure. In addition, a WDM network can be implemented
network costs are effectively reduced and manageable.
Die
Nutzlastrate der kleinsten Rahmen-OTUI(Optical Transport Unit I),
die in einem OTN-Netzwerk verwendet wird, das durch den Repeater
nach den neuen Spezifikationen gebildet ist, wie in 12A gezeigt, ist 2,48832 Gbit/s. Die Abbildung
eines 1,25-Gbit/s-GbE-Signals aus 12B auf
die OTUI-Nutzlast PA verringert den Bandausnutzungsfaktor auf ca.
50 %. Daher ist eine Technik zum Multiplexieren von GbE-Signalen
zweier Kanäle
und Abbilden des multiplexierten Signals auf die Nutzlast wirksam
zur Kostenreduzierung.The payload rate of the smallest frame OTUI (Optical Transport Unit I) used in an OTN network formed by the repeater according to the new specifications, as in 12A shown is 2.488832 Gbps. The image of a 1.25 Gbps GbE signal 12B on the OTUI payload PA reduces the band utilization factor to about 50%. Therefore, a technique for multiplexing GbE signals of two channels and mapping the multiplexed signal to the payload is effective for cost reduction.
Da
aber einfaches Multiplexieren von GbE-Signalen zweier Kanäle die Bitrate
auf 2,5 Gbit/s, über
die Nutzlastrate des OTU1-Signals, erhöht, ist ein Mechanismus zur
Ratenumwandlung erforderlich. Da ein komplexer Multiplexierungsmechanismus
die Systemkosten erhöhen
würde,
ist es außerdem
notwendig, den Multiplexiermechanismus so weit wie möglich zu
vereinfachen.There
but simply multiplexing GbE signals from two channels the bit rate
to 2.5 Gbps, over
The payload rate of the OTU1 signal, increased, is a mechanism for
Rate conversion required. Because a complex multiplexing mechanism
increase the system costs
would,
it is as well
necessary to use the multiplexing mechanism as much as possible
simplify.
Das
Dokument US-A-5 757
806 beschreibt ein Datenmultiplexiersystem, in dem mehrere
Kanäle mit
langsamen Signalen in jeweils zugewiesene Zeitschlitze eines Hochgeschwindigkeitskanals
eingefügt werden
und umgekehrt.The document U.S. Patent 5,757,806 describes a data multiplexing system in which multiple channels of slow signals are inserted into respectively assigned time slots of a high speed channel and vice versa.
Das
Dokument CA-A1-2 298
732 offenbart Hochgeschwindigkeits-Datentransport von Ethernet-Rahmen unter Verwendung
der SONET/SDH-Technologie, bei der die Datenrate, 10,0 Gb/s, durch
Kompression von Zwischenrahmenlücken
(Interframe Gaps, IFG) verringert wird.The document CA-A1-2 298 732 discloses high-speed data transport of Ethernet frames using SONET / SDH technology, where the data rate, 10.0 Gb / s, is reduced by compression of interframe gaps (IFGs).
Das
Dokument US-A-6 111
871 betrifft eine Übertragungstechnologie
zum Verringern der Bandbreite in einem ATM-Netzwerk, bei der Header
von zu sendenden ATM-Zellen durch einen ATM-Schalter auf Senderseite
komprimiert werden und Header der Zellen an einem ATM-Schalter auf
Empfängerseite wieder
hergestellt werden, wodurch die Verkehrslast verringert und die
Verarbeitungskapazität
an den ATM-Schaltern erhöht
ist.The document US-A-6 111 871 relates to a transmission technology for reducing the bandwidth in an ATM network, in which headers of ATM cells to be transmitted are compressed by a transmitter-side ATM switch and headers of the cells are restored to an ATM switch on the receiver side, thereby reducing the traffic load and the processing capacity at the ATM switches is increased.
Das
Dokument EP-A-0 982
900 beschreibt eine Verbindung zwischen einem WAN für Transport über ein
synchrones digitales Langstrecken-Hochkapazitätsnetzwerk und einem LAN, dessen
Datenrate von der des WAN verschieden ist, wobei ein Ratenanpassungsmittel
vorgesehen ist, welches anweist, die Übertragung an einen Ethernet-Rahmen-Schalter
zu verzögern,
wenn aufgrund von Nichtübereinstimmung
der Übertragungsrate
ein Puffer überladen
ist.The document EP-A-0 982 900 describes a connection between a WAN for transport over a long haul synchronous digital high capacity network and a LAN whose data rate is different from that of the WAN, with rate matching means being provided which instructs to delay transmission to an Ethernet frame switch when a buffer is overloaded due to mismatch of the transmission rate.
OFFENBARUNG DER ERFINDUNGDISCLOSURE OF THE INVENTION
Ein
Ziel der vorliegenden Erfindung ist, einen multiplexierenden Repeater
zu schaffen, der Ratenumwandlung mit einer einfachen Konfiguration
ermöglicht.One
The aim of the present invention is a multiplexing repeater
to create the rate conversion with a simple configuration
allows.
Dieses
Ziel wird erreicht durch einen multiplexierenden Repeater nach Anspruch
1. Bevorzugte Ausgestaltungen der Erfindung sind Gegenstand der abhängigen Ansprüche.This
The aim is achieved by a multiplexing repeater according to claim
1. Preferred embodiments of the invention are the subject of the dependent claims.
Um
den multiplexierenden Repeater nach der vorliegenden Erfindung zu
implementieren, ist es im Fall der Multiplexierung von GbE-Signalen
und des Abbildens des multiplexierten Signals auf den OTU1-Rahmen
erforderlich, drei Probleme zu lösen: (a)
Taktschaltung, (b) Abbildung auf dem OTU1-Rahmen und (c) Kanalidentifikation.Around
the multiplexing repeater according to the present invention
It is in the case of multiplexing GbE signals
and mapping the multiplexed signal to the OTU1 frame
necessary to solve three problems: (a)
Clock circuit, (b) mapping on the OTU1 frame and (c) channel identification.
Das
Problem (a) betrifft die Taktschaltung zu einer Zeit, wenn mehrere
asynchron arbeitende GbE-Signale
auf den OTU-Rahmen abgebildet werden.The
Problem (a) concerns the clock circuit at a time when several
asynchronous GbE signals
be mapped to the OTU frame.
Das
Problem (b) betrifft den Umgang mit einem Überschuss oder Mangel an Daten,
wenn die Bitrate des multiplexierten GbE-Signals nicht mit der Bitrate
der OTU-Nutzlast übereinstimmt.The
Problem (b) concerns dealing with a surplus or lack of data,
if the bitrate of the multiplexed GbE signal does not match the bitrate
the OTU payload matches.
Das
Problem (c) betrifft die Kanalidentifikation zur Zeit des Demultipiexierens
des gemultiplexten GbE-Signals.The
Problem (c) concerns channel identification at the time of demultiplexing
of the multiplexed GbE signal.
Ein
anderes Problem ist, dass wenn zwei GbE-Signale mit 1,25 Gbit/s
bedingungslos multiplexiert werden, die Bitrate des multiplexierten
Signals 2,5 Gbit/s wird, was mehr als die durch die ITU-T-Empfehlung G.709
definierte Nutzlast-Bitrate des OTU1-Signals ist, wenn der in G.709
spezifizierte OTU1-Rahmen bedingungslos konfiguriert ist. Um die
Empfehlung G.709 zu erfüllen,
muss die Bitrate des GbE-Signals um ca. 0,5 % reduziert werden.One
Another problem is that if two GbE signals are at 1.25 Gbps
be unconditionally multiplexed, the bit rate of the multiplexed
Signal 2.5 Gbps, which is more than the ITU-T Recommendation G.709
defined payload bit rate of the OTU1 signal is when the in G.709
specified OTU1 frame is unconditionally configured. To the
To comply with Recommendation G.709,
the bit rate of the GbE signal must be reduced by about 0.5%.
Mit
der beanspruchten Anordnung können, selbst
wenn die Bitrate jedes langsamen Übertragungssignals höher als
die Nutzlast-Bitrate des schnellen optischen Übertragungssignals ist, die langsamen Übertragungssignale
von zwei Kanälen multiplexiert
und ohne Verwerfung von Daten durch das optische Hochgeschwindigkeitsübertragungssignal
befördert
werden. Selbst wenn das Doppelte der Bitrate des langsamen Übertragungssignals
höher als
die Nutzlast-Bitrate des schnellen optischen Übertragungssignals ist, ist
es möglich,
das langsame Übertragungssignal
zu erzeugen, ohne Daten in jedem FIFO-Speicher des Sendeteiles zu
erschöpfen.With
the claimed arrangement can, even
if the bit rate of each slow transmission signal is higher than
the payload bit rate of the fast optical transmission signal is the slow transmission signals
multiplexed by two channels
and without rejection of data by the high-speed optical transmission signal
promoted
become. Even if twice the bit rate of the slow transmission signal
higher than
the payload bit rate of the fast optical transmission signal is
it is possible
the slow transmission signal
to generate without data in each FIFO memory of the transmission part
exhaust.
In
dem multiplexierenden Repeater können das
erste und das zweite Steuermittel ausgelegt sein als Mittel zum
Erfassen, dass die Belegungsrate des ersten bzw. zweiten FIFO-Speichers
einen ersten vorgegebenen Wert überschreitet,
und zum Reagieren auf die Ausgabe besagter spezieller Codeerfassungssignale
durch das erste und zweite Codeerfassungsmittel durch Sperren des
Schreibens der speziellen Codes in den ersten und zweiten langsamen Übertragungssignalen
in den ersten und zweiten FIFO-Speicher.In
the muxing repeater can do that
first and the second control means are designed as means for
Detecting that the occupancy rate of the first and second FIFO memory
exceeds a first predetermined value,
and for responding to the output of said particular code detection signals
by the first and second code detection means by locking the
Writing the special codes in the first and second slow transmission signals
in the first and second FIFO memories.
In
dem multiplexierenden Repeater können das
dritte und vierte Steuermittel als Mittel zum Erfassen, dass die
Belegungsraten des ihnen entsprechenden dritten bzw. vierten FIFO-Speichers
unter einem zweiten vorgegebenen Wert sind und zum Reagieren auf
die Ausgabe der speziellen Codeerfassungssignale durch das dritte
und vierte Codeerfassungsmittel zum Sperren des Auslesens des dritten und
vierten FIFO-Speichers und zum Einfügen von speziellen Codes aus
dem speziellen Codeerzeugungsmittel in das dritte und vierte langsame Übertragungssignal
ausgelegt sein.In
the muxing repeater can do that
third and fourth control means as means for detecting that the
Occupancy rates of the corresponding third or fourth FIFO memory
are below a second predetermined value and react
the output of the special code detection signals by the third one
and fourth code detecting means for inhibiting the reading of the third and third
fourth FIFO memory and to insert special codes
the special code generating means into the third and fourth slow transmission signals
be designed.
In
dem multiplexierenden Repeater kann das Empfangsteil so konfiguriert
sein, dass es enthält:
erste
und zweite Codegenerieungsmittel zum Erzeugen von speziellen Codes;
erste
und zweite Selektoren zum selektiven Bereitstellen der Ausgaben
des dritten und vierten FIFO-Speichers
und der speziellen Codes von dem ersten und zweiten Codegenerator
an die langsame Schnittstelle;
erste und zweite Rahmenlückenerfassungsmittel zum
Erfassen von Zwischenrahmenlücken
in dem aus dem dritten und vierten FIFO-Speicher gelesenen dritten
und vierten langsamen Übertragungssignal
und zum Ausgaben von Erfassungssignalen; und
dritte und vierte
Steuermittel zum zeitweiligen Steuern des Auslesens des dritten
und vierten FIFO-Speichers
entsprechend den erfassten Ausgaben des ersten und zweiten Rahmenlückenerfassungsmittels und
der Belegungsraten des dritten und vierten FIFO-Speichers und zum
Steuern des ersten und zweiten Selektors, um von dem ersten und
zweiten Codeerzeugungsmittel erzeugte spezielle Codes in das dritte
und vierte langsame Übertragungssignal einzufügen.In the multiplexing repeater, the receiving part may be configured to include:
first and second code generating means for generating special codes;
first and second selectors for selectively providing the outputs of the third and fourth FIFO memories and the special codes from the first and second code generators to the slow interface;
first and second frame gap detection means for detecting interframe gaps in the third and fourth slow transmission signals read from the third and fourth FIFO memories and outputting detection signals; and
third and fourth control means for temporarily controlling the read-out of the third and fourth FIFO memories according to the detected outputs of the first and second frame gap detection means and the occupancy rates of the third and fourth FIFO memories and controlling the first and second selectors to be from the first and second ones Code generation means to insert generated special codes in the third and fourth slow transmission signal.
Mit
der obigen Anordnung können
die Zwischenrahmenlücken
der von der langsamen Schnittstelle zu sendenden langsamen Übertragungssignale
auf einem Wert gleich oder größer einer
vorgegebenen Zahl von Bits gehalten werden.With
the above arrangement can
the interframe gaps
the slow transmission signals to be sent from the slow interface
at a value equal to or greater than one
predetermined number of bits are kept.
In
dem multiplexierenden Repeater umfasst das Empfangsteil fünfte und
sechste FIFO-Speicher, in die aus dem dritten und vierten FIFO-Speicher
gelesene Signale geschrieben werden und aus denen die darin geschriebenen
Signale ausgelesen und an die ersten und zweiten Selektoren ausgegeben
werden; das erste und zweite Zwischenrahmenlückenerfassungsmittel umfasst
Mittel zum Zählen
von Codes während
der Zeiträume
der Zwischenrahmenlücken der
aus dem dritten und vierten FIFO-Speicher gelesenen dritten und
vierten langsamen Übertragungssignale;
und wenn die Zählwerte
kleiner als vorgegebene Werte sind, sperren das dritte und vierte
Steuermittel das Auslesen des fünften
und sechsten FIFO-Speichers und steuern den ersten und zweiten Selektor,
um die von dem ersten und zweiten Codegenerierungsmittel erzeugten
speziellen Codes in das dritte und vierte langsame Übertragungssignal einzufügen.In the multiplexing repeater, the receiving section includes fifth and sixth FIFO memories in which signals read from the third and fourth FIFO memories are written, and from which the signals written therein are read out and output to the first and second selectors; the first and second interframe gap detecting means comprises means for counting codes during the periods of the interframe gaps of the third and fourth slow transmission signals read from the third and fourth FIFO memories; and if the counts are less than predetermined values, the third and fourth control means inhibit the read-out of the fifth and sixth FIFO memories and control the first and second selectors to generate the special codes generated by the first and second code generation means to insert the third and fourth slow transmission signals.
Mit
der obigen Anordnung können
die Zwischenrahmenlücken
der auf das optische Hochgeschwindigkeitsübertragungssignal abzubildenden
langsamen Übertragungssignale
auf einem Wert gleich oder größer einer
vorgegebenen Zahl von Bits gehalten werden.With
the above arrangement can
the interframe gaps
the image to be mapped to the high-speed optical transmission signal
slow transmission signals
at a value equal to or greater than one
predetermined number of bits are kept.
Für die Kanalidentifizierung
im Fall der Multiplexierung langsamer Übertragungssignale wird die Logik
von einem derselben vor dem Multiplexieren auf Senderseite invertiert.
Auf der Empfängerseite wird
ein aus dem OTU1-Rahmen extrahiertes Signal durch eine Demultiplexierschaltung
gedemultiplext, wonach die Kanalidentifikation durchgeführt wird durch
Entscheiden über
die Logik von speziellen Codes in einer Kanalidentifizierungsschaltung.For channel identification
in the case of multiplexing slow transmission signals, the logic becomes
of one of them is inverted prior to multiplexing at the transmitter side.
On the receiver side is
a signal extracted from the OTU1 frame by a demultiplexing circuit
demultiplexed, after which the channel identification is performed by
Decide about
the logic of special codes in a channel identification circuit.
KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
1 ist
ein Blockdiagramm eines Senderteiles in einer ersten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 1 Fig. 10 is a block diagram of a transmitter part in a first embodiment of the multiplexing repeater according to the present invention.
2 ist
ein Blockdiagramm eines Empfangsteiles in der ersten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 2 Fig. 10 is a block diagram of a receiving part in the first embodiment of the multiplexing repeater according to the present invention.
3 ist
ein Blockdiagramm eines Senderteiles in einer zweiten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 3 Fig. 10 is a block diagram of a transmitter part in a second embodiment of the multiplexing repeater according to the present invention.
4 ist
ein Blockdiagramm eines Empfangsteiles in der zweiten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 4 Fig. 10 is a block diagram of a receiving part in the second embodiment of the multiplexing repeater according to the present invention.
5 ist
ein Blockdiagramm einer Kanalauswahlschaltung in der zweiten Ausgestaltung. 5 Fig. 10 is a block diagram of a channel selection circuit in the second embodiment.
6 ist
ein Blockdiagramm eines Senderteiles in einer dritten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 6 Fig. 10 is a block diagram of a transmitter part in a third embodiment of the multiplexing repeater according to the present invention.
7 ist
ein Blockdiagramm eines Empfangsteiles in der dritten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 7 Fig. 10 is a block diagram of a receiving part in the third embodiment of the multiplexing repeater according to the present invention.
8 ist
ein Blockdiagramm eines Empfangsteiles in einer vierten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 8th Fig. 10 is a block diagram of a receiving part in a fourth embodiment of the multiplexing repeater according to the present invention.
9 ist
ein Blockdiagramm eines Sendeteiles in einer fünften Ausgestaltung des multiplexierenden
Repeaters gemäß der vorliegenden
Erfindung. 9 Fig. 10 is a block diagram of a transmission part in a fifth embodiment of the multiplexing repeater according to the present invention.
10 ist
ein Blockdiagramm eines Sendeteiles in einer sechsten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 10 Fig. 10 is a block diagram of a transmission part in a sixth embodiment of the multiplexing repeater according to the present invention.
11 ist
ein Blockdiagramm eines Empfangsteiles in der sechsten Ausgestaltung
des multiplexierenden Repeaters gemäß der vorliegenden Erfindung. 11 Fig. 10 is a block diagram of a receiving part in the sixth embodiment of the multiplexing repeater according to the present invention.
12A ist ein Diagramm, das eine OTN-Signalrahmenkonfiguration
zeigt. 12A Fig. 10 is a diagram showing an OTN signal frame configuration.
12B ist ein Diagramm, das eine GbE-Signalrahmenkonfiguration
zeigt. 12B Fig. 10 is a diagram showing a GbE signal frame configuration.
BESTE ART DIE ERFINDUNG AUSZUFÜHRENBEST MODE TO PERFORM THE INVENTION
Erste AusgestaltungFirst embodiment
1 und 2 zeigen
ein Sendeteil 100T und ein Empfangsteil 100R des
multiplexierenden Repeaters gemäß der vorliegenden
Erfindung, der ein nach IEEE 802.3z definiertes langsames Übertragungsnetzwerk
und ein nach ITU-T G.709 definiertes optisches Hochgeschwindigkeitsübertragungsnetzwerk
verbindet. 1 and 2 show a transmission part 100T and a reception part 100R of the multiplexing repeater according to the present invention, which connects a slow transmission network defined according to IEEE 802.3z and a high-speed optical transmission network defined according to ITU-T G.709.
In
dem in 1 gezeigten Sendeteil 100T sind Blöcke 101 und 102 jeweils
eine GbE-Empfangsschaltung einer Vorrichtung der physikalischen Schicht
(PHY) nach 1000BASE-X, spezifiziert durch Empfehlung IEEE 802.3z.
PHY besteht aus einer physikalisch medienabhängigen [Schicht] (physical media
dependent, PMD) und einem physikalischen Medienanhang (physical
media attachment, PMA). Blöcke 103 und 104 in
dem in 2 gezeigten Empfangsteil 100R sind auch
GbE-Sendeschaltungen der durch die Empfehlung IEEE 802.3z spezifizierten physikalischen
1000BASE-X- Schicht.In the in 1 shown transmission part 100T are blocks 101 and 102 each a GbE receiving circuit of a physical layer device (PHY) according to 1000BASE-X specified by Recommendation IEEE 802.3z. PHY consists of a physically media-dependent layer (physical media dependent, PMD) and a physical media attachment (PMA). blocks 103 and 104 in the 2 shown receiving part 100R Also, GbE transmit circuits are the physical 1000BASE-X layer specified by the IEEE 802.3z recommendation.
Die
Blöcke 105 und 106 sind
FIFO-Speicher, in die durch zueinander asynchrone Takte CLK1 und CLK1' geschrieben werden
kann, und die durch einen davon verschiedenen Takt CLK2 ausgelesen werden
können.
Ein Block 109 ist eine 2:1-Multiplexierschaltung, die GbE-Signale
von zwei Kanälen multiplext.
Ein Block 111 ist eine OTU-Rahmenerzeugungsschaltung, die
ein Eingangssignal auf die Nutzlast eines in ITU-T G.709 spezifizierten
OTU1-Signalrahmen abbildet. Ein Block 115 ist eine optische
Sendeschaltung, die ein durch die OTU-Rahmenerzeugungsschaltung
erzeugtes elektrisches Signal OTU1 in ein optisches Signal OTU1
umwandelt.The blocks 105 and 106 are FIFO memories which can be written to each other by asynchronous clocks CLK1 and CLK1 'and which can be read out by a clock CLK2 different therefrom. A block 109 is a 2: 1 multiplexing circuit that multiplexes GbE signals from two channels. A block 111 is an OTU frame generation circuit which maps an input signal to the payload of an OTU1 signal frame specified in ITU-T G.709. A block 115 is an optical transmission circuit which converts an electric signal OTU1 generated by the OTU frame generation circuit into an optical signal OTU1.
Ein
Block 113 ist eine Takterzeugungsschaltung für das OTU-Signal,
die die Demultiplexierschaltung 109 und die OTU-Rahmenerzeugungsschaltung 111 mit
einem Takt CLK3 (Frequenz f1) mit der Frequenz f1, die optische Übertragungsschaltung 115 mit
einem Takt CLK6 mit einer Frequenz f2 und jeden der FIFO-Speicher 105 und 106 mit
einem Takt CLK2 einer Frequenz f1/2 als Lesetakt versorgt.A block 113 is a clock generation scarf for the OTU signal, which is the demultiplexing circuit 109 and the OTU frame generation circuit 111 with a clock CLK3 (frequency f1) of frequency f1, the optical transmission circuit 115 with a clock CLK6 with a frequency f2 and each of the FIFO memories 105 and 106 supplied with a clock CLK2 a frequency f1 / 2 as a read clock.
In
dem Empfangsteil 100R von 2 ist ein Block 110 eine
Demultiplexierschaltung, die ein OTU1-Nutzlastsignal im Verhältnis 1:2
demultiplext. Ein Block 114 ist eine Takterzeugungsschaltung
für ein
GbE-Signal, die die GbE-Sendeschaltungen 103 und 104 mit
einem Takt CLK7 einer Frequenz f7 und jeden der FIFO-Speicher 107 und 108 mit
einem Lesetakt CLK7 mit einer Frequenz f2 versorgt. Ein Block 116 ist
eine optische Empfangsschaltung, die ein optisches OTU1-Signal in
ein elektrisches Signal umwandelt. Ein Block 112 ist eine
OTU-Rahmenterminierschaltung, die das OTU1-Nutzlastsignal aus dem von der optischen
Empfangsschaltung 116 zugeführten OTU1-Signal decodiert.In the reception part 100R from 2 is a block 110 a demultiplexing circuit which demultiplexes an OTU1 payload signal in a 1: 2 ratio. A block 114 is a GbE signal clock generating circuit including the GbE transmission circuits 103 and 104 with a clock CLK7 of a frequency f7 and each of the FIFO memories 107 and 108 supplied with a read clock CLK7 with a frequency f2. A block 116 is an optical receiving circuit that converts an optical OTU1 signal into an electrical signal. A block 112 is an OTU frame terminating circuit which extracts the OTU1 payload signal from that of the optical receiving circuit 116 decoded supplied OTU1 signal.
Die
GbE-Empfangsschaltungen 101 und 102 in 1 und
die GbE-Sendeschaltungen 103 und 104 in 2 bilden
eine langsame Schnittstelle 101 des multiplexierenden Repeaters,
und die optische Sendeschaltung 115 in 1 und
die optische Empfangsschaltung 116 in 2 bilden
eine schnelle optische Schnittstelle 10H des multiplexierenden
Repeaters. Es folgt eine Beschreibung des Betriebes des multiplexierenden
Repeaters.The GbE receive circuits 101 and 102 in 1 and the GbE transmission circuits 103 and 104 in 2 form a slow interface 101 of the multiplexing repeater, and the optical transmission circuit 115 in 1 and the optical receiving circuit 116 in 2 form a fast optical interface 10H of the multiplexing repeater. The following is a description of the operation of the multiplexing repeater.
Sendeteil 100T (1)sending part 100T ( 1 )
GbE-Signale
1 und 2 von zwei in die GbE-Empfangsschaltungen 101 und 102 eingegebenen
Kanälen,
die zueinander asynchron sind, werden in die FIFO-Speicher 105 bzw. 106 geschrieben.
Die Schreibtakte sind in diesem Fall die aus den in die GbE-Empfangsschaltungen 101 und 102 eingegebenen
GbE-Signalen 1 und 2 extrahierten Takte (CLK1, CLK1'). Die GbE-Signale
1 und 2 (im Folgenden in den Zeichnungen mit GbE1 und GbE2 bezeichnet) die
in die FIFO-Speicher geschrieben sind, werden aus diesen unter Verwendung
des gemeinsamen Taktes CLK2 mit der Frequenz f1/2 ausgelesen, der asynchron
zu den Takten CLK1 und CLK1' in
der Takterzeugungsschaltung für
das OTU-Signal erzeugt wird. Dabei findet Taktumschaltung statt.GbE signals 1 and 2 of two in the GbE receiving circuits 101 and 102 input channels that are asynchronous to each other are put into the FIFO memories 105 respectively. 106 written. The write clocks in this case are those in the GbE receive circuits 101 and 102 input GbE signals 1 and 2 extracted clocks (CLK1, CLK1 '). The GbE signals 1 and 2 (hereinafter referred to as GbE1 and GbE2 in the drawings) written in the FIFO memories are read therefrom using the common clock CLK2 having the frequency f1 / 2 which is asynchronous with the clocks CLK1 and CLK1 'is generated in the clock generating circuit for the OTU signal. In this case, clock switching takes place.
Die
so ausgelesenen GbE-Signale 1 und 2 werden von der Multiplexierschaltung 109 multiplexiert, und
die multiplexierte Ausgabe wird der OTU-Rahmenerzeugungsschaltung 111 zugeführt, wo
sie auf die Nutzlast des in 12A gezeigten OTU1-Rahmens
abgebildet wird. Der OTU1-Signalrahmen besteht aus einem Header
H, Nutzlast PA und Fehlerkorrekturinformation EC, wie in 12A abgebildet. Das OTU1-Signal mit in der Nutzlast
gespeicherten GbE-Signalen 1 und 2 wird synchron zum Takt CLK6 mit
der Frequenz f2 durch die optische Sendeschaltung 115 in
ein optisches Signal umgewandelt, das aus der erfindungsgemäßen Vorrichtung
ausgegeben wird.The thus-read GbE signals 1 and 2 are received from the multiplexing circuit 109 is multiplexed, and the multiplexed output becomes the OTU frame generation circuit 111 fed where it is on the payload of the 12A displayed OTU1 frame. The OTU1 signal frame consists of a header H, payload PA and error correction information EC, as in 12A displayed. The OTU1 signal with GbE signals 1 and 2 stored in the payload becomes synchronous with the clock CLK6 at the frequency f2 through the optical transmission circuit 115 converted into an optical signal output from the device of the invention.
Die
ITU-T-Empfehlung G.709 spezifiziert, dass die OTU1-Übertragungsrate
256/237 mal höher als
die Nutzlastrate ist. Die Takterzeugungsschaltung 113 für das OTU-Signal
erzeugt den Takt CLK3 der Frequenz f1 gleich der Nutzlastrate und
den Takt CLK6 der Frequenz f2 gleich der OTU1-Signalübertragungsrate.ITU-T recommendation G.709 specifies that the OTU1 transmission rate is 256/237 times higher than the payload rate. The clock generation circuit 113 for the OTU signal generates the clock CLK3 of the frequency f1 equal to the payload rate and the clock CLK6 of the frequency f2 equal to the OTU1 signal transmission rate.
Empfangsteil 100R (2)receive part 100R ( 2 )
Andererseits
wird ein von der optischen Empfangsschaltung 116 empfangenes
optisches OTU1-Signal
in ein elektrisches Signal umgewandelt, das an die OTU-Rahmenterminierschaltung 112 angelegt
wird, um ein in der Nutzlast gespeichertes 2-Kanal-GbE-Signal zu
decodieren. Dieses Signal wird durch die Demultiplexierschaltung 110 gedemultiplext.
Die demultiplexierten GbE-Signale
1 und 2 von zwei Kanälen
werden jeweils in FIFO-Speicher 107 bzw. 108 unter
Verwendung eines Taktes CLK5 geschrieben, der mit einem aus dem
OTU1-Signal extrahierten Takt CLK4 synchronisiert ist. Die Frequenz
des Taktes CLK4 ist f2, gleich der OTU1-Signalübertragungsrate, und die Frequenz
des Taktes CLK5 ist f1, gleich der Nutzlastrate.On the other hand, one of the optical receiving circuit 116 received optical OTU1 signal is converted into an electrical signal sent to the OTU frame terminating circuit 112 is applied to decode a 2-channel GbE signal stored in the payload. This signal is passed through the demultiplexing circuit 110 demultiplexed. The demultiplexed GbE signals 1 and 2 of two channels are respectively stored in FIFO memory 107 respectively. 108 using a clock CLK5 synchronized with a clock CLK4 extracted from the OTU1 signal. The frequency of the clock CLK4 is f2, equal to the OTU1 signal transmission rate, and the frequency of the clock CLK5 is f1, equal to the payload rate.
Die
so in die FIFO-Speicher 107 und 108 geschriebenen
GbE-Signale 1 und 2 werden daraus unter Verwendung des asynchron
zum Takt CLK5 durch die Takterzeugungsschaltung 114 für das GbE-Signal erzeugten
Taktes CLK7 gelesen und als GbE-Signale 1 und 2 über GbE-Sendeschaltungen 103 und 104 übertragen.The so in the FIFO memory 107 and 108 GbE signals 1 and 2 written therefrom are made asynchronous with clock CLK5 by the clock generation circuit 114 for the GbE signal generated clock CLK7 and read as GbE signals 1 and 2 via GbE transmission circuits 103 and 104 transfer.
Das
Obige ist der Betrieb der Ausgestaltung 1 des multiplexierenden
Repeaters gemäß der vorliegenden
Erfindung. Wie oben beschrieben, werden im Sendeteil 100T die
eingegebenen GbE-Signale
unter Verwendung von asynchronen Takten CLK1 und CLK1', die aus den Eingangs-GbE-Signalen in den GbE-Empfangsschaltungen 101 bzw. 102 extrahiert werden,
geschrieben. Die so geschriebenen GbE-Signale werden durch den mit
dem OTU1-Signal synchronisierten gemeinsamen Takt CLK2 gelesen,
wodurch Taktumschaltung ausgeführt
wird. Entsprechend wird in dem Empfangssteil 100R das aus
der Nutzlast des OTU-Rahmens extrahierte GbE-Signal in die FIFO-Speicher 107 und 108 durch
Verwendung des aus dem OTU-Eingangssignal in der Empfangsschaltung 116 erzeugten
Takts CLK5 geschrieben. Das so geschriebene GbE-Signal wird von
dem Takt CLK7 ausgelesen, der von der Takterzeugungsschaltung für das GbE-Signal
erzeugt wird, wodurch der Takt CLK5 auf den Takt CLK7 geschaltet
wird.The above is the operation of the embodiment 1 of the multiplexing repeater according to the present invention. As described above, in the transmission part 100T the input GbE signals using asynchronous clocks CLK1 and CLK1 ', which are obtained from the input GbE signals in the GbE receiving circuits 101 respectively. 102 be extracted, written. The GbE signals thus written are read by the common clock CLK2 synchronized with the OTU1 signal, thereby performing clock switching. Accordingly, in the receiving part 100R the GbE signal extracted from the payload of the OTU frame into the FIFO memories 107 and 108 by using the from the OTU input signal in the receiving circuit 116 clock generated CLK5 written. The thus-written GbE signal is read out from the clock CLK7 generated by the GbE signal clock generating circuit, thereby switching the clock CLK5 to the clock CLK7.
Zweite AusgestaltungSecond embodiment
3 und 4 zeigen
den Sendeteil 100T und den Empfangsteil 100R in
der zweiten Ausgestal tung des multiplexierenden Repeaters der vorliegenden
Erfindung. Die zweite Ausgestaltung ist eine abgewandelte Form des
multiplexierenden Repeaters gemäß der ersten
Ausgestaltung der 1 und 2, bei der
eine logisch invertierende Schaltung 201 zwischen den Ausgang
des FIFO-Speichers 106 und die Multiplexierschaltung 109 in
dem Sendeteil 100T eingefügt ist und eine Kanalauswahlschaltung 202 zwischen
die Demultiplexierschaltung 110 und die FIFO-Speicher 107 und 108 in
dem Empfangsteil 100R eingefügt ist. 3 and 4 show the transmission part 100T and the reception part 100R in the second embodiment of the multiplexing repeater of the present invention. The second embodiment is a modified form of the multiplexing repeater according to the first embodiment of the present invention 1 and 2 in which a logic inverting circuit 201 between the output of the FIFO memory 106 and the multiplexing circuit 109 in the transmission part 100T is inserted and a channel selection circuit 202 between the demultiplexing circuit 110 and the FIFO memory 107 and 108 in the reception section 100R is inserted.
Sendeteil 100T (3)sending part 100T ( 3 )
Von
den GbE-Eingangssignalen 1, 2 von zwei Kanälen wird das aus dem FIFO-Speicher 106 gelesene
GbE-Signal 2 in der logisch invertierenden Schaltung 201 logisch
invertiert und der Multiplexierschaltung 109 zugeführt, wo
es mit dem anderen, nicht logisch invertierten GbE-Signal 1 multiplexiert wird.
Die anderen Operationen sind dieselben wie im Fall von 1,
so dass die Beschreibung nicht wiederholt wird.Of the GbE input signals 1, 2 of two channels, this is from the FIFO memory 106 read GbE signal 2 in the logic inverting circuit 201 logically inverted and the multiplexing circuit 109 where it is multiplexed with the other non-logically inverted GbE signal 1. The other operations are the same as in the case of 1 so that the description is not repeated.
Empfangsteil 100R (4)receive part 100R ( 4 )
Andererseits
wird in dem Empfangsteil 100R von 4 das in
der OTU-Rahmenterminierschaltung 112 decodierte multiplexierte
GbE-Signal durch die Demultiplexierschaltung 110 in die
GbE-Signale 1 und 2 von zwei Kanälen
gedemultiplext, die in der Kanalauswahlschaltung 202 einer
logischen Entscheidung unterzogen werden, das logisch invertierte
Signal wird logisch rückinvertiert,
das heißt,
die Kanäle der
Signale werden identifiziert in Abhängigkeit davon, ob sie logisch
invertiert sind oder nicht, und die Signale werden in die FIFO-Speicher 107 bzw. 108 der
entsprechenden Kanäle
geschrieben.On the other hand, in the receiving part 100R from 4 that in the OTU frame terminating circuit 112 decoded multiplexed GbE signal by the demultiplexing circuit 110 into the GbE signals 1 and 2 of two channels multiplexed in the channel selection circuit 202 a logical decision, the logically inverted signal is logically back-inverted, that is, the channels of the signals are identified depending on whether they are logically inverted or not, and the signals are written to the FIFO memories 107 respectively. 108 the corresponding channels written.
Eine
Ausgestaltung der Kanalauswahlschaltung 202 ist in 5 gezeigt.An embodiment of the channel selection circuit 202 is in 5 shown.
Die
GbE-Eingangssignale 1, 2 der zwei Kanäle werden durch Verzweigungsschaltungen 203 bzw. 204 zweigeteilt
und einer Musterkollation in logischen Entscheidungsschaltungen 205 und 206 unterzogen.
Die Musterkollation wird durchgeführt unter Verwendung von zwei
Oktetts (20 Bits), die aus einem Sonderzeichnen K28.5 und einem
Datencode 0 × 50
des GbE-Signals zusammengesetzt sind. Als IDLE-Code zur Verwendung
in der Zwischenrahmenlücke
zwischen MAC-Rahmen gibt es zwei Arten von IDLE-Codes, nämlich IDLE1
und IDLE2; gemäß IEEE-Standard
802.3z ist in dem Fall, dass ein RD-(running disparity)-Wert, der
unmittelbar auf einen zweiten speziellen Code (das heißt Packet_Extension/R/)
unter ersten und zweiten speziellen Codes (ein Oktett von End_of_Packet
und Packet_Extension, bezeichnet mit /T/R/ oder zwei Oktetts von
Packet_Extension, bezeichnet mit /R/R/) einer Zwischenrahmenlücke IFG
folgt, positiv ist, wie in 12B gezeigt,
ist der dritte Code der Zwischenrahmenlücke IDLE1, und der vierte und
nachfolgende Codes sind IDLE2. Wenn der RD-Wert, der unmittelbar
nach dem zweiten speziellen Code /R/ der Zwischenrahmenlücke folgt,
negativ ist, ist der dritte Code der Zwischenrahmenlücke IDLE2,
und der vierte und nachfolgende Code sind ebenfalls IDLE2. Folglich
ist IDLE2 immer vorhanden, unabhängig vom
RD-Wert unmittelbar nach dem zweiten speziellen Code /R/. Der RD-Wert
ist so definiert, dass RD = + oder RD = – oder gleich dem RD-Wert des
unmittelbar vorhergehenden 10-Bit-Wortes ist, je nachdem, ob die
Anzahl von Einsen in dem unmittelbar vorhergehenden 10-Bit-Wort
größer oder
kleiner als die Anzahl von Nullen ist. Der IDLE2-Code ist eine Verkettung
eines als Sonderzeichen K28.5 bezeichneten 10-Bit-Codes "0011111010" und des 10-Bit-Codes
0 × 50.
Es ist definiert, dass die ersten sieben Bits "0011111" in der Bitfolge des Sonderzeichens
K28.5 nicht in Bitfolgen beliebiger anderer Codezüge auftreten,
und das Zeichen K28.5 wird als ein "Kommazeichen" bezeichnet, da es als Begrenzer in
der Bitfolge verwendet wird.The GbE inputs 1, 2 of the two channels are made by branch circuits 203 respectively. 204 divided into two and a pattern collation in logical decision circuits 205 and 206 subjected. The pattern collation is performed using two octets (20 bits) composed of a special character K28.5 and a data code 0x50 of the GbE signal. As the IDLE code for use in the interframe gap between MAC frames, there are two kinds of IDLE codes, IDLE1 and IDLE2; according to IEEE standard 802.3z, in the case that an RD (running disparity) value immediately following a second special code (ie Packet_Extension / R /) is under first and second special codes (one octet of End_of_Packet and Packet_Extension , denoted by / T / R / or two octets of Packet_Extension, denoted by / R / R /) follows an interframe gap IFG, is positive, as in 12B is the third code of the interframe space IDLE1, and the fourth and subsequent codes are IDLE2. If the RD value following immediately after the second special code / R / the interframe gap is negative, the third code of the interframe gap is IDLE2, and the fourth and subsequent codes are also IDLE2. Consequently, IDLE2 is always present, regardless of the RD value immediately after the second special code / R /. The RD value is defined as RD = + or RD = - or equal to the RD value of the immediately preceding 10-bit word, depending on whether the number of ones in the immediately preceding 10-bit word is greater or less than the number of zeros. The IDLE2 code is a concatenation of a 10-bit code "0011111010" designated as special character K28.5 and the 10-bit code 0x50. It is defined that the first seven bits are "0011111" in the bit string of the special character K28.5 does not occur in bit strings of any other code, and the character K28.5 is referred to as a "comma" because it is used as a delimiter in the bit string.
In
dieser Ausgestaltung wird der Bitzug des konstituierenden Codes
K28.5 und 0 × 50
des Codes IDLE2 oder dessen logisch invertierter Code musterkollatiert,
um den Code IDLE2 zu erfassen, und je nachdem, ob der Code IDLE2
logisch invertiert ist, wird entschieden, ob das GbE-Signal logisch
invertiert ist.In
This embodiment becomes the bit of the constituent code
K28.5 and 0x50
the code IDLE2 or its logically inverted code pattern collated,
to capture the code IDLE2, and depending on whether the code IDLE2
is logically inverted, it is decided whether the GbE signal is logical
is inverted.
Das
Signal des durch die Musterkollation als logisch invertiert erkannten
Kanals wird durch eine Logikinvertierschaltung 207 oder 208 des
entsprechenden Kanals logisch invertiert und daraus ausgegeben.
Die Logikinvertierschaltungen 207 und 208 sind
zum Beispiel jeweils durch ein EXOR gebildet. Die GbE-Signale zweier
Kanäle
werden durch ein 2 × 2-SW 209 geschaltet,
so dass das logisch invertierte Signal in den FIFO-Speicher 108 eingegeben
wird. Mit einer Anordnung wie oben beschrieben ist es möglich, exakte
Verbindungen zwischen den zwei Kanälen herzustellen, wenn zwei
multiplexierende Repeater dieser Ausgestaltung miteinander verbunden
sind.The signal of the channel recognized as logically inverted by the pattern collation is passed through a logic inversion circuit 207 or 208 of the corresponding channel is logically inverted and output therefrom. The logic inverting circuits 207 and 208 are each formed by an EXOR, for example. The GbE signals of two channels are through a 2 × 2 SW 209 switched so that the logically inverted signal in the FIFO memory 108 is entered. With an arrangement as described above, it is possible to make accurate connections between the two channels when two muxing repeaters of this embodiment are connected together.
Wie
oben beschrieben, multiplexiert der Sendeteil die zwei GbE-Signale
1 und 2 nach logischem Invertieren von einem derselben, und der
Empfangsteil erfasst Muster von speziellen Codes in den demultiplexierten
GbE-Signalen der zwei Kanäle
und entscheidet, ob das GbE-Signal invertiert ist oder nicht, je
nachdem, ob das erfasste Muster logisch invertiert ist.As
As described above, the transmitting part multiplexes the two GbE signals
1 and 2 after logically inverting one of them, and the
Receiver detects patterns of special codes in the demultiplexed ones
GbE signals of the two channels
and decides whether the GbE signal is inverted or not, depending
after whether the detected pattern is logically inverted.
Dritte AusgestaltungThird embodiment
Bei
jeder der oben beschriebenen Ausgestaltungen ist, wenn die GbE-Signale
von zwei Kanälen
auf das OTU1-Signal abgebildet werden, wenn die Frequenzen der aus
den empfangenen GbE-Signalen erzeugten Takte CLK1 und CLK1' höher als
die Hälfte
der Frequenz f2 des OTU1-Signaltaktes CLK6 ist, die Datenleserate
der FIFO-Speicher 105 und 106 niedriger als deren
Schreibrate, so dass selbst nachdem die FIFO-Speicher vollgeschrieben
sind, die GbE-Signale weiter in die FIFO-Speicher geschrieben werden; infolgedessen
werden die in den Speichern enthaltenen Signale nicht ausgelesen, sondern
stattdessen bringen sie die Speicher zum Überlaufen und werden in chronologischer
Reihenfolge verworfen.In each of the embodiments described above, when the GbE signals of two channels are mapped to the OTU1 signal, if the frequencies of the clocks CLK1 and CLK1 'generated from the received GbE signals are higher than half the frequency f2 of the OTU1- Signal clock CLK6 is the data read rate of the FIFO memory 105 and 106 lower than its write rate, so that even after the FIFO memories are fully written, the GbE signals are further written to the FIFO memories; As a result, the signals contained in the memories are not read, but instead they cause the memories to overflow and are discarded in chronological order.
Wenn
hingegen die aus den empfangenen GbE-Signalen erzeugten Taktfrequenzen
niedriger als die Hälfte
der Frequenz f2 des OTU1-Signaltaktes CLK6 ist, werden, da die Datenleserate
der FIFO-Speicher 105 und 106 höher als
die Schreibrate ist, die Daten in den Speichern erschöpft, und
es werden keine Daten bereitgestellt, um sie auf die Nutzlast des
OTU-Rahmens abzubilden. Es wird nun eine Beschreibung einer Ausgestaltung
geliefert, die eingerichtet ist, mit Überschuss oder Verknappung von
Daten umzugehen, wenn die Bitrate des multiplexierten Signals nicht
mit der Bitrate der OTU-Nutzlast wie oben erwähnt übereinstimmt.In contrast, when the clock frequencies generated from the received GbE signals are lower than half the frequency f2 of the OTU1 signal clock CLK6, since the data read rate becomes the FIFO memory 105 and 106 is higher than the write rate, the data in the memories is depleted, and no data is provided to map it to the payload of the OTU frame. A description will now be given of a configuration adapted to deal with excess or shortage of data when the bit rate of the multiplexed signal does not match the bit rate of the OTU payload as mentioned above.
Das
GbE-Signal ist als ein 8B10B-gewandelter Code unter PMA-(Physical
Media Attachment) gesetzt, wie in 12B gezeigt.
Diese 10-Bit-Wandlungseinheit wird im Folgenden als ein Wort bezeichnet,
aber da es einem 8-Bit-Wort vor der Umwandlung entspricht, werden
die 10 Bits als ein Oktett gezählt.The GbE signal is set as an 8B10B-converted code under PMA (Physical Media Attachment) as in 12B shown. This 10-bit conversion unit is hereinafter referred to as a word, but because it corresponds to an 8-bit word before conversion, the 10 bits are counted as one octet.
Das
Wort des GbE-Signals enthält
Daten und spezielle Codes. Gemäß der IEEE-Spezifikation 802.3
wird das GbE-Signal als ein MAC-(Media Access Control)-Rahmen übertragen.
Der MAC-Rahmen besteht aus Datencodes, Sonderzeichen, die Anfang
und Ende von Daten anzeigen, und einem Overhead, und benachbarte
MAC-Rahmen sind durch ein Signal zur Synchronisation, das heißt durch eine
Zwischenrahmenlücke
IFG, getrennt. Die Zwischenrahmenlücke unter PMD (Physical Media
Dependent) ist länger
oder gleich 0,096 μs
spezifiziert, und es ist definiert, dass die Zwischenrahmenlücke mit
20 Bits (das heißt
zwei Oktetts) Carrier_Extension/R/R/ oder 10 Bits (das heißt ein Oktett)
Carrier_Extension und 10 Bits Carrier_Extension/T/R/, 20 Bits eines
IDLE1- oder 2-Codes
und vier oder mehr IDLE2-Codes gefüllt wird.The
Contains word of the GbE signal
Data and special codes. According to IEEE specification 802.3
For example, the GbE signal is transmitted as a MAC (Media Access Control) frame.
The MAC frame consists of data codes, special characters, the beginning
and show end of data, and overhead, and adjacent
MAC frames are by a signal for synchronization, that is by a
Inter-frame gap
IFG, separated. The interframe gap under PMD (Physical Media
Dependent) is longer
or equal to 0.096 μs
specified, and it is defined that the interframe gap with
20 bits (that is
two octets) Carrier_Extension / R / R / or 10 bits (ie one octet)
Carrier_Extension and 10 bits Carrier_Extension / T / R /, 20 bits one
IDLE1 or 2 codes
and four or more IDLE2 codes are filled.
In
Anbetracht des oben Gesagten justiert oder regelt diese Ausgestaltung
einen Überschuss oder
einen Mangel an Daten, der aus Nichtübereinstimmung zwischen den
Bitraten resultiert, durch Löschen
oder Einfügen
des IDLE2-Codes.In
In view of the above, this embodiment adjusts or regulates
a surplus or
a lack of data resulting from mismatch between the
Bit rate results by deleting
or paste
of the IDLE2 code.
6 und 7 zeigen
den Sendeteil 100T und den Empfangsteil 100R in
der dritten Ausgestaltung des multiplexierenden Repeaters gemäß der vorliegenden
Erfindung. 6 and 7 show the transmission part 100T and the reception part 100R in the third embodiment of the multiplexing repeater according to the present invention.
Der
Sendeteil 100T (6) dieser Ausgestaltung hat
eine Konfiguration, in der Verzweigungsschaltungen 301 und 302 zum
Verzweigen der empfangenen GbE-Signale auf jeweils zwei IDLE-Signalerfassungsschaltungen 303 und 304 zum
Erfassen der IDLE2-Signale aus den GbE-Signalen und Steuerschaltungen 305 und 306 zum
Steuern von Stopp und Start des Schreibens in die FIFO-Speicher 105 und 106 zu
dem Sendeteil 100T der in 1 gezeigten
ersten Ausgestaltung hinzugefügt
sind. Das Empfangsteil 100R dieser Ausgestaltung, in 7 gezeigt,
hat eine Konfiguration, in der Verzweigungsschaltungen 307 und 308 zum
Verzweigen der gelesenen Ausgaben aus dem FIFO-Speicher 107 und 108 auf
jeweils zwei IDLE-Codeerfassungsschaltungen 309 und 310 zum
Erfassen von IDLE-Signalen aus den gelesenen Ausgaben, IDLE-Codeerzeugungsschaltungen 313 und 314 zum
Erzeugen von IDLE2-Signalen, Selektoren 315 und 316 jeweils
zum Auswählen
und Ausgeben eines der zwei Eingangssignale und Steuerschaltungen 311 und 312 zum Schalten
der Auswahloperation der Selektoren 315 und 316 [hinzugefügt sind].The transmission part 100T ( 6 ) of this embodiment has a configuration in which branch circuits 301 and 302 for branching the received GbE signals to two IDLE signal detection circuits, respectively 303 and 304 for detecting the IDLE2 signals from the GbE signals and control circuits 305 and 306 for controlling stop and start writing to the FIFO memories 105 and 106 to the transmission part 100T the in 1 are added first embodiment shown. The reception part 100R this embodiment, in 7 has a configuration in which branch circuits 307 and 308 for branching the read outputs from the FIFO memory 107 and 108 to every two IDLE code detection circuits 309 and 310 for detecting IDLE signals from the read outputs, IDLE code generation circuits 313 and 314 for generating IDLE2 signals, selectors 315 and 316 each for selecting and outputting one of the two input signals and control circuits 311 and 312 for switching the selection operation of the selectors 315 and 316 [are added].
Sendeteil 100T (6)sending part 100T ( 6 )
Das
Eingangs-GbE-Signal 1 wird von der GbE-Empfangsschaltung 101 in
einen NRZ-(Non Return to Zero)-Code mit 10 parallelen Bits umgewandelt.
Dieses Signal wird durch die Verzweigungsschaltung 301 in
zwei verzweigt, von denen eines in den FIFO-Speicher 105 geschrieben
wird und das andere in die IDLE-Codeerfassungsschaltung 303 eingegeben
wird. Die IDLE-Codeerfassungsschaltung 303 gibt ein IDLE-Codeerfassungssignal
IDL aus, wenn das Eingangssignal das IDLE2- Signal ist. Das IDLE-Codeerfassungssignal
IDL wird in die Steuerschaltung 305 eingegeben. Wenn das
Doppelte der Bitrate des GbE-Signals höher als die Bitrate der Nutzlast
des OTU1-Signals ist, sammeln sich noch zu lesende Daten in den
FIFO-Speichern 105 und 106, da die Bitrate der
Daten, die in die FIFO-Speicher 105 und 106 geschrieben
werden, höher
ist als die Bitrate der Daten, die daraus ausgelesen und gelöscht werden.
Die Steuerschaltung 305 erhält Speicherbelegungsrateninformation
von dem FIFO-Speicher 105, und wenn die Speicherbelegungsrate über einem
vorgegebenen oberen Grenzwert ist und anhand des IDLE-Codeerfassungssignals
IDL festgestellt wird, dass das in den FIFO-Speicher 105 zu
schreibende Signal IDLE2 ist, sendet die Steuerschaltung ein Schreibstoppsteuersignal
an den FIFO-Speicher 105, um das Schreiben von Signalen
darin zu stoppen. Folglich werden IDLE2-Codes der Zwischenrahmenlücken der
empfangenen GbE-Signale 1 und 2 verworfen, während der FIFO-Speicher zu
schreiben aufhört.
Wenn in der IDLE-Codeerfassungsschaltung 303 festgestellt
wird, dass das als Nächstes
in den FIFO-Speicher 105 zu schreibende Signal ein anderes
als das IDLE2-Signal ist oder wenn die Belegungsrate des FIFO-Speichers 105 unter
einen vorgegebenen unteren Grenzwert geht, steuert die Steuerschaltung 305 den FIFO-Speicher 105,
um sofort zu schreiben zu beginnen. Das GbE-Signal 2 wird in der
gleichen Weise wie das GbE-Signal 1 verarbeitet.The input GbE signal 1 is received by the GbE receiving circuit 101 converted into NRZ (Non Return to Zero) code with 10 parallel bits. This signal is passed through the branch circuit 301 Branched into two, one of which into the FIFO memory 105 is written and the other in the IDLE code detection circuit 303 is entered. The IDLE code detection circuit 303 outputs an IDLE code detection signal IDL when the input signal is the IDLE2 signal. The IDLE code detection signal IDL is input to the control circuit 305 entered. If twice the bit rate of the GbE signal is higher than the bit rate of the payload of the OTU1 signal, data still to be read accumulates in the FIFO memories 105 and 106 because the bit rate of the data stored in the FIFO memory 105 and 106 is higher than the bit rate of the data being read out and deleted. The control circuit 305 receives memory occupation rate information from the FIFO memory 105 , and if the memory occupancy rate is above a predetermined upper limit and it is determined from the IDLE code detection signal IDL that in the FIFO Spei cher 105 to be written IDLE2, the control circuit sends a write stop control signal to the FIFO memory 105 to stop writing signals in it. Consequently, IDLE2 codes of the interframe gaps of the received GbE signals 1 and 2 are discarded while the FIFO memory stops writing. If in the IDLE code detection circuit 303 it is determined that this is next in the FIFO memory 105 signal to be written is other than the IDLE2 signal or if the occupancy rate of the FIFO memory 105 below a predetermined lower limit, controls the control circuit 305 the FIFO memory 105 to start writing right away. The GbE signal 2 is processed in the same manner as the GbE signal 1.
Empfangsteil 100R (7)receive part 100R ( 7 )
Das
optische OTU1-Signal wird von der optischen Empfangsschaltung 116 empfangen,
und das von der OTU-Rahmenterminierschaltung 112 regenerierte
multiplexierte GbE-Signal wird durch die Demultiplexierschaltung 110 in
zwei Kanäle
von GbE-Signalen demultiplexiert, die in die FIFO-Speicher 107 und 108 geschrieben
werden. Das aus dem FIFO-Speicher 107 gelesene GbE-Signal
wird von der Verzweigungsschaltung 307 in zwei verzweigt, von
denen eines in den Selektor 315 und das andere in die IDLE-Codeerfassungsschaltung 309 eingegeben
wird. Die IDLE-Codeerfassungsschaltung 309 gibt das IDLE-Codeerfassungssignal
IDL aus, wenn das Eingangssignal das IDLE2-Signal ist. Das IDLE-Codeerfassungssignal
IDL wird in die Steuerschaltung 311 eingegeben.The optical OTU1 signal is received from the optical receiving circuit 116 received, and that of the OTU frame terminating circuit 112 regenerated multiplexed GbE signal is passed through the demultiplexing circuit 110 demultiplexed into two channels of GbE signals, which are stored in the FIFO memory 107 and 108 to be written. That from the FIFO memory 107 read GbE signal is from the branch circuit 307 branched into two, one of which is in the selector 315 and the other into the IDLE code detection circuit 309 is entered. The IDLE code detection circuit 309 outputs the IDLE code detection signal IDL when the input signal is the IDLE2 signal. The IDLE code detection signal IDL is input to the control circuit 311 entered.
Wenn
das Doppelte der Bitrate des GbE-Signals höher als die Bitrate der Nutzlast
des OTU1-Signals
ist, übersteigt
die Datenleserate der FIFO-Speicher 107 und 108 deren
Schreibrate, was zu einer Periode der Datenerschöpfung in den FIFO-Speichern 107 und 108 führt. Um
dies zu vermeiden, erhält
die Steuerschaltung 311 eine Speicherbelegungsrateninformation
MOC von dem FIFO-Speicher 107,
und wenn die Speicherbelegungsrate niedriger als ein vorgegebener
unterer Grenzwert ist und anhand des IDLE-Codeerfassungssignals
festgestellt wird, dass das aus dem FIFO-Speicher 107 gelesene Signal
IDLE2 ist, sendet die Steuerschaltung ein Lesestoppsteuersignal an
den FIFO-Speicher 107, um das Signalauslesen zu stoppen.If twice the bit rate of the GbE signal is higher than the bit rate of the payload of the OTU1 signal, the data read rate exceeds the FIFO memory 107 and 108 their write rate, resulting in a period of data exhaustion in the FIFO memories 107 and 108 leads. To avoid this, receives the control circuit 311 memory occupation rate information MOC from the FIFO memory 107 , and if the memory occupation rate is lower than a predetermined lower limit value and it is determined from the FIFO memory by the IDLE code detection signal 107 When the signal IDLE2 is read, the control circuit sends a read stop control signal to the FIFO memory 107 to stop the signal readout.
Ferner
sendet die Steuerschaltung 311 ein CH-Auswahlsignal an
den Selektor 315, um ihn anzusteuern, seine Eingangsauswahl
vom Ausgangssignal der Verzweigungsschaltung 307 auf das
von der IDLE-Codeerzeugungsschaltung 313 erzeugte IDLE2-Signal
umzuschalten. Wenn der Empfang in diesem Zustand weitergeht, nimmt
die Belegungsrate des FIFO-Speichers 107 zu, und wenn aus
der Speicherbelegungsrateninformation MOC erfasst wird, dass der
Ausnutzungsfaktor einen vorgegebenen oberen Grenzwert überschreitet,
steuert die Steuerschaltung 311 den FIFO-Speicher 107,
um das Auslesen daraus zu beginnen, und schaltet den Selektor 315,
um die Ausgabe aus der Verzweigungsschaltung 307 zu wählen. Das
gleiche gilt für das
in den FIFO-Speicher 108 geschriebene Signal.Further, the control circuit sends 311 a CH select signal to the selector 315 in order to drive it, its input selection from the output signal of the branch circuit 307 to the IDLE code generating circuit 313 to switch generated IDLE2 signal. If the reception continues in this state, the occupancy rate of the FIFO memory decreases 107 to, and if it is detected from the memory occupation rate information MOC that the utilization factor exceeds a predetermined upper limit, controls the control circuit 311 the FIFO memory 107 to start reading from it, and turns on the selector 315 to get the output from the branch circuit 307 to choose. The same goes for the FIFO memory 108 written signal.
Mit
dem oben beschriebenen Verfahren ist es auch dann, wenn die Übertragungsrate
des GbE-Signals
höher als
die Hälfte
der OTU1-Nutzlastrate ist, möglich,
die Übertragungsrate
ohne Ausfall von Nutzlastdaten anzupassen, indem IDLE2 in der Zwischenrahmenlücke im Sendeteil 100T verworfen
und IDLE2 in der Zwischenrahmenlücke
im Empfangsteil 100R eingefügt wird. Wenn die Belegungsrate
des MOC-Rahmens auf dem GbE-Signal hoch ist, das heißt, wenn
die Zwischenrahmenlücke kurz
und die Rate des IDLE2-Signals zum GbE niedrig ist, besteht eine
Gefahr, dass der MAC-Rahmen verworfen wird, doch stellt dies in
der Praxis kein ernstliches Problem dar, da in einem gewöhnlichen Nutzungszustand
die Rate des über
GbE übertragenen
MAC-Rahmens einige zehn Prozent relativ zum GbE-Signal ist.With the above-described method, even if the transmission rate of the GbE signal is higher than half of the OTU1 payload rate, it is possible to adjust the transmission rate without loss of payload data by matching IDLE2 in the interframe gap in the transmission part 100T discarded and IDLE2 in the interframe gap in the receiving part 100R is inserted. If the occupancy rate of the MOC frame is high on the GbE signal, that is, if the interframe gap is short and the rate of the IDLE2 signal to GbE is low, then there is a risk that the MAC frame will be discarded, but this will be reflected in In practice, since the rate of the GbE-transmitted MAC frame is several tens of percent relative to the GbE signal, this is not a serious problem.
Um
die Differenz zwischen Lese- und Schreibraten der FIFO-Speicher
aufzufangen, wenn freier Platz in den FIFO-Speichern 105 und 106 klein
wird (das heißt,
gleich einem vorgegebenen Wert wird), erfasst das Sendeteil 100T das
IDLE2-Signal aus dem GbE-Signal und sperrt ein Schreiben des IDLE2-Signals
in jeden der FIFO-Speicher 105 und 106; wenn hingegen
im Empfangsteil 100R aufgrund der Decodierung des GbE-Signals
Mangel an Datenwörtern
herrscht, stehen Mittel zur Verfügung,
durch die die IDLE2-Codes von den IDLE-Codeerzeugungsschaltungen 313, 314 entsprechend
den gespeicherten Kapazitäten
der FIFO-Speicher in die GbE-Sendeschaltungen 103, 104 eingegeben
werden – dies
macht es möglich,
mit einem Überschuss oder
Mangel an Daten umzugehen, auch wenn die Bitrate des multiplexierten
GbE-Signals nicht mit der Bitrate der OTU-Nutzlast übereinstimmt.To catch the difference between read and write rates of the FIFO memory when there is free space in the FIFO memories 105 and 106 becomes small (that is, is equal to a predetermined value), detects the transmission part 100T the IDLE2 signal from the GbE signal and disables writing the IDLE2 signal into each of the FIFO memories 105 and 106 ; if on the other hand in the receiving part 100R Due to the lack of data words due to the decoding of the GbE signal, means are provided by which the IDLE2 codes from the IDLE code generation circuits 313 . 314 corresponding to the stored capacities of the FIFO memories in the GbE transmission circuits 103 . 104 - this makes it possible to deal with an excess or lack of data, even if the bit rate of the multiplexed GbE signal does not match the bit rate of the OTU payload.
Vierte AusgestaltungFourth embodiment
8 zeigt
eine abgewandelte Form des Empfangsteiles 100R von 7 in
der oben beschriebenen dritten Ausgestaltung. Die dargestellte Konfiguration
unterscheidet sich von der Ausgestaltung der 7 in der
Verwendung von IFG-Erfassungsschaltungen 309a und 310a anstelle
der IDLE-Codeerfassungsschaltungen 309 und 310,
von Steuerschaltungen 311a und 312a anstelle der
Steuerschaltungen 311 und 312 und eines FIFO-Speichers 317 zwischen
den Verzweigungsschaltungen 307 und dem Selektor 315 und
eines FIFO-Speichers 318 zwischen der Verzweigungsschaltung 308 und dem
Selektor 316. Die IFG-Erfassungsschaltungen 309a führen die
Musterkollation des von der Verzweigungsschaltung 307 darin
eingegebenen GbE-Signals aus und bei Erfassung des End_of_Packet-Codes
/T/ und des Carrier_Extension-Codes /R/ oder von zwei Carrier_Extension-Codes
/R/R/, hinzugefügt
an das Ende des MAC-Rahmens, entscheidet die IFG-Erfassungsschaltung, dass die Zwischenrahmenlücke beginnt,
setzt dann ein Zwischenrahmenlückenerfassungssignal
IFG auf "1" und liefert es an
die Steuerschaltung 311a, und beginnt gleichzeitig, die
Lange der Zwischenrahmenlücke
zu zählen
und liefert den Zählwert
an die Steuerschaltung 311a. Die Zählung wird zum Beispiel in 20-Bit-Worteinheiten
vorgenommen und nach Erreichen eines Maximums von 6 auf Null zurückgesetzt. Andererseits
wird das Erfassungssignal IFG beim Start des nächsten zu erfassenden Rahmens
auf "0" gesetzt. Wenn also
die Belegungsrate MOC des FIFO-Speichers 107 während der "1"-Periode des Erfassungssignals IFG niedriger
als ein vorgegebener Wert wird, sperrt die Steuerschaltung 311a das
Lesen der FIFO-Speicher 107 und 317 und das Schreiben
des FIFO-Speichers 317 und steuert den Selektor 315,
den von der IDLE-Codeerzeugungsschaltung 313 gelieferten
IDLE2-Code auszugeben. Wenn die Belegungsrate den vorgegebenen Wert überschreitet,
gibt die Steuerschaltung die FIFO-Speicher zum Schreiben frei und
schaltet den Selektor 315 auf die Ausgangsseite des FIFO-Speichers 107. 8th shows a modified form of the receiving part 100R from 7 in the third embodiment described above. The configuration shown differs from the embodiment of 7 in the use of IFG detection circuits 309a and 310a instead of the IDLE code detection circuits 309 and 310 , of control circuits 311 and 312a instead of the control circuits 311 and 312 and a FIFO memory 317 between the branch circuits 307 and the selector 315 and a FIFO memory 318 between the branch circuit 308 and the selector 316 , The IFG detection circuits 309a perform the pattern collation of the branch circuit 307 GbE signal input therefrom and upon detection of the End_of_Packet_Code / T / and Carrier_Extension_Code / R / or two Carrier_Extension_Codes / R / R / added to the end of the MAC frame, the IFG detection circuit decides in that the interframe gap starts, then sets an interframe gap detection signal IFG to "1" and supplies it to the control circuit 311 , and simultaneously starts to count the length of the interframe gap and supplies the count to the control circuit 311 , The count is made, for example, in 20-bit word units and reset to zero after reaching a maximum of 6. On the other hand, the detection signal IFG is set to "0" at the start of the next frame to be detected. So if the occupancy rate MOC of the FIFO memory 107 while the "1" period of the detection signal IFG becomes lower than a predetermined value, the control circuit turns off 311 reading the FIFO memory 107 and 317 and writing the FIFO memory 317 and controls the selector 315 from the IDLE code generation circuit 313 delivered IDLE2 code. When the occupancy rate exceeds the predetermined value, the control circuit releases the FIFO memories for writing and turns on the selector 315 to the output side of the FIFO memory 107 ,
In
dem Fall, wo der Zählwert,
der geliefert wird, wenn die Folge von IDLE2-Codes auf einen anderen
Code wechselt, das heißt,
wenn das IFG-Signal auf "0" geht, kleiner als
6 (das heißt
12 Oktetts) ist, das heißt,
wenn die Zwischenrahmenlücke
kleiner als 12 Oktetts (120 Bits) ist, sperrt die Steuerschaltung 311a das
Lesen des FIFO-Speichers 317 und steuert den Selektor 315,
um den von der IDLE-Codeerzeugungsschaltung 313 zugeführten Code
IDLE2 in das GbE-Signal einzufügen.
In dieser Zeit werden GbE-Signale im FIFO-Speicher 317 gesammelt.
Die IFG-Erfassungsschaltung 309a zählt weiterhin die Zahl von
Auslesecodes des FIFO-Speichers 107 und setzt die Zählung auf "0" zurück,
wenn der Zählwert
6 erreicht. Beim Zurücksetzen
des Zählwertes
nimmt die Steuerschaltung 311a das Auslesen des FIFO-Speichers 317 wieder
auf und schaltet den Eingang des Selektors 315 auf die
Seite des FIFO-Speichers 317. Der Teil auf Seiten der FIFO-Speicher 108 und 318 arbeitet
in derselben Weise wie oben beschrieben.In the case where the count value supplied when the sequence of IDLE2 codes changes to another code, that is, when the IFG signal goes to "0", is less than 6 (i.e., 12 octets), that is, if the interframe gap is less than 12 octets (120 bits), the control circuitry will disable 311 reading the FIFO memory 317 and controls the selector 315 to the one from the IDLE code generating circuit 313 supplied code IDLE2 in the GbE signal. During this time, GbE signals are stored in FIFO memory 317 collected. The IFG detection circuit 309a continues to count the number of read out codes of the FIFO memory 107 and resets the count to "0" when the count reaches 6. When resetting the count, the control circuit takes 311 the reading out of the FIFO memory 317 opens again and switches the input of the selector 315 to the side of the FIFO memory 317 , The part on the part of FIFO memory 108 and 318 works in the same way as described above.
Die
IEEE-Empfehlung 802.3z spezifiziert, dass die Zwischenrahmenlücke gleich
oder länger als
12 Oktetts sein soll, doch da bei der Ausgestaltung der 7 nicht
immer sichergestellt ist, dass der Mindestwert (120 Bits) der Zwischenrahmenlücke erreicht
wird, kann Signalübertragung
nach den Spezifikationen von GbE-Geräten, mit denen der multiplexierende
Repeater verbunden ist, manchmal unmöglich sein. Mit der Konfiguration
der 8 kann die Zwischenrahmenlückenlänge gleich oder größer als ein
vorgegebener Mindestwert gehalten werden.The IEEE Recommendation 802.3z specifies that the interframe gap should be equal to or longer than 12 octets, but because in the design of the 7 Since it is not always ensured that the minimum value (120 bits) of the interframe gap is reached, signal transmission according to the specifications of GbE devices to which the muxing repeater is connected may sometimes be impossible. With the configuration of 8th For example, the interframe gap length may be kept equal to or greater than a predetermined minimum value.
Daher
ist die Ausgestaltung der 8 frei von
dem Problem, das aus dessen Verbindung mit anderen Geräten über die
GbE-Schnittstelle resultiert.Therefore, the embodiment of 8th free from the problem resulting from its connection to other devices via the GbE interface.
Fünfte AusgestaltungFifth embodiment
9 zeigt
eine Abwandlung des Sendeteiles 100T von 6 im
multiplexierenden Repeater der dritten Ausgestaltung. In der Ausgestaltung
der 8 ist beschrieben, dass das Empfangsteil 100R den
Code IDLE2 in das GbE-Signal einfügt, wenn die Zwischenrahmenlücke des
GbE-Signals jedes aus dem OTU1-Signal demultiplexierten Kanals kleiner als
120 Bits (12 Oktetts) wird; im Gegensatz hierzu ist jedoch bei der
Ausgestaltung der 9, wenn die Zwischenrahmenlücke des
empfangenen GbE-Signals in dem Sendeteil 100T 120 Bits überschreitet und
die Belegungsrate des FIFO-Speichers
einen vorgegebenen Wert überschreitet,
das Schreiben von IDLE2 in den FIFO-Speicher gesperrt. 9 shows a modification of the transmission part 100T from 6 in the multiplexing repeater of the third embodiment. In the embodiment of 8th is described as the receiving part 100R insert the IDLE2 code into the GbE signal if the inter-frame gap of the GbE signal of each channel demultiplexed from the OTU1 signal becomes less than 120 bits (12 octets); In contrast, however, in the embodiment of the 9 if the interframe gap of the received GbE signal in the transmission part 100T Exceeds 120 bits and the occupancy rate of the FIFO memory exceeds a predetermined value, the writing of IDLE2 in the FIFO memory disabled.
Diese
Ausgestaltung unterscheidet sich von der dritten Ausgestaltung der 6 in
der Verwendung von Zwischenrahmenlückenerfassungsschaltungen 303a und 304a anstelle
der IDLE-Codeerfassungsschaltungen 303 und 304.This embodiment differs from the third embodiment of 6 in the use of interframe gap detection circuits 303a and 304a instead of the IDLE code detection circuits 303 and 304 ,
Die
IFG-Erfassungsschaltungen 303a und 304a enthalten
jeweils einen Zähler,
der zu Beginn der Zwischenrahmenlücke beginnt, die Anzahl von IDLE2-Codes
zu zählen
und bei Erfassung eines von IDLE2 verschiedenen Codes auf Null zurückgesetzt wird.
Wenn der Zählwert
6 erreicht (das heißt
20 Oktetts × 6
= 120 Bits), hört
die IFG-Erfassungsschaltung zu zählen
auf und setzt gleichzeitig das IFG-Erfassungssignal auf "1" und gibt es aus. In dem Fall, wenn
die Belegungsrate MOC des FIFO-Speichers 105 einen
vorgegebenen Wert überschreitet,
wenn das IFG-Erfassungssignal IFG im "1"-Zustand ist, liefert
die Steuerschaltung 305 an den FIFO-Speicher 105 ein
Steuersignal INH, das ein Schreiben in den FIFO-Speicher 105 sperrt,
um das Schreiben von IDLE2 darin zu sperren. Bei Beendigung der
Zwischenrahmenlücke
setzt die IFG-Erfassungsschaltung 303a den Zähler auf
Null und das IFG-Erfassungssignal IFG auf "0",
da der Code am Anfang des nächsten
Rahmens nicht der IDLE2-Code ist. Dadurch wird die Schreibsperrung
des FIFO-Speichers 105 gelöscht.The IFG detection circuits 303a and 304a each include a counter that begins counting the number of IDLE2 codes at the beginning of the interframe gap and resets to zero upon detection of a code other than IDLE2. When the count reaches 6 (that is, 20 octets x 6 = 120 bits), the IFG detection circuit stops counting and simultaneously sets the IFG detection signal to "1" and outputs it. In the case when the occupancy rate MOC of the FIFO memory 105 exceeds a predetermined value when the IFG detection signal IFG is in the "1" state, the control circuit provides 305 to the FIFO memory 105 a control signal INH which is a write to the FIFO memory 105 locks to block the writing of IDLE2 in it. Upon completion of the interframe gap, the IFG detection circuit sets 303a the counter to zero and the IFG detection signal IFG to "0" because the code at the beginning of the next frame is not the IDLE2 code. This will cause the write lockout of the FIFO memory 105 deleted.
Die
IFG-Erfassungsschaltung 304a arbeitet entsprechend. Mit
der oben beschriebenen Funktion der IDLE-Codeerfassungsschaltung
ist es möglich, die
Zwischenrahmenlücke
länger
als die spezifizierten 12 Oktetts zu machen, was die Abfangung der
Bitratendifferenz zwischen dem GbE-Signal und der Nutzlast des OTU-Signals
ohne Verlassen der GbE-Spezifikation ermöglicht.The IFG detection circuit 304a works accordingly. With the above-described function of the IDLE code detection circuit, it is possible to make the interframe gap longer than the specified 12 octets, allowing for the interception of the bit rate difference between the GbE signal and the payload of the OTU signal without leaving the GbE specification.
Sechste AusgestaltungSixth embodiment
10 und 11 zeigen
den Sendeteil 100T und den Empfangsteil 100R einer
sechsten Ausgestaltung des multiplexierenden Repeaters gemäß der vorliegenden
Erfindung. 10 and 11 show the transmission part 100T and the reception part 100R a sixth embodiment of the multiplexing repeater according to the present invention.
Bei
dem Sendeteil 100T der 10 ist
die logisch invertierende Schaltung der Ausgestaltung von 3 zur
Ausgestaltung der 9 hinzugefügt, und bei dem Empfangsteil 100R von 11 ist
die Kanalauswahlschaltung 202 (5) der Ausgestaltung von 4 zur
Ausgestaltung von 7 hinzugefügt.In the transmission part 100T of the 10 is the logic-inverting circuit of the embodiment of 3 for the design of 9 added, and at the receiving part 100R from 11 is the channel selection circuit 202 ( 5 ) of the embodiment of 4 for the design of 7 added.
Die
zuvor mit Bezug auf 5 beschriebene logische Entscheidung
in den logischen Entscheidungsschaltungen 205 und 206 erfolgt
durch die Musterkollation von IDLE2, und daher kann die logische
Entscheidung nicht getroffen werden, wenn das IDLE2-Signal nicht
vorhanden ist; da aber die Funktionen der IFG-Erfassungsschaltungen 303a und 304a in
dem Sendeteil 100T von 10 gewährleisten, dass
das in die Kanalauswahlschaltung 202 im Empfangsteil 100R von 11 einzugebende
Signal den Code IDLE2 enthält,
kann die obige logische Entscheidung erfolgen.The previously with reference to 5 described logical decision in the logic decision circuits 205 and 206 is done by the pattern collation of IDLE2, and therefore the logical decision can not be made if the IDLE2 signal is not present; but there are the functions of the IFG detection circuits 303a and 304a in the transmission part 100T from 10 ensure that this is in the channel selection circuit 202 in the reception section 100R from 11 The signal to be inputted contains the code IDLE2, the above logical decision can be made.
WIRKUNG DER ERFINDUNGEFFECT OF THE INVENTION
Wie
oben beschrieben, ist es durch Verwendung des optischen multiplexierenden
Repeaters nach der vorliegenden Erfindung, der die Multiplexierung
von GbE-Signalen zweier Kanäle
und das Abbilden des multiplexierten Signals auf die Nutzlast des OTU-Signals
erlaubt, möglich,
Verbindungen zwischen LANs über
ein verwaltbares aber preiswertes Netzwerk herzustellen.As
described above, it is by using the optical multiplexing
Repeaters according to the present invention, the multiplexing
GbE signals from two channels
and mapping the multiplexed signal to the payload of the OTU signal
allowed, possible,
Connections between LANs via
to create a manageable but inexpensive network.