DE60110385T2

DE60110385T2 - Implantierbares medizinisches gerät mit einer adiabatischen uhrbetriebenen logik

Info

Publication number: DE60110385T2
Application number: DE60110385T
Authority: DE
Inventors: A. Carl SCHU; R. Daniel GREENINGER; L. David THOMPSON
Original assignee: Medtronic Inc
Current assignee: Medtronic Inc
Priority date: 2000-02-25
Filing date: 2001-02-23
Publication date: 2006-03-09
Anticipated expiration: 2021-02-24
Also published as: EP1259289A2; WO2001062335B1; DE60110385D1; WO2001062335A3; US6415181B1; WO2001062335A2; EP1259289B1

Description

Diese Erfindung bezieht sich im allgemeinen auf implantierbare medizinische Geräte, und insbesondere auf eine verbesserte Betriebssystemarchitektur, die eine adiabatische, taktgespeiste Logik alleine oder im Zusammenhang mit einer selbst-zeitgesteuerten Logik aufweist, um den Stromverbrauch zu reduzieren und die Verarbeitungskapazitäten zu erhöhen und zu verbessern.
Eine große Vielzahl von implantierbaren medizinischen Geräten (IMDs), die eine elektronische Schaltung verwenden, um eine elektrische Stimulation von Körpergewebe zu liefern und/oder einen physiologischen Zustand zu überwachen, sind im Stand der Technik bekannt. Eine Anzahl von IMDs verschiedenster Typen sind in dem Stand der Technik bekannt, um elektrische Stimulationspulse an ausgewählte Körpergewebe abzugeben, und sie umfassen typischerweise einen implantierbaren Pulsgenerator (IPG) zum Erzeugen der Stimulationspulse unter vorgeschriebenen Bedingungen und wenigstens eine Leitung, die eine Stimulationselektrode trägt, um die Stimulationspulse an das ausgewählte Gewebe abzugeben. Beispielsweise wurden Herzschrittmacher und implantierbare Kardiovertierer/Defibrillatoren (ICDs) entwickelt, um eine gewünschte Herzrate während Episoden von Bradycardien aufrecht zu erhalten oder um Kardioversions- oder Defibrillations-Therapie bei der Detektion von bösartigen Tachyarrhythmien anzuwenden. Andere IMDs sind entwickelt worden, um eine elektrische Stimulation oder andere Therapien, beispielsweise Medikamente, auf Nerven, das Gehirn, Muskelgruppen und andere Organe und Körpergewebe anzuwenden, um eine Vielzahl von Zuständen zu behandeln.
Während der vergangenen 40 Jahre wurden diese IMDs von verhältnismäßig groß bauenden, groben und kurzlebigen Geräten, die einfache Stimulationstherapien und Überwachungsfunktionen liefern, zu komplexen, langlebigen und miniaturisierten IMDs weiterentwickelt, beispielsweise Herz-IMDs, die eine große Vielzahl von Schrittmacher- und/oder Kardioversions- und Defibrillations-Therapien und/oder Überwachungsfunktionen liefern. Zahlreiche andere programmierbare Funktionen wurden mit einbezogen, einschließlich einer verbesserten Fähigkeit, Herzarrhythmien zu erfassen und zu unterscheiden, Daten zu speichern und Telemetriedaten über Uplink zu liefern, die sich auf Arrhythmieepisoden und angewendete Therapien (wenn angewendet) weiter zu geben. Darüber hinaus wurden die Fähigkeiten, gespeicherte Gerätedaten abzufragen und eine Uplink-Telemetrie von physiologischen Daten in Realzeit auszulösen, beispielsweise Realzeit-Herz-EGM und -Blutdruck und dergleichen, in solche IMDs mit einbezogen.
Die frühesten, implantierbaren Herzschrittmacher-IPGs verwendeten sehr einfache analoge Schaltungsoszillatoren, die durch diskrete Transistoren und andere Schaltungskomponenten gebildet wurden und die sehr kurzlebig und elektrisch ineffizient waren. Verbesserungen der Technologie der integrierten Schaltungen (IC) und der Batterie wurden gemacht, die eine hermetische Abdichtung der IMD-Gehäuse, eine verbesserte Zuverlässigkeit ermöglichten und die Betriebslebensdauer des IMD verlängerten. Die METRONIC^® SPECTRAX^®-Schrittmacher-IPGs haben eine logische IC mit einer digitalen IC in eine digital getaktete, logische Betriebssystemarchitektur integriert, die ein Feld von hochentwickelten Betriebsfunktionen, Programmierbarkeit der Arbeitsweisen und Parameter, eine Datenspeicherung und Uplink-Telemetrie-Funktionen liefert. Nachfolgende Generationen von IMDs dieses Typs haben mehr Betriebsarten und Funktionen durch weitere Verbesserungen in der Schaltung und in langlebigen Niederspannungsbatterien mit geringem Stromausgang umfasst. Letztens wurden eine große Anzahl von IMD-Systemarchitekturen entwickelt, die kundenspezifische Mikrocomputer enthalten, die einen Mikroprozessor, RAM und ROM, einen Bus und zugehörige Elemente eines typischen Mikrocomputers und andere Steuerlogik, Speicher, Eingangssignalverarbeitungsschaltung und eine Therapie liefernde Ausgangsschaltung umfassen. Die Komplexität der Schaltung, die bereitgestellten Funktionen, die Langlebigkeit und die Zuverlässigkeit von IMDs haben sich alle dramatisch erhöht, während die Größe des IMDs abgenommen hat.
Gegenwärtige IMD-Betriebssystemarchitekturen sind typischerweise in zwei oder mehreren ICs und diskreten Schaltungskomponenten verwirklicht, die auf einem (oder mehrer(en) Substrat(en) montiert sind, wobei hybride Schaltungsherstellungstechniken verwendet werden. Bestimmte der ICs oder eine Schaltung auf einem speziellen IC führen analoge Funktionen, Eingangssignalverarbeitung und Ausgangs-Therapieabgabe durch. Digitale, logische ICs oder Schaltungen werden unter Verwendung von komplementären Metalloxidhalbleiter-CMOS-Herstellungstechnologie hergestellt. Die digitalen, logischen ICs führen eine Signalverarbeitung, Taktsteuerung und Zustands-Umschaltfunktionen unter Verwendung der Bool'schen Logik durch, die synchron durch einen systemweiten Takt taktgesteuert sind und die hier als "getaktete logische" ICs oder Schaltungen bezeichnet werden.
Der Stromverbrauch von CMOS-Schaltungen besteht im allgemeinen aus zwei Stromverbrauchsfaktoren, nämlich dem "dynamischen" Stromverbrauch und dem "statischen" Stromverbrauch. Der statische Stromverbrauch beruht nur auf einer Stromleckage, da der Ruhestrom solcher Schaltungen gleich Null ist. Der dynamische Stromverbrauch beruht auf dem Strom, der benötigt wird, um interne und Last-Kapazitäten während der Umschaltung aufzuladen, d.h. um solche Kapazitäten zu laden und zu entladen, und er ist die dominante Form des Stromverbrauchs für CMOS-Technologie. Die dynamische Leistung (P) der CMOS-Schaltung ist eine Funktion der nodalen Kapazität (C), der Takt- oder Umschalt-Frequenz (F) und der Versorgungsverspannung (V_DD) entsprechend der folgenden Formel: P = C VDD 2F.
Zur Erläuterung wird auf 1 Bezug genommen, die eine einfache CMOS-Pufferschaltung 10 zeigt, die unter Verwendung eines zweigleisigen Takts Φ betrieben wird, um einen Logikniveauausgang an einem Knoten 22 zu liefern, der invers zu dem angelegten Eingang ist. Ein Logikniveau-Eingangssignal wird an die Gate-Anschlüsse eines P-Kanal MOS (pMOS)-FET 14 und einen N-Kanal MOS (nMOS)-FET 16 geliefert, die doppelgleisigen Takte werden an die Gate-Anschlüsse eines pMOS-FET 12 und eines nMOS-FET 18 angelegt. Ein Lastkondensator 20 ist zwischen dem Knoten 22 an den Source- und Drain-Anschlüssen der pMOS- und nMOS-FETs 18 und 12 angekoppelt. Wie zu erkennen ist, ist der pMOS-FET 14 so vorgespannt, dass er auf EIN geschaltet ist, und der nMOS-FET 16 ist so vorgespannt, dass er auf AUS geschaltet ist, wenn der Eingang auf TIEF geschaltet ist, und umgekehrt ist der pMOS-FET 14 so vorgespannt, dass er auf AUS schaltet, und der nMOS-FET 16 ist vorgespannt, dass er auf EIN schaltet, wenn der Eingang auf HOCH getrieben wird. Der nMOS-FET 12 ist so vorgespannt, dass er durch den Takt Φ, der an sein Gate angelegt wird, auf EIN schaltet, und der pMOS-FET 18 ist so vorgespannt, dass er durch den invertierten Takt Φ, der an sein Gate angelegt wird, auf EIN schaltet.
Der pMOS-FET 14 und der pMOS-FET 18 schalten beide nur dann auf EIN, wenn der Eingang auf TIEF getrieben ist und wenn der invertierte Takt Φ auftritt. Der Kondensator 20 wird dann von der Spannungsquelle V_DD geladen, und eine logische Eins (HOCH) wird an dem Ausgang (Noden 22) registriert.
Auf ähnliche Weise schalten der nMOS-FET 16 und der nMOS FET 12 beide nur dann auf EIN, wenn der Eingang auf TIEF getrieben wird und wenn der Takt Φ auftritt. Die in dem Kondensator 20 gespeicherte Ladung wird dann durch die nMOS-FETs 16 und 12 zu Erde entladen, wodurch eine logische NULL (TIEF) an dem Noden 22 registriert wird.
Jeder Übergang des Eingangssignals auf TIEF während des invertierten Taktes Φ resultiert dadurch in einer Übertragung einer gewissen Menge an Energie von der Batterie, die V_DD liefert, an den Kondensator 20, und diese Energie wird dann einfach verbraucht, wenn das Eingangssignal auf HOCH schaltet und der Takt Φ auftritt. Zusätzlich wird die Taktenergie selbst während jedes Taktzyklus verbraucht. Folglich ist bei herkömmlichen CMOS-Schaltern, beispielsweise den in 1 gezeigten, jede Ladungsübertragung mit einem Verbrauch einer gewissen Menge an Leistung (P) entsprechend der obigen Formel gekoppelt.
Es wurden konventionell bei CMOS-IC-Designs, die in IMDs verwendet wurden, Anstrengungen unternommen, um die Speisespannung für ein vollständiges Gerät (beispielsweise ein Hybrid oder IC) herabzusetzen, um die minimal erforderliche Leistung bereitzustellen, um die gesamte Takt-Logik des Geräts zuverlässig zu betreiben. Beispielsweise wurde in den Medtronic-SYMBIOS^®-Schrittmacher-IPGs die logische Schaltung durch einen Spannungsregler mit Strom versorgt, der die IC-Speisespannung auf eine "Summe-von-Schwellenwerten"-Versorgung steuert. Dieser Regler lieferte eine Versorgung für den IC (d.h. V_DD) von mehreren hundert Millivolt oberhalb der Summe der n-Kanal- und p-Kanal-Schwellenwerte der CMOS-Transistoren, die den IC ausmachen. Dieser Regler war selbstkalibrierend in Bezug auf Herstellungsschwankungen der Transistorschwellenwerte. Der gleiche Ansatz, eine genügend hohe Spannung zu spezifizieren, um Herstellungsschwankungen zu berücksichtigen, wird selbst dann verfolgt, wenn nur ein einziger solcher CMOS IC in dem IMD-System verwendet wird. Daher kann in der Praxis ein übermäßiger Strom durch den CMOS IC oder die ICs des IMD-Betriebssystems verbraucht werden.
Andere IMDs haben einen reduzierten Stromverbrauch in verschiedener anderer Weise, beispielsweise durch Abschalten der analogen Blöcke und/oder Abschalten des Takts für die logischen Blöcke, die zu speziellen Zeitpunkten nicht verwendet werden. In US-A-5,916,237 wird vorgeschlagen, dass der an ausgewählte Abschnitte der digitalen Logikschaltung in IMDs gelieferte Strom im Zyklus zwischen Strom-EIN- und Strom-AUS-Zuständen geschaltet wird, um den statischen Stromverbrauch zu reduzieren. In vielen Anwendungsfällen kann der größte Teil der digitalen logischen Schaltung an verschiedenen Zeiten während jedes Systemtaktzyklus ausgeschaltet werden, was den statischen Stromverbrauch und den gemittelten Stromverbrauch der digital getakteten logischen Schaltung reduziert.
Zusätzlich haben auf Mikroprozessor basierende IMDs, die von nahezu allen Schrittmacher- und ICD-Herstellern geliefert werden, historisch ein "Burst-Takt"-Design verwendet, um die Verarbeitungsoperationen bei einer relativ hohen Taktrate (beispielsweise im allgemeinen 500–1000 KHz) während relativ kurzer Zeitperioden durchzuführen, um den Vorteil eines "Taktzyklus" zu erzielen, um den mittleren Stromabfluss zu reduzieren. Ein Takt mit viel niedrigerer Frequenz (beispielsweise im allgemeinen 32 KHz) wird für andere Takt- und Steuerschaltungen und/oder den Prozessor verwendet, wenn nicht in der hohen Taktrate, dem Burst-Takt-Betrieb gearbeitet wird. Einige erläuternde Beispiele, die die Verwendung eines Burst-Taktes beschreiben, sind in US-A-4,561,442, US-A-5,022,395, US-A-5,154,170 und US-A-5,388,578 gegeben.
Diese Ansätze, um den dynamischen Stromverbrauch zu reduzieren, können dahingehend zusammengefasst werden, dass die Betriebsspannung V_DD auf das niedrigste Niveau reduziert wird, bei dem ein zuverlässiger Betrieb sichergestellt ist, dass die Kapazität C reduziert wird, und dass die Anzahl der Schaltoperationen reduziert wird, die in einem IC während einer vorgegebenen Zeitdauer auf treten. Trotz dieser Verbesserungen leiden getaktete, logische CMOS-Schaltungen, die aus logischen Gattern, Flipflops und anderen Blöcken der Bool'schen Logik zusammengesetzt sind, die in IMD-Systemarchitekturen verwendet werden, unter mehreren Einschränkungen und Nachteilen.
Unlängst wurde das Konzept, adiabatische Logik zu verwenden, als Verfahren vorgeschlagen, um den Energieverbrauch in IMDs zu reduzieren. Einfach ausgedrückt, versucht eine adiabatische Logik, die gelegentlich auch als "resonant", "Takt-versorgt" oder "stufenweise ladende, getaktete Logik" bezeichnet wird, jeglichen Energieaustausch mit der Umgebung, die einen Verbrauch von Energie bedeutet, wie Wärme, zu vermeiden oder auf ein Minimum herabzusetzen.
Eine Diskussion der Prinzipien der adiabatischen Logik und alternativer Schaltungsimplementierungen erscheint beispielsweise in Kapitel 6, mit dem Titel "Adiabatic Switching" von L. Svennson, der in dem Buch mit dem Titel LOW POWER DIGITAL CMOS DESIGN erscheint, herausgegeben von A.P. Chandrakasan und R.W. Broderson (Kluwer Academic Publishers, 1995). Der Vorschlag, solche Schaltungen in IMDs, beispielsweise bei Herzschrittmachern, zu verwenden, wurde gemacht (siehe "New Design Approach Recycles Electrons to Save Power-Clock-powered Circuits set Efficiency Record" in Electronic Engineering Times, 1997, Nr. 983, Seite 37), obwohl keine Implementierung bisher aufgetreten ist.
Eine adiabatische, taktgespeiste Logik erfordert die Verwendung spezieller Einphasen- oder Vielphasen-Taktsignale. Bei Verwendung einer beliebigen Art von getakteter Logik ist es erforderlich, die Taktverteilung über die gesamte Fläche des IC-Chips als Taktbaum mit diskreten elektrischen Leitern oder Leitungen zu führen, um die gesamte getaktete Logik zu erreichen. Der Taktbaum verbraucht IC-Chip-Fläche, die verwendet werden könnte, um die Gerätefunktionen oder die Speicherkapazität zu erhöhen, er verbraucht Leistung als Wärme und er erhöht den gesamten Stromabfluss des ICs, wodurch die nutzbare Lebensdauer der IMD-Batterie herabgesetzt wird. Eine komplexe Zeitablaufanalyse und eine Designanalyse für den schlimmsten Fall und Simulation sind bei getakteten Logikschaltungen wegen eines möglichen Taktversatzes und der resultierenden Taktfehler, die durch Schnelllaufbedingungen induziert werden, erforderlich, um die Designintegrität sicherzustellen. Folglich wäre es erwünscht, die Ausnutzung von IC-Fläche, die von dem Taktbaum eingenommen wird, auf ein Minimum herabzusetzen, die Designanalyse und die Simulation der IMD-Systemarchitektur zu vereinfachen und den Stromverbrauch herabzusetzen.
Während einer Zeit haben sich frühe, groß angelegte und relativ primitive Vielzweckrechner nicht auf getaktete Logik oder CMOS-Schaltungen gestützt, und sie haben stattdessen asynchron gearbeitet. Getaktete Computersystemarchitekturen haben jedoch die frühen, asynchronen Architekturen ersetzt, und die Computertaktgeschwindigkeiten haben sich stetig erhöht. Die Erhöhung der Geschwin digkeit, mit der eine digitale Logikvorrichtung zwischen logischen Zuständen umschaltet, die gewöhnlich als Umschaltgeschwindigkeit bezeichnet wird, war lange die hauptsächliche Motivation hinter vielen Fortschritten in der Halbleitertechnologie, um die Rechenleistung und die Signalverarbeitungsleistung zu erhöhen. Die Erhöhung der Umschaltgeschwindigkeit einer getakteten Logikschaltung resultiert jedoch in einer proportionalen Vergrößerung der dynamischen Leistung (P), die von der Schaltung verbraucht wird, da sie häufiger zwischen den logischen Zuständen umschaltet, wie oben beschrieben wurde. Der dynamische Strom (P) wird als Wärme bei Mikroprozessoren mit hoher Taktrate verbraucht, die in Personalcomputern verwendet werden, was Kühlgebläse und große Wärmesenken erforderlich macht, um einen schädlichen Wärmestau zu vermeiden.
In den letzten Jahren wurden verschiedene selbst-getaktete oder asynchrone Logikschemata entworfen mit dem Ziel, den Rückgriff auf Hochgeschwindigkeits-Taktsignale in mit hoher Geschwindigkeit getakteten Logikschaltungen zu reduzieren, die in Computer- und Telekommunikationsvorrichtungen verwendet werden. Selbst-getaktete oder asynchrone Logiksysteme wurden daher vorgeschlagen, um Taktbäume in solchen Hochgeschwindigkeits-ICs für diese Anwendungen zu eliminieren oder auf ein Minimum herabzusetzen.
Die Rechenleistungserfordernisse in IMDs haben sich ebenfalls in den letzten Jahren drastisch erhöht, während die Schaltung, wie Batterien und andere Komponenten, verkleinert wurden, um kleinbauende, langlebige IMDs zu erreichen, die von Ärzten und Patienten bevorzugt werden.
Es ist eine Aufgabe der Erfindung, damit fortzufahren, bei solchen IMDs die Größe und den Stromverbrauch zu reduzieren und die Verarbeitungskapazitäten zu erhöhen und zu verbessern.
Um diese Aufgabe zu lösen, wird ein implantierbares, medizinisches Gerät gemäß der Erfindung bereitgestellt, das die Merkmale von Anspruch 1 hat. Vorteilhafte Ausführungsbeispiele der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Aspekt der vorliegenden Erfindung benutzt eine IMD-Systemarchitektur, die in getakteter Logik verwirklicht ist, eine adiabatische, taktgespeiste Logik, um den Stromverbrauch für gewisse Funktionen auf ein Minimum herabzusetzen. Beispielsweise erfordern gewisse Funktionen des IMDs eine präzise Austaktung von Zeitperioden, die als Millisekunden oder Stunden, Tage oder Wochen gemessen werden, oder eine präzise Taktgebung von codierten Datensignalen, die bei der Uplink-Telemetrie von dem IMD zu einem externen Programmierer verwendet werden. Solche Taktperioden werden als Vielfaches eines stabilen Systemtakts getaktet. Die adiabatische, taktgespeiste Logik ist optimal für das Takten solcher Zeitperioden und um eine zeitabhängige Codierung von RF-Signalpulsen in Uplink-Telemetriesignale zu liefern. Andere Schaltungen des IMDs können ebenfalls in vorteilhafter Weise unter Verwendung von adiabatischer, taktgespeister CMOS-Logik implementiert werden.
Entsprechend einem weiteren Aspekt der vorliegenden Erfindung wird eine selbst-getaktete Logik, die auch als taktfreie Logik oder asynchrome Logik bezeichnet wird, in dem selben IC oder den selben ICs mit einer adiabatischen, getakteten CMOS-Logik einbezogen und statt der getakteten Logik für gewisse Schaltungen einer IMD-Systemarchitektur verwendet. Vorzugsweise setzt die selbstgetaktete Logik digitale Signalprozessoren (DSPs), die Analog-zu-Digital-(ADC)-Signalumsetzer umfasst, eine State-Maschine oder Komponenten eines Mikroprozessorkerns, beispielsweise die CPU, arithmetrische, logische Einheiten (ALU), auf dem Chip vorgesehene RAM und ROM und Daten- und Steuerbus-Einrichtungen und andere logische Einheiten ein, beispielsweise zusätzliche RAM und ROM, Controller mit direkter Speicheradresse (DMA), Blockumsetzer/Leser, Berechner mit einem zyklischen Redundanzcode (CRC) und gewisse Uplink- und Downlink-Telemetriesignal-Verarbeitungsstufen.
Die selbst-getaktete CMOS-Logik kann in dem gleichen IC oder den gleichen ICs mit der adiabatischen, getakteten CMOS-Logik in einer Weise vorgesehen werden, dass die Größe des Taktbaumes, der die getaktete CMOS-Logik versorgt, eine effiziente Ausnutzung der Chipoberfläche gestattet und Herstellungsökonomie liefert.
Die Verwendung von selbst-getakteter Logik mit adiabatischer, taktgespeister Logik in IMD-ICs reduziert in vorteilhafterweise den dynamischen Stromverbrauch und den Verbrauch in dem restlichen Taktbaum. Die Verkleinerung des Taktbaums stellt IC-Chipoberfläche zur Verfügung, um weitere getaktete und selbst-getaktete Logik darin unterzubringen, um RAM zu vergrößern oder weitere IMD-Funktionsbetriebsweisen hinzuzufügen. Die Verminderung des dynamischen Stromverbrauchs und die zur Verfügung stehende Fläche ermöglicht es, dass weitere Merkmale zu dem IMD-Betriebssystem hinzugefügt werden, während die gewünschte Batterielebensdauer beibehalten wird. Die Verwendung von selbst-getakteten Logikschaltungen reduziert die komplexe Zeitablaufanalyse und die Designanalyse für den schlimmsten Fall und die Simulation erheblich. Der adiabatische Betrieb der adiabatischen, taktgespeisten Logik reduziert ihren Energieverbrauch, wodurch der Energieverbrauch der gesamten CMOS-Logik des IMD gegenüber der von herkömmlicher, getakteter Logik verbrauchten Energie reduziert wird.
Diese und andere Vorteile und Merkmale der vorliegenden Erfindung werden erkennbar, während diese unter Bezugnahme auf die folgende, detaillierte Beschreibung des bevorzugten Ausführungsbeispiels der Erfindung besser verständlich wird, wenn sie im Zusammenhang mit den beigefügten Zeichnungen betrachtet wird, in der gleiche Bezugszahlen gleiche Teile in allen Figuren bezeichnen und in denen:
1 ein Schaltungsdiagramm ist, das eine getaktete, logische CMOS-Schaltung nach dem Stand der Technik zeigt, die eine Inversionsfunktion umfasst;
2 ein Blockdiagramm einer Systemarchitektur eines beispielhaften IMDs ist, das die Verabreichung einer Therapie und/oder die Verarbeitung von physiologischen Eingangssignalen umfasst und in dem eine adiabatische, taktgespeiste Logik alleine oder in Verbindung mit einer selbstgetakteten Logik gemäß der vorliegenden Erfindung verwendet werden kann;
3 ein detailliertes Blockdiagramm eines auf Mikrocomputer basierenden Steuer- und Takt-Systems und einer Verarbeitungsschaltung für physiologische Eingangssignale nach 2 bei einem beispielhaften IMD ist;
4 ein Schaltungsdiagramm ist, das eine taktgespeiste Gate-Logik-CMOS-Schaltung zeigt, die eine Inversionsfunktion umfasst;
5 ein Schaltungsdiagramm ist, das eine Form einer adiabatischen, eine Taktwellenform erzeugenden Schaltung zur Verwendung mit einer taktgespeisten Gate-Logik-CMOS-Schaltung von 4 zeigt;
6A und 6B grafisch eine stufenartige, adiabatische Taktwellenform zur Verwendung in der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigen, die durch die adiabatische Takterzeugungsschaltung von den 5 und 7 bis 9 erzeugt wird;
7 ein Schaltungsdiagramm ist, das eine weitere Form der adiabatischen Taktwellenform-Generatorschaltung zur Verwendung mit der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigt;
8 ein Schaltungsdiagramm ist, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung in der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigt;
9 ein Schaltungsdiagramm ist, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung in der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigt;
10 ein Schaltungsdiagramm ist, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung in der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigt;
11 grafisch eine exponentielle, adiabatische Taktwellenform zur Verwendung in der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigt, die durch die adiabatische Taktgenerator schaltung von 10 erzeugt wird;
12 ein Schaltungsdiagramm ist, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung mit der taktgespeisten Gatelogik-CMOS-Schaltung von 4 zeigt;
13 eine schematische Darstellung einer ersten Form einer selbst-getakteten Logik ist;
14 eine schematische Darstellung einer zweiten Form einer selbst-getakteten Logik ist;
15 ein detailliertes Blockdiagramm eines DSP ist, welches durch selbst-getaktete Logikelemente oder als adiabatische taktgespeiste Logik ausgeführt ist, die für die Verarbeitung von physiologischen Eingangssignalen verwendet wird; und
16 ein detailliertes Blockdiagramm eines auf Mikrocomputer basierenden Steuer- und Takt-Systems und einer Verarbeitungsschaltung für physiologische Eingangssignale gemäß 3 für ein Mehrkammer-Schrittmachersystem ist, welches vorzugsweise unter Verwendung einer Kombination von selbst-getakteten Logikelementen oder als adiabatische taktgespeiste Logik implementiert ist.
In einem ersten Aspekt der vorliegenden Erfindung verwenden die offenbarten, bevorzugten Ausführungsbeispiele adiabatische, taktgespeiste Logikschaltungen, wo dies in IMD-Systemarchitekten möglich und erwünscht ist zu tun. Allgemein gesprochen sind gemäß der vorliegenden Erfindung Funktionen, die von einer genauen Zeitsteuerung von fest stehenden oder variablen Zeitperioden abhängen, unter Verwendung von adiabatischer, taktgespeister Logik implementiert. Zweiphasige Taktsignale werden von einem Systemtakt erzeugt, der selbst in adiabatischer, taktgespeister Logik implementiert ist. Im allgemeinen kommen bei zeitabhängigen Funktionen, die von IMDs durchgeführt werden, Zeitperioden im Bereich zwischen 0,1 ms bis zu Stunden, Tagen oder Wochen vor, und eine relativ niedrige Basistaktgeschwindigkeit wird für eine solche Taktsteuerung in der vorliegenden Erfindung verwendet, wobei Takt-getriebene Zeitgeber verwendet werden. Die restlichen Schaltungen der Systemarchitektur können ebenfalls in adiabatischer, taktgespeister Logik implementiert werden.
In einem zweiten Aspekt der vorliegenden Erfindung offenbaren die bevorzugten Ausführungs beispiele der vorliegenden Erfindung Verwendungsfälle von adiabatischer, taktgespeister Logik- und selbst-getaktete Logikschaltungen bevorzugt gegenüber Takt-gesteuerten Logikschaltungen, wo diese zu tun in IMD-Systemarchitekturen möglich und erwünscht ist. Allgemein gesprochen werden gemäß diesem Aspekt der vorliegenden Erfindung Funktionen, die von einer genauen Zeitsteuerung von festen oder variablen Zeitperioden abhängen, unter Verwendung von adiabatischer, taktgespeister Logik implementiert, und Funktionen, die nicht in kritischer Weise zeitabhängig sind, beispielsweise Berechnungen, die in dem auf Mikrocomputer basierten Steuersystem durchgeführt werden, werden in selbstgetakteter Logik implementiert.
2 zeigt eine Systemarchitektur eines beispielhaften IMDs 100, der in einen Patientenkörper 10 implantiert ist, der die Verarbeitung einer Therapie und/oder die Verarbeitung physiologischer Eingangssignale liefert und in dem eine selbst-getaktete Logik- und/oder eine adiabatische, taktgespeiste Logik gemäß der vorliegenden Erfindung enthalten sind. Der typische IMD 100 hat eine Systemarchitektur, die um ein auf Mikrocomputer basierendes Steuer- und Taktsystem 102 herum aufgebaut ist, die in Raffinesse und Komplexizität von dem Typ und den funktionalen Merkmalen abhängig, die darin verwirklicht sind. Die Funktionen des auf Mikrocomputer basierenden IMD-Steuer- und Taktsystems 102 werden durch Hardware und programmierte Software-Algorithmen gesteuert, die in RAM und ROM einschließlich PROM und EEPROM gespeichert sind und unter Verwendung einer CPU, ALU und dergleichen einer typischen Mikroprozessor-Kern-Architektur ausgeführt werden. Das auf Mikrocomputer basierende IMD-Steuer- und Taktsystem 102 kann auch eine Überwachungsschaltung, einen DMA-Controller, einen Blockumsetzer/Leser, einen CRC-Rechner und andere spezifische Logikschaltungen umfassen, die durch einen auf dem Chip befindlichen Datenbus, einen Adressbus, Strom, Takt- und Steuersignalleitungen in Pfaden oder Bäumen in im Stand der Technik bekannter Weise miteinander gekoppelt sind. Entsprechend einem ersten Aspekt der vorliegenden Erfindung sind diese Schaltungen in adiabatischer, taktgespeister Logik implementiert, und entsprechend im zweiten Aspekt der vorliegenden Erfindung werden selbst-getaktete Logikschaltungen verwendet, die den Rückgriff auf Taktschaltungen auf ein Minimum herabsetzen, um den Taktbaum in ähnlicher Weise auf ein Minimum herabzusetzen.
Es ist verständlich, dass die Steuerung und Taktgebung des IMD 100 mit dedizierter Schaltungs-Hardware erreicht werden kann, wie sie beispielsweise in den gemeinsam übertragenen US-Patenten Nrn. 5,391,188 und 5,292,342 beschrieben sind oder durch eine State-Maschinenlogik statt eines programmierten Mikrocomputers. Eine State-Maschine kann vorteilhafterweise in selbstgetakteter Logik implementiert werden, um die Statusübergänge asynchron durchzuführen.
Das IMD 100 umfasst auch typischerweise eine Patienten-Schnittstellenschaltung 104, um Signale von Sensoren oder Elektroden zu empfangen, die an speziellen Stellen eines Patientenkörpers 10 angeordnet sind und/oder eine Therapie an eine Stelle des Patientenkörpers abliefern. Die typische Patienten-Schnittstellenschaltung 104 umfasst daher ein Therapieverabreichungssystem 106 und/oder eine Verarbeitungsschaltung 108 für physiologische Eingangssignale oder einfach das eine oder das andere.
Die Verarbeitungsschaltung 108 für physiologische Eingangssignale ist mit Elektroden und/oder physiologischen Sensoren gekoppelt, die an oder in dem Gehäuse des IMDs 100 sind oder an Stellen unter Abstand von dem IDM-Gehäuse, typischerweise an distalen Abschnitten länglicher Leitungen, liegen. In dem letzteren Fall werden physiologische Signale, die von den Sensoren erzeugt werden oder die über die Elektroden laufen, über die länglichen Leitungen oder Katheter oder durch den Körper an die Verarbeitungsschaltung 108 für physiologische Eingangssignale gekoppelt. Die Verarbeitungsschaltung 108 für physiologische Eingangssignale ist aus DSPs gebildet, die entweder aus einer adiabatischen, taktgespeisten Logik oder selbst-getakteten Logikschaltungen aufgebaut sind.
Das IMD 100 kann einen implantierbaren Herzmonitor ohne das Therapieverabreichungssystem 106 aufweisen, beispielsweise einen implantierbaren EGM-Monitor zum Aufzeichnen des Elektrokardiogramms über Elektroden, die entfernt von dem Herzen sind, wie in dem gemeinsam übertragenen US-Patent Nr. 5,331,966 und in der PCT-Veröffentlichung WO 98/02209 offenbart ist. Andernfalls kann das IMD 100 einen implantierbaren, hämodynamischen Monitor (IHM) zum Aufzeichnen eines Elektrokardiogramms und anderer von einem anderen physiologischen Sensor abgeleiteter Signale aufweisen, beispielsweise Blutdruck- und/oder Blutgase und/oder Temperatur und/oder elektrische Impedanz des Herzens und/oder Brust und/oder Patientenaktivität. Der einsetzbare Medtronic^® RE-VEAL^®-Schleifenrekorder, der unter Abstand angeordnete Gehäuse-EGM-Elektroden hat, ist ein Beispiel für ersteres, und der Medtronic^® CHRONICLE^®-IHM, der mit einer kapazitiven Leistung zum Abtasten von Druck und Temperatur und mit EGM-Sensorelektroden des Typs, der in dem gemeinsam übertragenen US-Patent Nr. 5,564,434 beschrieben ist, ist ein Beispiel für letzteres.
Bei diesen Monitor-Ausführungsbeispielen werden physiologische Daten, beispielsweise das Elektrokardiogramm und/oder von einem Sensor abgeleitete Daten typischerweise in einem RAM in dem auf Mikrocomputer basierenden Steuer- und Taktsystem 102 für die Uplink-Telemetrie zu einem externen Programmierer 110 gespeichert, wenn das IMD 100 einen Downlink-Telemetrie-Abfragebefehl von dem Programmierer 110 empfängt. Die Datenspeicherung wird entweder durch einen Zeitgeber des IDM 100 auf einer periodischen Basis oder durch eine Detektorlogik in der Verarbeitungsschaltung 108 für physiologische Eingangssignale bei Erfüllung gewisser Ereignisdetektionskriterien getriggert. In einigen Fällen wird der Patient mit einem Magneten 116 oder einem vereinfachten externen Programmierer 110 ausgestattet, der über dem subkutan implantierten IMD 100 angewendet werden kann, um die Speicherung von physiologischen Daten zu triggern, wenn der Patient gewisse Symptome empfindet. In jedem Fall können die mit dem Ereignis verknüpften Daten, beispielsweise das Datum und die Zeit, zusammen mit den gespeicherten Episodendaten für eine Uplink-Telemetrie in einer späteren Abfragesitzung gespeichert werden.
Therapieverabreichungs-IMDs 100 umfassen das Therapieverabreichungssystem 106, das eine Vielzahl von Formen annehmen kann und typischerweise die Abgabe einer elektrischen Stimulation an Körpermuskelgruppen, das Herz, das Gehirn, andere Organe, ausgewählte Nerven oder die Wirbel säule oder die Abgabe von Medikamenten in Organe zur therapeutischen Behandlung oder in die Wirbelsäule zur Schmerzlinderung umfassen. Es ist zu verstehen, dass die meisten dieser Therapieverabreichungs-IMDs auch eine Verarbeitungsschaltung 108 für physiologische Eingangssignale haben, die physiologische Eingangssignale verarbeitet, die verwendet werden, um die Therapieverabreichung zu triggern oder zu modellieren und die als physiologische Signaldaten für eine spätere Abfrage, wie oben beschrieben wurde, gespeichert sind.
In dem Zusammenhang mit den Ausführungsbeispielen mit Therapieverabreichungs-Vorrichtung können das IMD 100 und das Therapieverabreichungs-System 106 so konfiguriert sein, dass sie eine implantierbare Herzunterstützungsvorrichtung oder eine Pumpe betreiben, die in Patienten implantiert ist, der eine Herztransplantationsoperation erwartet. In diesem Fall können abgeleitete, relative Blutdruck- und/oder Temperaturwerte verwendet werden, um die Wirkung der Pumpe zu modulieren, um eine adäquate Herzausgangsleistung beizubehalten. Das IMD 100 und das Therapieverabreichungssystem 106 können auch als Herzmuskelstimulator konfiguriert sein, um einen chirurgisch um das Herz gelegten Muskel synchron mit der Herzdepolarisation zu stimulieren, um den Herzausstoß eines kranken Herzens zu vergrößern.
Das IMD 100 und das Therapieverabreichungssystem 106 können konfiguriert sein, um eine Substanzverabreichungsvorrichtung oder eine Pumpe zu umfassen, die mit einem geeigneten Katheter gekoppelt ist, der sich zu einer Stelle des Patientenkörpers erstreckt, um eine Substanz, beispielsweise ein therapeutisches oder diagnostisches Mittel oder ein Medikament von einem Vorratsbehälter für die Substanz abzugeben. Beispielsweise kann ein Medikament zur Behandlung einer Überspannungsbelastung an das Herz eines Patienten oder an das Gefäßsystem oder ein Schmerzmittel kann an die Wirbelsäule zur Erleichterung hartnäckiger Schmerzen abgegeben werden.
Ebenfalls kann das IMD 100 als Herzstimulator zum Abtasten von Herzsignalen und zum Abgeben von Herzschrittmacherpulsen oder Kardioversions-/Defibrillations-Schocks an das Herz durch das Therapieverabreichungssystem 106 konfiguriert sein. Das IMD 100 kann eines oder eine Kombination folgender Geräte umfassen: ein anti-Tachykardien-Schrittmacher, ein anti-Bradykardien-Schrittmacher, ein Kardioverter und/oder ein Defibrillator, die als Teile des IDM-Therapieverabreichungssystems 106 geeignete Leitungen und Elektroden haben, die sich zu dem Herzen des Patienten erstrecken.
Auf ähnliche Weise können das IDM 100 und das Therapieverabreichungssystem 106 mit geeigneten, von Leitungen getragenen Elektroden als Stimulator für das Tiefengehirn zur Kontrolle der Parkinson-Erkrankung oder als Stimulator für die Wirbelsäule oder als Nervenstimulator zur Kontrolle von Schmerzen ausgebildet sein. Das IDM und das Therapieverabreichungssystem 106 können mit geeigneten Elektroden und/oder Sensoren konfiguriert sein, um eine Ischämie des Herzens zu detektieren und um eine kompensierende, autonome Nervenstimulation zu liefern.
Das IMD 100, das Therapieverabreichungssystem 106 und die Verarbeitungsschaltung 108 für physiologische Eingangssignale können auch als Innenohrimplantat konfiguriert sein, das auf Sensor-Schallwandlereingänge anspricht und eine Stimulation der Cochlea liefert.
Dies sind lediglich beispielhafte Konfigurationen des IMDs 100, des Therapieverabreichungssystems 106 und der Verarbeitungsschaltung 108 für physiologische Eingangssignale für die Therapieverabreichung und/oder die Überwachung. In allen Fällen steuert das auf Mikrocomputer basierende Steuer- und Taktsystem 102 alle Betriebsfunktionen, wobei ein geeigneter, programmierbarer Betriebsalgorithmus verwendet wird. 2 zeigt auch andere typische Komponenten, die in einem IMD 100 bei jeder dieser Therapieverabreichungs- und/oder Monitorkonfigurationen vorhanden sind.
Die meisten dieser IMDs haben beispielsweise programmierbare Betriebsweisen und Parameter, die in dem RAM in dem auf Mikrocomputer basierenden Steuer- und Taktsystem 102 gespeichert sind. Die Betriebsarten und -parameterwerte können dann programmiert werden, wobei der externe Programmierer 110 verwendet wird, um Befehle und Werte in einer Downlink-Telemetrieverbindung 118 zwischen einer externen Telemetrieantenne 112 und einer IMD-Telemetrieantenne 134 übertragen und in der Telemetrie-I/O-Schaltung 124 in einer Weise empfangen und decodiert werden, wie im Stand der Technik bekannt ist. Die Anwendung eines magnetischen Feldes auf einen auf das Feld ansprechenden IMD-Schalter 130, beispielsweise einen Zungenschalter oder einen MAGFET, um ein Telemtriesteuersignal RS von der Zungenschalter-Schaltung 120 zu liefern, ist typischerweise bei Stromprogrammierungs- und Abfrageprotokollen erforderlich, um Kommunikationen zwischen dem IMD 100 und dem externen Programmierer 110 zu ermöglichen. Die oben genannten '188 und '342 Patente umfassen ein alternatives Programmierungsprotokoll, das einfach den Magneten 116 und einen MAGFET, der als IMD-Schalter 130 eingesetzt wird, verwendet, um Programmänderungen in einer Niedrigpreis-Schrittmachersystemarchitektur durchzuführen. Andere Telemetrieprotokolle sind offenbart worden, die bei einem größeren Abstand zwischen den Antennen 112 und 134 arbeiten und die nicht auf die durch ein Magnetfeld bewirkte Schließung des IMD-Schalters 130 zurückgreifen.
Alle gegenwärtigen IMDs greifen auf eine Quelle elektrischer Energie zurück, um das IMD-Betriebssystem einschließlich der Schaltung des IMD 100 und jegliche elektromechanische Vorrichtungen, beispielsweise Ventile, Pumpen und dergleichen eines Substanzverabreichungs-IMDs mit Strom zu versorgen oder elektrische Stimulationsenergie eines ICD-Schockgenerators, eines Herzschrittmacher-Pulsgenerators oder eines anderen elektrischen Stimulationsgenerators zu liefern. Die typische Energiequelle ist eine Batterie 136 mit hoher Energiedichte und geringer Spannung, die mit einer Stromversorgungs/POR-Schaltung 126 gekoppelt ist, die eine Strom-Ein-Rücksetzfähigkeit (POR) hat. Die Stromversorgungs/POR-Schaltung 126 liefert eine oder mehrere Niederspannungen VIo, das POR-Signal, eine oder mehrere VREF-Spannungen, Stromquellen, ein Signal zur wahlweisen Austauschanzeige (ERI), und, im Fall eines ICD, eine hohe Spannung Vhi für das Therapieverabreichungssystem 106. Nicht alle der herkömmlichen, wechselseitigen Verbindungen dieser Spannungen und Signale sind in 2 gezeigt.
Zusätzlich wird in gewissen IMDs eine hörbare, den Patienten alarmierende Warnung oder Nachricht durch einen Wandler 28 erzeugt, wenn er durch einen Patientenwarnungstreiber 118 betrieben wird, um Betriebszustände der Vorrichtung, Batterieladeniveau oder überwachte Patientenbedingungen anzuzeigen. Bei ICDs kann der Patient bei Erfassung einer bösartigen Tachyarrhythmie und bei der drohenden Abgabe eines Kardioversions-/Defibrillationsschocks gewarnt werden, um es dem Patienten zu ermöglichen, eine Ruheposition vor der Verabreichung einzunehmen.
Nahezu alle gegenwärtigen elektronischen IMDs sind so hergestellt wie beschrieben wurde, wobei sie einen oder mehrere, getaktete Logik-ICs verwenden, die ein Taktsignal CLK benötigen, das von einem piezoelektrischen Kristall 132 geliefert wird, und einen Systemtakt 122, der daran angekuppelt ist, so dass er in der in 1 gezeigten Weise arbeitet. Gemäß dem einen Aspekt der vorliegenden Erfindung werden gewisse adiabatische Taktsignale, beispielsweise die rampenförmigen Taktsignale, die in den 6A und 6B gezeigt sind, durch die Taktschaltungen der 5 und 7 bis 10 in dem Systemtakt 122 erzeugt und an die gesamte, zutreffende, adiabatische, taktgespeiste Logik über einen Taktbaum 138 geführt. Alternativ werden die Taktsignal lokal an den verteilten, taktgespeisten Logikeinheiten erzeugt. Eines oder mehrere CLK-Signale, die unabhängig von der Batteriespannung über einem Batterie-Betriebsspannungsbereich sind, werden für Funktionen der Systemtaktsteuerung und Systemkontrolle erzeugt.
In 2 erstreckt sich der in ausgezogenen Linien dargestellte Taktbaum 138 zu dem Telemetrie-I/O-Block 124, dem Therapieverabreichungssystem 106 und dem auf Mikrocomputer basierenden Steuer- und Taktsystem 102, wo die adiabatische, taktgespeiste Logik wenigstens bis zu einem gewissen Grad entsprechend der vorliegenden Erfindung verwendet wird, und in unterbrochenen Linien gezeigt, erstreckt er sich zu der Verarbeitungsschaltung 108 für physiologische Eingangssignale. In Übereinstimmung mit dem ersten Aspekt der vorliegenden Erfindung wird eine adiabatische, taktgespeiste Logik in der Verarbeitungsschaltung 108 für physiologische Eingangssignale verwendet. Die Verarbeitungsschaltung 108 für physiologische Eingangssignale kann in selbst-getakteter Logik entsprechend dem zweiten Aspekt der vorliegenden Erfindung implementiert sein. Eine selbst-getaktete Logik und andere, nicht-getaktete Logik kann in anderen Teilen des Therapieverarbeitungssystems 106, in dem auf Mikrocomputer basierenden Steuer- und Taktsystem 102 und in gewissen Downlink-Telemetriesignalempfangs- und -Decodierungsstufen in der Telemetrie-I/O-Schaltung 124 verwendet werden. 2 zeigt somit eine Anzahl von Komponenten von beispielhaften IMD-Systemarchitekturen, in denen die vorliegende Erfindung implementiert werden kann, um den Stromabfluss durch Verwendung von adiabatischer, taktgespeister Logik alleine oder in Kombination mit selbstgetakteter Logik herabzusetzen. Es ist verständlich, dass andere Schaltungsblöcke in dem beispielhaften IMD-System vorhanden sein können.
3 zeigt das auf Mikrocomputer basierende Steuer- und Taktsystem 102 und die Verarbeitungsschaltung 108 für physiologische Eingangssignale von 2 für ein beispielhaftes IMD 100 in größerem Detail. Das auf Mikrocomputer basierende Steuer- und Taktsystem 102 und die Verarbeitungsschaltung 108 für physiologische Eingangssignale sind auf einem einzigen IC ausgebildet. Das auf Mikrocomputer basierende Steuer- und Taktsystem 102 umfasst einen Mikroprozessor 142, eine Speicherschaltung 144, einen auf dem Chip vorhandenen Logikblock 146 für die I/O-Signalverarbeitung und einen auf dem Chip vorhandenen Logikblock 148, wobei alle oder Teile davon in diabatischer, taktgespeister Logik oder in selbst-getakteter Logik implementiert sein können und die durch einen Daten- und Steuerbus 140 miteinander gekoppelt sind. Ein Satz von adiabatischen, taktgespeisten Logiktimern 150 ist ebenfalls mit den anderen, gezeigten Komponenten des auf Mikrocomputer basierenden Steuer- und Taktsystems 104 durch den Daten- und Steuerbus 140 gekopp0elt.
Der Daten- und Steuerbus 140 verbindet auch die Komponenten des auf Mikrocomputer basierenden Steuer- und Taktsystems 102 mit den DSPs 152–168 (auch als DSP1-DSPn bezeichnet) der Verarbeitungsschaltung 108 für physiologische Eingangssignale und mit anderen ICs des IMDs 100. Der Daten- und Steuerbus 140 kann aus adiabatischen CMOS-Logikschaltungen gebildet sein, um rampenförmige oder sinusförmige Takt- und Datenpulse zu erzeugen, wie in der oben genannten, ebenfalls anhängigen '288-Anmeldung beschrieben ist. Die DSPs 152–168, die in größerem Detail in 15 dargestellt sind, empfangen Signale von dem auf Mikrocomputer basierenden Steuer- und Taktsystem 102 auf dem Daten- und Steuerbus 140, analoge physiologische Prozesseingangssignale, und liefern digitalisierte Ausgangssignale auf dem Daten- und Steuerbus 140 zu den Komponenten des auf Mikrocomputer basierenden Steuer- und Taktsystems 102. Die DSPLs 152–168 sind entweder als adiabatische, taktgespeiste Logik oder als selbst-getaktete Logik implementiert.
Der auf dem Chip vorgesehene, adiabatische, taktgespeiste I/O-Signalverarbeitungs-logikblock 146 erzeugt die Patientenwarnungs-Triggersignale, die an die Patientenwarnungs-Treiberschaltung 118 abgegeben werden, und verarbeitet das RS-Signal, das von der Zungenschalter-Schaltung 120 erzeugt wird, und das ERI-Signal, das von der Batteriespannungs-Monitorschaltung in dem Stromversorgungs /POR-Schaltungsblock 126 erzeugt wird. Der auf dem Chip vorgesehene, adiabatische, taktgespeiste I/O-Signal-Verarbeitungslogikblock 146 liefert auch das Taktsignal des Datenflusses auf dem Daten- und Steuerbus 140. Der auf dem Chip angeordnete, adiabatische, taktgespeiste I/O-Signalverarbeitungslogikblock 146 kann auch gewisse Uplink- und Downlink-Telemetriesignalverarbeitungsstufen umfassen. Beispielsweise kann das Downlink-Telemetriesignal durch einen DSP des Typs, wie er in 15 gezeigt und unten beschrieben ist, verarbeitet werden, der in der auf dem Chip angeordneten, adiabatischen, taktgespeisten I/O-Signalverarbeitungslogikblock 146 liegt, um legitimierte Downlink-Telemetriesignale von EMI- und Rauschsignalen zu unterscheiden, beispielsweise Signalen, die von Diebstahldetektoren abgegeben werden. Andere Eingänge und Ausgänge, die nicht abhängig sind, d.h. die keine Austaktung einer Zeitperiode erfordern, können von dem adiabatischen, taktgespeisten I/O-Signalverarbeitungslogikblock 146 erzeugt werden. Der auf dem Chip vorgesehene, adiabatische, taktgespeiste I/O-Signalverarbeitungslogikblock 146 kann jedoch angesteuert werden, um einen Ausgang oder eine Verarbeitung eines Eingangs durch einen Ausgang eines adiabatischen, taktgespeisten Logiktimers 150 zu liefern.
Der auf einem Chip angeordnete Logikblock 148 kann Datenmanagement- und Rechenschaltungen umfassen, die typischerweise bei auf Mikroprozessor basierenden Systemen und Datenbusen zugeordnet sind, einschließlich beispielsweise einen Direkt-Speicheradressen-(DMA)-Controller, ein Blockumsetzer/Leser und einen zyklischen Redundanz-code-(CRC)-Rechner. Der auf dem Chip vorgesehene Logikblock 148 kann auch Schaltungen umfassen, die angesteuert werden, um einen Ausgang oder eine Verarbeitung eines Eingangs durch einen Ausgang eines adiabatischen, taktgespeisten Logiktimers 150 zu liefern.
Die adiabatischen, taktgespeisten Logiktimer 150 können Zeitperioden austakten, die durch ein Triggersignal gestartet werden, das von den auf einem Chip angeordneten Logikblocks 146 und 148 oder von den DSPs 152–168 empfangen wird. Die adiabatischen, taktgespeisten Logiktimer 150 können auch eine Realzeituhr umfassen, um Datums- und Zeit-Stempeldaten an Daten anzuhängen, die in dem RAM in dem Speicher 144 gespeichert sind, oder um bestimmte tägliche Tests oder Operationen zu triggern, beispielsweise Tests des Stimulationsschwellwerts, Batteriespannungstests und dergleichen.
Das IMD 100 von 2, das das auf Mikrocomputer basierende Takt- und Kontrollsystem 102 und die Verarbeitungsschaltung 108 von 3 für physiologische Eingangssignale umfasst, kann so konfiguriert sein, dass es als Schrittmachersystem, wie im Detail unten beschrieben wird, oder als ICD, Gehirnstimulator oder Nerven-, Organ- oder Muskelstimulator arbeitet, und es ist besonders nützlich, wo eine Vielzahl von Sensoren oder Sensorelektrodenpaaren in dem System verwendet werden. Bei spielsweise können mehrfache Sensor- und Stimulationselektroden bei der Blasenstimulation, der Stimulation im Tiefenhirn oder der Diaphragmastimulation verwendet werden. Ein 4-Kammer-Schrittmachersystem ist unten unter Bezugnahme auf 16 beschrieben.
Die Form der adiabatischen Logik, die hier als adiabatische, taktgespeiste Logik bezeichnet wird, nutzt die Energie des Taktpulses selbst, um den Ausgangsnoden der Logik zu laden, wobei ein HOCH-Niveau durch die in 4 gezeigte Pufferschaltung als Beispiel dargestellt ist. In der taktgespeisten Logik werden große, auf dem Chip vorhandene, kapazitive Lasten direkt von den Taktsignalen geladen und entladen. Der Eingang in einer zweigleisigen Form steuert ein Übertragungstor (T-Tor) 24 und einen Klemm-FET 28. Wenn der Eingang logisch TIEF ist, wird der Ausgang an dem Noden 32 auf TIEF durch die Leitung des Klemm-FETs 28 gehalten. Wenn der Eingang logisch HOCH ist, tritt der Takt Φ durch das T-Tor 24 und lädt die Last, die durch den Kondensator 30 dargestellt ist. Somit wird die Speisespannung V_DD nicht verwendet, um den Lastkondensator 30 zu laden, wie es in dem in 1 gezeigten Puffer der Fall ist und wie oben beschrieben wurde.
Adiabatische, logische Schaltungen versuchen auch, das Auftreten einer plötzlichen und großen Potentialdifferenz über einem Schalter zu vermeiden, wenn dieser Schalter geschlossen wird, und in dieser Weise den Stromverbrauch zu begrenzen oder die Ladung zurückzuführen. Der Strom, der über einer Widerstandseinrichtung, beispielsweise einem Schalter, verbraucht wird, ist gleich I₂R, und es ist möglich, die verbrauchte Energie dadurch zu begrenzen, dass die Rate, bei der die Ladung über den Schalter läuft, gesteuert wird (d.h. durch Steuern des Stroms I). Folglich versuchen adiabatische Schaltungen:

(1) einen Schalter nur dann zu schließen, wenn die Potentialdifferenz über dem Schalter gleich Null ist (oder wenigstens an einem Minimum); und
(2) eine Spannungsquelle, von der Ladung über den Schalter transportiert wird, langsam oder rampenförmig anzuheben. Es ist verständlich, dass je niedriger die Rate des Anstiegs der Spannung ist, desto langsamer die Rate ist, mit der die Ladung über den Schalter fließt, und desto geringer die verbrauchte Energie ist.

Auf ähnliche Weise verbrauchen die Takt-gesteuerten Logikschaltungen, die in 4 gezeigt sind, weniger Strom, wenn der Pfad von dem Takt Φ zu dem Ausgangskondensator 30 sich adiabatisch auflädt. Wenn der Lastkondensator 30 in dem Pfad enthalten ist, wird die verbrauchte Energie näherungsweise durch folgende Gleichung angegeben: Ediss = (RC/T)CV2
Folglich wird weniger Energie verbraucht, wenn die Taktübergangszeit T (umfassend die Anstiegszeit und die Abfallzeit) länger gemacht wird als die RC-Zeitkonstante des Weges, der das T-Tor 24 und den Ausgangskondensator 30 umfasst.
Das adiabatische, taktgespeiste Logiktor von 4 lädt den Kondensator 30 unter Verwendung der Taktenergie des durchgelassenen HOCH-Signals, wenn eine Änderung in dem Zustand durch das Eingangssignal diktiert wird, während der ersten Hälfte des Taktzyklus. Der geänderte oder ungeänderte Zustand (Spannung auf dem Noden 32) wird an dem Eingang jeder stromablegenden, taktgespeisten oder anderen Schaltung, mit der sie gekoppelt ist, gelesen. Der Klemm-Transistor 16 hält den Noden 32 auf TIEF, wenn dies der Zustand ist, der durch das Eingangssignal vorgeschrieben wird.
Es ist daher erwünscht, die Energie auf dem Kondensator 30 zurückzugewinnen, wenn er an dem Ende des Taktzyklus entladen wird. Diese Energie kann durch das T-Tor 24 an dem Taktgenerator zurückgewonnen werden, wenn rampenförmige oder sinusförmige Taktspannungswellenformen verwendet werden, um eine Energierückgewinnung von dem Kondensator 30 zu bewirken.
5 ist ein Schaltungsdiagramm, das eine Form einer adiabatischen Taktwellenform-Generatorschaltung 680 zur Verwendung mit einer adiabatischen, taktgespeisten Tor-Logik-CMOS-Schaltung von 4 zeigt, um den Stromverbrauch von Taktenergie während einer Umschaltoperation auf ein Minimum herabzusetzen. Die Schaltung 680 arbeitet bei einer verhältnismäßig niedrigen Taktfrequenz, beispielsweise weniger als 500 kHz. wie in 5 gezeigt ist, umfasst die Schaltung 680 einen Kondensator 682, einen Schalter 684, einen Controller 688, Schalter S₁-S_N und Spannungen V₁-V_N.
Der Controller 688 ist ein im Stand der Technik bekannter Standardcontroller, der den Betrieb der Schalter S₁-S_N und des Schalters 684 durch Logikniveau-Umschaltungen steuert. Die Schaltung 680 lädt den Kondensator 682 über mehrere Zwischenschritte, um dadurch das rampenförmige Taktsignal 686 zu erzeugen, das an verschiedene Unterkomponenten des auf Mikrocomputer basierenden Takt- und Steuersystems 102 und wahlweise an die Verarbeitungsschaltung 108 für physiologische Eingangssignale übertragen wird. Das rampenförmige Taktsignal 686 ist seiner Natur nach adiabatisch, was den Stromverbrauch auf ein Minimum herabsetzt und damit die nutzbare Lebensdauer der Batterie und des IMD 100 erhöht. Ein rampenförmiges Taktsignal 686 gemäß der Erfindung wird durch das T-Tor 24 der adiabatischen, taktgespeisten Logikschaltung von 4 zugeführt, um zu bewirken, dass der Noden 32, der das rampenförmige Taktsignal 686 empfängt, seinen Zustand allmählich ändert, um damit die verbrauchte Energie der Zwischenelektroden-Kapazität des CMOS-T-Tors 24 zu reduzieren.
Die Speisespannungen V₁-V_N werden verwendet, um den Kondensator 682 zu laden. In einem bevorzugten Ausführungsbeispiel sind die Speisespannungen V₁-V_N gleichmäßig zwischen Erde und V_N verteilt, so dass die Spannungsdifferenz zwischen zwei nebeneinander liegenden Speisespannungen die gleiche ist. Jede der Speisespannungen wird wahlweise an den Kondensator 682 durch N Schalter angelegt, die den ersten Schalter S₁ und N-1 zusätzliche Schalter umfassen. Der Schalter 684 wird geschlossen, um die Spannung an dem Kondensator 682 auf seinen Anfangszustand zurückzusetzen. Um den Kondensator 682 zu laden, wird der Schalter 684 geöffnet, und die Speisespannungen V₁-V_N werden an den Kondensator 682 nacheinander angelegt, indem nacheinander die Schalter S₁-S_N geschlossen und geöffnet werden, d.h. durch momentanes Schließen des Schalters S₁, Öffnen des Schalters S₁, momentanes Schließen des Schalters S₂ usw. Die Speisespannungen, V_N-1 bis V₁, werden in der umgekehrten Reihenfolge geschaltet, um die Last zu entladen. Der Schalter 684 wird dann geschlossen, wodurch der Ausgangsnoden zur Erde verbunden wird.
Wenn N Schritte verwendet werden, wird die verbrauchte Energie pro Schritt unter Verwendung der folgenden Formel berechnet: Estep = 1/CLV2 wobei C_L die Kapazität an dem Kondensator 682 und V die Speisespannung ist. Die verbrauchte Energie wird in Joule berechnet. Folglich werden N Schritte verwendet, um den Kondensator 682 über den ganzen Weg bis zur Speisespannung V zu laden. Ein voller Lade-Entlade-Zyklus resultiert in der doppelten verbrauchten Energie von dem Ladevorgang allein. Gemäß dieser Analyse reduziert daher das Aufladen in mehreren Schritten die verbrauchte Energie pro Lade-Entlade-Zyklus und damit den gesamten Stromverbrauch um einen Faktor von N.
Die 6A und 6B zeigen graphische Darstellungen, die den adiabatischen Takt zur Verwendung mit der taktgespeisten Tor-Logik-CMOS-Schaltung von 4 zeigt und der durch die adiabatische Taktgeneratorschaltung von den 5 und 7–9 erzeugt wird. 6A ist ein Taktdiagramm, das die Spannung gegen die Zeit an dem Kondensator 682 zeigt, der in 5 dargestellt ist. Wie in 6A gezeigt ist, wird die Spannung an dem Kondensator 682 allmählich rampenförmig von 0 Volt auf die Speisespannung V erhöht. Auf ähnliche Weise wird dann die Spannung rampenförmig von der Speisespannung V zu 0 Volt heruntergefahren. Mit dem Übergang des rampenförmigen Taktsignals 686 von TIEF zu HOCH und von HOCH zu TIEF in einer graduellen Weise wird eine minimale Energie in Form von verbrauchtem Strom während eines Schaltvorganges freigesetzt.
Alternativ erzeugt die Schaltung 680, die in 5 gezeigt ist, ein ähnliches, jedoch unterschiedliches Taktdiagramm von dem das in 6A gezeigt ist. Das Taktdiagramm dieses alternativen Szenarios ist in 6B gezeigt. Der Kondensator 682 wird von 0 Volt auf die Speisespannung V in derselben Weise aufgeladen, wie oben beschrieben wurde. Um einen Entladeabschnitt des Zyklus zu liefern, wird jedoch der Schalter 684 geschlossen, was die Spannung an dem Kondensator 682 exponentiell entlädt. Es sollte beachtet werden, dass dieses beispielhafte Ausführungsbeispiel einen kleineren Schalter 684 mit höherem Widerstand verwendet als die vorherigen Ausführungsbeispiele.
7 ist ein Schaltungsdiagramm, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung mit der taktgespeisten Tor-Logik-CMOS-Schaltung von 4 zeigt und das Taktsignal erzeugt, das in den 6A oder 6B gezeigt ist. Die Schaltung 700 ist ähnlich und arbeitet ähnlich wie die Schaltung 680, die in 5 gezeigt ist, mit der Ausnahme, dass Transistoren T₁-T_N die Schalter S₁-S_N ersetzen. In einem bevorzugten Ausführungsbeispiel sind die Transistoren T₁-T_N entweder N Kanal- oder P Kanal-CMOS-Bauteile. Die Transistoren T₁-T_N und der Transistor 702 werden durch einen Controller 688 wie in 5 ein und aus geschaltet. Der Transistor 702 kann verwendet werden, um einen anfänglichen, bekannten Zustand an dem Kondensator 682 einzustellen. Der Transistor 702 wird offen geschaltet und die Speisespannungen V₁-V_N werden nacheinander mit dem Kondensator 682 verbunden, um den Kondensator 682 wie oben im Zusammenhang mit 5 beschrieben aufzuladen. Um den Kondensator 682 zu entladen, werden die Speisespannungen V₁-V_N an die Last in der umgekehrten Reihenfolge angelegt, und der Transistor 702 wird dann geschlossen, was den Noden 706 mit Erde verbindet, um die Taktwellenform, die in 6A gezeigt ist, zu liefern. Alternativ wird eine exponentielle Entladewellenform von 6 erzeugt, wenn alle Transistoren T₁-T_N gleichzeitig geöffnet werden und der Transistor 702 geschlossen wird, so dass ein Widerstands-Entladeweg zur Erde für die Spannung an dem Kondensator 682 erzeugt wird.
8 ist ein Schaltungsdiagramm, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung mit der taktgespeisten Tor-Logik-CMOS-Schaltung von 4 zeigt. Die Schaltung 714 ist ähnlich wie die Schaltung 680, die in 7 gezeigt ist, und arbeitet bei einer Frequenz von weniger von 500 kHz. Die Kondensatoren C₁-C_N-1 ersetzen jedoch die Spannungsquellen V₁-V_N-1, die respektive zwischen Erde und den Schaltern S₁-S_N-1 angeschlossen sind. In einem bevorzugten Ausführungsbeispiel sind die Kondensatoren C₁-C_N-1 Speicherkondensatoren mit einer viel größeren Kapazität (beispielsweise in einer Größenordnung) als der Kondensator 682. Wiederum stellt in einem bevorzugten Ausführungsbeispiel der Kondensator 682 eine interne Kapazität dar, die die gesamte Kapazität der internen Noden umfasst, die mit einem Bus verbunden sind. In einem bevorzugten Ausführungsbeispiel haben die Kondensatoren C₁-C_N-1 identische Werte, um ein symmetrisches Taktsignal 714 zu erzeugen.
9 ist ein Schaltungsdiagramm, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung zur Verwendung mit der taktgespeisten Tor-Logik-CMOS-Schaltung von 4 zeigt. Die Schaltung 720 ist ähnlich wie die Schaltung 710, die in 8 gezeigt ist, mit der Ausnahme, dass Transistoren T₁-T_N die Schalter S₁-S_N ersetzen. Wie oben diskutiert wurde, können die Kondensatoren C₁-C_N-1 Speicherkondensatoren sein und die Transistoren T₁-T_N und 702 können durch eine Steuerung 704 gesteuert werden. In einem bevorzugten Ausführungsbeispiel können die Transistoren T₁-T_N entweder N Kanal- oder P Kanal-Bauteile sein. Die Schaltung 720 liefert ein rampenförmiges Taktsignal 722.
Die in den 8 und 9 gezeigten Ausführungsbeispiele erzeugen ein ähnliches logisches Signal wie das, das in den 6A und 6B gezeigt ist. Je nach der Arbeitsweise der Schaltung erzeugen beide Schaltungen entweder ein stufenförmig aufwärts und stufenförmig abwärts verlaufendes Rampenlogiksignal, oder sie erzeugen ein stufenförmig aufwärts und exponentiell abwärts verlaufendes Logiksignal. In jedem Fall reduziert die Verwendung der adiabatischen Logik den Stromverbrauch während eines Umschaltvorgangs.
10 ist ein Schaltungsdiagramm, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung 730 zeigt, die ein Taktsignal mit exponentieller Wellenform zur Verwendung mit der taktgespeisten Torlogik-CMOS-Schaltung von 4 liefert. Die Schaltung 730 umfasst eine Spannungsquelle V, Stromquellen 734 und 736 und einen Schalter 738. Die Stromquelle 734 ist zwischen der Spannungsquelle V und dem Schalter 738 angeschlossen, während die Stromquelle 737 zwischen dem Schalter 738 und Erde angeschlossen ist. Die Position des Schalters 738 bestimmt, ob der Kondensator 682 geladen oder entladen wird. Aufgrund der Lade- und Entladefähigkeiten des Kondensators 682 erzeugt die Schaltung 730 eine exponentiale Taktwellenform 740, wie sie in 11 gezeigt ist.
Wie aus 11 ersichtlich ist, erzeugt die Schaltung 730 einen exponentiell ansteigenden, ersten Abschnitt des exponentiellen Logiksignals 740, während sie auch einen exponentiell abfallenden, zweiten Abschnitt des exponentiellen Logiksignals 740 erzeugt. In einem bevorzugten Ausführungsbeispiel haben die Stromquellen 734 und 736 identische Werte, beispielsweise in dem Bereich von 10–1000 pA.
Die Arbeitsprinzipien der adiabatischen Taktschaltung von den 5–11 sind beispielsweise weiter beschrieben in dem US-Patent Nr. 5,473,526 und in dem oben erwähnten Kapitel des Buchs von Svennson.
12 ist ein Schaltungsdiagramm, das eine weitere Form einer adiabatischen Taktwellenform-Generatorschaltung 750 zur Verwendung mit der taktgespeisten Torlogik-CMOS-Schaltung von 4 zeigt, die den Stromverbrauch des kontinuierlich umschaltenden Taktsignals auf ein Minimum herabsetzt. Während die in den 5 und 7–11 gezeigten Ausführungsbeispiele im Zusammen hang mit einem Bus in dem IMD 100 verwendet werden, wird die Schaltung 750 in dem IMD 100 im Zusammenhang mit einem Taktsignal verwendet. Beispielsweise kann die in 12 gezeigte Schaltung 750 in den Systemtakteinheiten 122 oder im Zusammenhang mit dem auf Mikrocomputer basierenden Steuer- und Taktsystem 102, das in 2 gezeigt ist, verwendet werden. Wie in 12 gezeigt ist, umfasst die Schaltung 750 eine Pufferschaltung 752, einen Induktor 754 und eine Inverterschaltung 756. Die Pufferschaltung 752 umfasst des weiteren Transistoren 758 und 760, Spannungsquellen V_DD und V_SS und einen Widerstand 762, der einen Ausgangswiderstand des Puffers 752 darstellt. Die Inverterschaltung 756 umfasst ferner ein Inverterelement 764 und einen Kondensator 766, der eine interne, nodale Eingangskapazität der Inverterschaltung 756 darstellt.
Die hauptsächlichen Komponenten der Schaltung 750, die in 12 gezeigt ist, umfassen den Induktor 754 in Reihe mit der Pufferschaltung 752 und die Inverterschaltung 756. Die Pufferschaltung 752 umfasst Transistoren 758 und 760, die über den Spannungsquellen V_DD und V_SS eingesetzt sind. Die Transistoren sind in Reihe mit dem Widerstand 762 angeordnet, der seinerseits seriell mit dem Induktor 754 verbunden ist. Auf ähnliche Weise umfasst die Inverterschaltung 756 das Inverterelement 764, das in Reihe mit dem Induktor 754 geschaltet ist. Der Kondensator 766 stellt eine interne Kapazität zwischen einem Eingang des Inverterelements 764 und Erde dar.
Die Schaltung 750, die in 12 gezeigt ist, benötigt die Hälfte der Energie, um eine äquivalente Logikschaltung, die in einem Standardtaktsignal verwendet wird, mit Strom zu versorgen im Vergleich zu einer Auslegung nach dem Stand der Technik. Der Puffer 752 erzeugt über den großen P-Typ-Transistor 758 eine erste Anstiegsflanke einer Standard-Rechteckwelle. Die abfallende Flanke des Ausgangs des Puffers 752 wird durch einen viel kleineren N-Typ-Transistor 760 erzeugt. Diese Paarung von einem großen P-Typ-Transistor 758 und einem kleinen N-Typ-Transistor 760 vermindert wesentlich den Haltestrom in dem Puffer 752. Die abfallende oder hintere Flanke des Logiksignals 768 wird dadurch erzeugt, dass es der Schaltung 750 gestattet wird, zu reagieren. Auf diese Weise reduziert die Schaltung 750 den Stromverbrauch einer Standardschaltung um die Hälfte, während sie die Erzeugung des Logiksignals 768 zur Übertragung an eine Unterkomponente des IMD 100 gestattet. Die Prinzipien der Schaltung 750 von 12 sind weiter beschrieben in dem US-Patent Nr. 5,559,478 und können verwendet werden, um zwei- oder mehrphasige Taktsignale in der Weise zu liefern, wie in dem'478-Patent beschrieben ist.
In einem Ausführungsbeispiel der Erfindung gestattet die adiabatische, taktgespeiste Logik es, dass mehr Funktionen von den DSPs, die in 15 gezeigt sind, aufgrund des reduzierten Stromverbrauchs durchgeführt werden. Ferner können auch Schaltungsentwürfe, basierend auf mehreren Prozessoren, implementiert werden, die eine adiabatische Logik umfassen, um den Stromverbrauch zu reduzieren, wenn Speisespannungen und Taktfrequenzen für verschiedene Funktionen, die von den Prozessoren durchgeführt werden, reduziert werden.
Während die Implementierung solch einer adiabatischen, taktgespeisten Logik in IMD-Betriebssystemen, wie sie oben beschrieben wurde, Vorteile hat, kann es selbst noch mehr vorteilhaft sein, adiabatische taktgespeiste Logik und selbst-getaktete Logik wahlweise in dem selben IMD-Betriebssystem zu kombinieren. Getaktete Logikschaltungen werden durch Taktverschiebungen und Schnelllaufbedingungen beeinflusst, die immer schwerwiegender werden, wenn der Taktbaum sich auf immer größere Zahlen von geschalteten Logikelementen auf einem vorgegebenen IC oder auf separaten ICs ausdehnt. Ein großer Teil der Designzeit, des Aufwands und der Kosten muss für Taktanalysen, Taktsimulationen für den schlimmsten Fall usw. bei einem vorgegebenen IC-Layout aufgewendet werden, um bei einem endgültigen IC-Layout anzukommen, welches diese nachteiligen Bedingungen auf ein Minimum herabsetzt.
Wenigstens zwei selbst-getaktete Logikschemata wurden in den letzten Jahren entworfen, die sich von der herkömmlichen, getakteten Bool'schen Logik vielfältig unterscheiden. Grundsätzlich haben selbst-getaktete Logikelemente, wie getaktete Bool'sche Logikelemente, wenigstens einen typischerweise zwei oder mehr Eingänge und einen Ausgang, und sie liefern ein Ausgangsniveau, das sich ändert oder nicht ändert, wenn ein Eingangsniveau sich ändert, entsprechend den gültigen Logikregeln des speziellen Elementes und gewissen anderen Eingangssignal-Niveaus. Getaktete, Bool'sche Logikelemente verarbeiten eine Eingangsniveauänderung in einer getakteten Beziehung zu einem Taktsignal, das nach der Eingangsniveauänderung auftritt. Eine selbstgetaktete Logik antwortet auf und gibt eine Eingangsniveauänderung ohne Verzögerung weiter, die mit dem Warten auf ein Taktsignal verbunden wäre. Das Ausgangsniveau des selbst-getakteten Logikelements ändert sich nach einer Selbst-Fortpflanzungszeit, wenn die Änderung durch die Anwendungsregeln oder andere Eingangsniveaus gefordert wird. In einer selbst-getakteten Logikschaltung, die aus einer Vielzahl von selbst-getakteten Logikelementen aufgebaut ist, setzt sich der Datenfluss daher von dem Schaltungseingang zu dem Schaltungsausgang durch die Logikelemente (die gelegentlich als Noden oder Zellen bezeichnet werden) analog wie beim Verfolgen eines Flussdiagramms fort. Die Verarbeitung einer Änderung in einem Eingangssignalniveau oder -zustand erfordert so viel Zeit, wie notwendig ist, und nicht einen oder mehrere Taktzyklen, um nacheinander die Kette der selbst-getakteten Logikelemente zu dem Ausgang zu überschreiten und einen Zustand wieder anzunehmen, bei dem eine nachfolgende Änderung in dem Eingangssignalniveau angenommen und verarbeitet werden kann. In solch einer selbst-getakteten Logikschaltung ist der Stromverbrauch aufgrund von Taktenergieverbrauch offensichtlich eliminiert, und das Erd- oder Substrat-Restrauschniveau wird ebenfalls durch Fehlen des Taktsignals reduziert.
Die gegenüber Verzögerung unempfindliche Datencodierung, die als Null Convention Logic^TM (NCL) bezeichnet wird, wurde von Theseus Logic Inc., Orlando, FL, entwickelt und ist in einer Anzahl von Veröffentlichungen und in dem US-Patent Nr. 5,350,463 und einer Reihe von danach ausgegebenen, damit zusammenhängenden Patenten beschrieben. Die fundamentale NCL-Zelle oder das -Element 300, das in 13 gezeigt ist, hat drei logische Zustände, nämlich Richtig(1), Falsch(0) und Null, und eine Rückkopplungsschleife und ist als M-aus-N-Schwellenwerttor mit Hysterese ausgelegt, das ein DATEN(1)- und DATEN(2)-Eingangsniveau verarbeitet. Bei einer CMOS-Implementierung DATEN wird durch ein "hohes" Niveau, beispielsweise V_DD, dargestellt, und NULL ist ein "tiefes" Niveau oder Erde. Der Ausgang einer fundamentalen NCL-Zelle oder eines Elements 300 wird durch Hysterese bei seinem gegenwärtigen Zustand gehalten, und ein neuer Ausgang kann nicht ausgegeben werden, bis ein kompletter Satz von DATEN-Eingangsniveaus an den M-aus-N-Eingängen vorhanden sind. Wenn der Ausgang DATEN zeigt, ändert er sich nicht auf NULL, bis alle N Eingänge auf NULL sind. Diese Charakteristiken einer Schaltung, die aus NCL-Zellen oder -Elementen aufgebaut ist, werden dargestellt, um eine symbolisch vollständige Logik zu definieren, die selbst-getaktet und unabhängig von den Fortschreitungsverzögerungen seiner Komponentenzellen oder Elemente an dem logischen Niveau ist. Folglich erfährt eine Schaltung, die aus fundamentalen NCL-Zellen oder -Elementen aufgebaut ist, einen "Schnelllauf" oder sporadische Ausgänge.
Die mathematischen Ausdrücke und die Theorie von NCL und seiner Implementierung in einer zweiwertigen Logik für eine Vielzahl von Torschaltungen, Flipflops und dergleichen sind von Fant et al. in "NULL Convention Logic^TM (Theseus Logic, Inc., 1997, S. 35 ff) von Wang et al. in "Technology Independent Design Using NULL Convention Logic^TM" (Theseus Logic, Inc., 19. Oktober 1998, S. 19 ff) und in dem oben erwähnten '463-Patent und anderen Patenten, die an Theseus Logic, Inc. übertragen wurden, dargestellt. Das Design und die Herstellung von NCL-Baublöcken, beispielsweise DSPs, Logikschaltungen, Timern und Hochgeschwindigkeits-Mikroprozessorkernen wurden von Theseus Logic, Inc. und Partnern, einschließlich Sanders Associates, Motorola, Inc. und der Defense Advanced Research Projects Agency (DARPA) angekündigt, wie unter http://sanders.com/hpc/cl/overview.html berichtet wird.
Ein selbst-getaktetes Steuerlogikdesign 400, das von Cogency Technology, Inc., Toronto, Ontario, Kanada vorgestellt wurde und das in 14 gezeigt ist, bewegt Daten durch eine selbst-getaktete Schaltung vorwärts, die eine Sequenz von Datenhandhabungsstufen aufweist, wobei jede Stufe, beispielsweise die Stufe "n", ein Flipflop oder ein Latch 402 zum Speichern eines Datenniveaus, einen Latch-Controller 404 und ein Verzögerungs-Anpassungselement 406 aufweist. Ankommende Daten von einer stromauf liegenden Eingangsquelle oder einer stromauf liegenden Stufe werden von einer Anfrage (REQ) begleitet, die an den Latch-Controller der empfangenden Stufe gerichtet ist. Der Latch-Controller der empfangenden Stufe antwortet auf die REQ mit einer Bestätigung (ACK), die zu dem stromauf liegenden Latch-Controller gesendet wird, und speichert die ankommenden, gebündelten DATEN in dem Flipflop oder dem Latch der empfangenden Stufe. Das Verzögerungs-Anpassungselement an dem Ausgang des Latch von jeder Stufe verzögert einfach die Steuersignale lange genug, dass die kombinatorischen Logikfunktionen auf dem Datenweg beendet werden können. REQ, ACK und DATEN werden zusammen als "Kanal" bezeichnet, und die oben beschriebene Kommunikation über einen Kanal wird als "Handshake" bezeichnet. Siehe dazu "Introduction to Self-Timed Design" (Cogency Technology @ http//:www.cogency.co.uk/tech/index.html, (C) 1999, S. 8 ff).
Diese veröffentlichten Bemühungen sind auf die Entwicklung von selbst-getakteten Logik- Mikroprozessor- und Schaltungsaufbaublöcke gerichtet, die bei einer hohen Geschwindigkeit arbeiten, die mit 500 MHz oder größeren Taktgeschwindigkeiten vergleichbar sind, und um den Verbrauch an Hochgeschwindigkeits-Taktstrom und seinen Verbrauch als Wärme in verhältnismäßig großen Computersystemen zu reduzieren oder zu eliminieren. Solch eine Rechenleistung und -geschwindigkeit ist für IMD-Anwendungsfälle, die oben unter Bezugnahme auf 2 beschrieben wurden, nicht erforderlich, und die Wärmeableitung, bei Rechenvorgängen und bei der Taktgebung, wie oben beschrieben wurde, kein Thema.
Die Verminderung des Stromverbrauchs, der durch das Eliminieren des Taktes bewirkt wird, ist jedoch wichtig für die Begrenzung des Stromverbrauchs von den Batterien mit begrenzter Kapazität und niedriger Spannung, die in IMDs verwendet werden. Zusätzlich wird durch Minimieren des Taktbaumes IC-Chip-Oberfläche freigesetzt, um zusätzliche Schaltungen aufzunehmen. Des weiteren kann eine selbst-getaktete Logikschaltung zuverlässig in einem breiteren Bereich von V_DD arbeiten, und sie ist weniger empfindlich gegenüber IC-Prozessänderungen als getaktete Logik. Die Speisespannung wird in IMD niedriger, wenn die Batterie zu Ende geht, was bewirken kann, dass getaktete Logikschaltungen zuverlässig werden, während selbst-getaktete Logikschaltungen nur allmählich langsamer werden, wenn die Speisespannung abfällt, sie arbeiten jedoch gut innerhalb der zeitlichen Begrenzungen, innerhalb deren die IMD-Funktionen durchgeführt werden müssen. IC-Prozessänderungen, die die Sequenz der getakteten Logikoperationen beeinflussen und die Takt-Zeitsteuerungskonflikte verursachen können, können einfach bei selbst-getakteten Logikschaltungen implementiert werden.
15 zeigt die Hauptblöcke eines DSP-IC 50, der mit einem analogen Verstärker einer ersten Stufe und einem Filter 62 mit einer Filtercharakteristik von etwa 0,7 bis 500 Hz, beispielsweise integriert ist. Der DSP-IC 50 umfasst einen ADC 64 zur Durchführung einer A/D-Umsetzung, einen digitalen Filterblock 65, einen Sensorblock 66 und einen Formanalyseblock 68, der mit Programmregi stern 65 gekoppelt ist, und eine I/O-Schnittstelle 70 und einen lokalen Bus 72, der mit dem Daten- und Kontrollbus 140 der 2 und 3 gekoppelt ist. Die allgemeinen Arbeitsprinzipien eines DSP, der in selbst-getakteter Logik implementiert ist, sind beispielsweise im Artikel von Jacobs et al. mit dem Titel "A Fully Asynchronous Digital Signal Processor Using Self-Timed Circuits", IEEE Journal of Solid-State Circuits, Band 25, Nr. 6, 12190, S. 1526–1536 offenbart.
Der DSP IC 50 kann alternativ in einer adiabatischen taktgespeisten Logikschaltung implementiert sein, die durch einen Systemtaktbaum gekoppelt ist, um die adiabatischen Taktsignale zu empfangen, die wie oben beschrieben von einem adiabatischen System-Taktgenerator beliefert werden, oder man hat einen lokal angeordneten, adiabatischen Taktsignalgenerator und einen lokalen Taktbaum. Die allgemeinen Arbeitsprinzipien einer DSP-implementierten, adiabatischen, getakteten Logik sind beispielsweise in der Veröffentlichung von Athas et al. mit dem Titel "Energy Recovery CMOS for Highly Pipelined DSP Designs" (IEEE Proc. Intl. Symp. on Low Power Electronics and Design, Monterey, CA, 12.–14. August 1996, S. 4 ff.) offenbart. Der DSP IC 50, der das physiologische Signal verarbeitet, weist eine Vielzahl von adiabatischen, taktgespeisten Logikelementen auf, die in eine Reihe geformt sind, die das physiologische Signal an einem Eingang davon empfängt, das physiologische Signal verarbeitet und das verarbeitete physiologische Signal an einem Ausgang in einer zeitlichen Beziehung zu dem adiabatischen Taktsignal, wie oben beschrieben, liefert.
Das verstärkte und gefilterte, analoge Eingangssignal wird durch den ADC 64 bearbeitet, um ein digitales Ausgangssignal mit einer vorgegebenen Abtastfrequenz, beispielsweise 256 oder 512 Messwerten pro Sekunde bei Herzsignalen zu erzeugen. Der ADC 64 kann bei einer ausgewählten Austastfrequenz durch einen an Bord angeordneten, lokalen Oszillator getaktet werden oder er in einer selbst-getakteten Logik implementiert sein, wie beispielsweise im US-Patent Nr. 5,014,057 offenbart ist.
Der DSP1-DSPn-IC 50, der in 15 gezeigt ist, liefert eine Analog-zu-Digital-Umsetzung des physiologischen Signals, das durch die Sensoreinrichtungen geliefert wird, und eine Signalverarbeitung des digitalisierten, physiologischen Eingangssignals, wie in den 2, 3 und 16 gezeigt ist, um verarbeitete Ausgangssignale an den Bus 140 zu liefern. Insbesondere können die Ausgangssignale der physiologischen Sensoren der oben beschriebenen Typen durch DSP1 (152) und DSP2 (154) ausgetastet, digitalisiert und verarbeitet werden, und die Fern-Feld- und Nah-Feld-EKG-Messung kann durch die DSP7 (164) und DSP8 (166) in 16 ausgetastet, digitalisiert und verarbeitet werden. Die digitalisierten, physiologischen Eingangssignale können in den DSP1-DSPn (152-16N) der 3 unter Bezugnahme auf die Ereignis-Detektionskriterien oder andere vorbestimmte Entscheidungskriterien verarbeitet werden, um die Anwesenheit oder Abwesenheit einer vordefinierten Charakteristik des physiologischen Signals zu bestimmen und ein Sensor-Ereignissignal bei Beendigung einer vordefinierten Cha rakteristik zu liefern. Beispielsweise können die Herzsignale, die von den Sensorelektrodenpaaren, die mit den Eingängen der DSP3-DSP6 von 16 gekoppelt sind, digitalisiert, verarbeitet und mit spezifizierten P-Wellen-, R-Wellen- und T-Wellen-Detektionskriterien verglichen werden, die für jede Elektrodenlage entsprechend definiert sind, um genaue Sensorereignis-Ausgangssignale in 16 zu liefern.
Der ADC 64 ist in geeigneter Weise ein delta-sigma-Modulator, gefolgt von einem Dezimeter, um typischerweise 8-Bit-Bytes bei einem ausgewählten Austastintervall zu liefern. Die Bytes, die von dem ADC 64 ausgegeben werden, werden dann an einen digitalen Filter 65 gegeben, der in geeigneter Weise ein digitaler Bandpassfilter mit einer Charakteristik ist, um Hochfrequenz-Scheinsignale, Niederfrequenz-Signalkomponenten und den Versatz des ADC 64 zu entfernen. Der gefilterte Byte-Signal-SIG-Ausgang von dem digitalen Filter 65 wird an den Sensorblock 66 angelegt. Der Sensorblock 66 erhält die Anstiegsgeschwindigkeit oder Anstiegs-SL des digitalisierten und digital gefilterten Signals SIG entsprechend einem Ereignis, das nicht klassifiziert ist. Die Anstiegssignale SL werden mit dem SIG-Signal durch den Formanalyseblock 68 verarbeitet. In dem Fall einer Sensorverstärkerfunktion, die von dem DSP-IC 50 durchgeführt wird, liefert der Formanalyseblock 68 einen Sensor-Ereignisausgang auf den Bus 140, wenn die Sensor-Ereigniskriterien von den SIG- und SL-Signalen erfüllt werden. Die detaillierte Beschreibung der Arbeitsweise des Sensorblocks 66 und des Formanalyseblocks 68 findet sich in der oben genannten '318-Anmeldung.
Die Signalverarbeitungs-Charakteristiken von jedem ADC 64, digitalen Filter 65, Sensorblock 66 und Formanalyseblock 68 von jedem DSPL1-DSPn kann speziell in Programmregistern 75 nach Bedarf abgestimmt werden, um eine optimale Ereignisdetektion einer spezifischen Eingangssignal-Charakteristik zu liefern oder um das Eingangssignal in Bezug auf Genauigkeit und Qualität zu verarbeiten. Die Verarbeitung des ausgetasteten Bytesignals durch diese Komponenten stromab von dem ADC 64 geht mit einer Fortpflanzungsgeschwindigkeit weiter, die durch die selbst-getaktete Logikelementekette gestattet wird, und sie kann leicht in den Austastperioden zwischen jeder A/D-Umsetzung durch den ADC 64 erreicht werden.
16 ist ein detailliertes Blockdiagramm eines auf Mikrocomputer basierenden Kontroll- und Taktsystems 102' und einer Verarbeitungsschaltung 108' für physiologische Eingangssignale von 2 für ein Vielkammer-Schrittmachersystem der Art, die beispielsweise in dem gemeinsam übertragenen US-Patent 5,902,324 beschrieben ist und das in ein Schrittmacher-IPG oder in ein ICD implementiert werden kann, um Schrittmacherfunktionen zu liefern. In solchen Vielkammer-Schrittmachersystemen, die im Stand der Technik offenbart worden sind, sind die Schrittmacher- und Sensorelektroden in Bezug auf 2, 3 oder 4 Herzkammern verteilt, um Schrittmacher- und Sensorfunktionen zu liefern. Hybride, analoge und digitale Sensorverstärker sind an ausgewählte Elektrodenpaare gekoppelt, um charakteri stische Herzsignale des PQRST-Elektrogramms abzutasten, die in der Herzkammer beginnen oder diese überlaufen, und Sensor-Ereignissignale werden durch die Sensorverstärker erzeugt, wenn die Detektionskriterien erfüllt sind, die auf charakteristische Herzsignale zugeschnitten sind. Diese Sensor-Ereignissignale werden als Trigger- oder Rücksetzsignale behandelt, um eine zeitgesteuerte Periode zu starten oder zu beenden, die durch den Schrittmacher-Betriebsalgorithmus beherrscht wird. Komplexe Betriebsalgorithmen für Drei- und Vier-Kammer-Schrittmachersysteme sind in dem oben erwähnten'324-Patent und in der gemeinsam übertragenen, ebenfalls anhängigen US-Patentanmeldung, Aktenzeichen Nr. 09/439,244, eingereicht am 12. November 1999 für ein Viellagen-Herzschrittmachersystem mit konditioneller Refraktärperiode dargestellt.
Zusätzlich sind weitere analoge Sensorverstärker vorgesehen, um EKG-Signale zu liefern, die durch einen ADC digitalisiert und dann in einem RAM als Episodendaten für eine Uplink-Datenübertragung zu einem externen Programmierer gespeichert werden, wie oben unter Bezugnahme auf 2 beschrieben wurde. Solche herkömmlichen Sensorverstärker nach dem Stand der Technik sind immer komplexer geworden, da man von ihnen erwartet, dass sie die interessierenden Charakteristiken in Herzsignalen in jeder der Herzkammer oder bei der Vielstellenabtastung in derselben Herzkammer unterscheiden. In einem Vier-Kammer-Schrittmachersystem sind separate Sensorverstärker oder Multiplex-Sensorverstärker mit jedem ausgewählten Paar der Sensorelektroden gekoppelt, die über das Herz verteilt sind.
Diese Probleme und Bedenken können durch die selektive Verwendung von selbst-getakteten, logischen und/oder adiabatischen taktgespeisten, durch Logik implementierte DSPs statt herkömmlicher analoger und digitaler, getakteter Logikschaltungen gemildert werden. 16 zeigt ein Vier-Kammer-Schrittmachersystem, das Elektrodenpaare verwendet, die für das rechte Atrium (RA), das linke Atrium (LA), das rechte Ventrikel (RV) und das linke Ventrikel (LV) ausgewählt würden, von denen interessierende, charakteristische, elektrische Signale durch solch einen DSP detektiert würden, die in jeder dieser Kammern beginnen oder diese überlaufen. Darüber hinaus würde das Nah-Feld- oder Fern-Feld-EKG abgetastet und durch weitere DSPs verarbeitet, die mit ausgewählten bipolaren oder unipolaren Sensorelektroden respektive zum Zwecke einer Ereignis-bezogenen oder Episodenbezogenen EKG-Datenspeicherung gekoppelt sind. Die DSPs, die das Verarbeiten des EKG-Signals durchführen, hätten dann unterschiedliche Verstärkungsgrade und Filter- und Signalverarbeitungscharakteristiken als DSPs, die die Eventdetektion durchführen, es könnten jedoch einige oder alle der Sensorelektrodenpaare in den vier Kammern sowohl für die EGK-Signalverarbeitung als auch für die Ereignisdetektion verwendet werden. So sind beispielsweise die RA-, LA-, RV- und LV-Sensorelektrodenpaare mit den Eingängen der selbst-getakteten Logik-DSP3 (156'), DSP4 (158'), DSP5 (160') und DSP6 (162') gekoppelt, und ausgewählte Paare der Fern-Feld- und Nah-Feld-EGK-Sensorelektroden sind mit den Eingängen der selbst-getakteten Logik DSP7 (164') und DSP8 (166') gekoppelt.
Zusätzlich werden die Ausgangssignale der physiologischen Sensoren mit den Eingängen der selbst-getakteten Logik DSP1 (152') und DSP2 (154') gekoppelt. Einer oder mehrere physiologische Sensoren können verwendet werden, um Signale abzuleiten, die den Bedarf für eine Herz-Ausstoßleistung von einem Patienten darstellen, um die Herzrate, das Timing und die Sequenz der Abgabe von Schrittmacherpulsen zu den rechten und linken Atrien und Ventrikeln einzustellen. Ein derartiger, physiologischer Sensor kann einen Aktivitätssensor umfassen, der an dem Gehäuse des Schrittmachersystem-IPGs montiert ist, und ein anderer Sensor kann einen Blutgas-, Blutdruck-, Temperatur-, Gering-Ventilations-(MV)- oder pH-Sensor umfassen. Die Ausgangssignale solcher Sensoren werden in einem Schrittmacherraten-Stellalgorithmus verarbeitet und kombiniert, wie beispielsweise in den gemeinsam übertragenen US-Patent Nrn. 5,282,839 und 5,562,711 offenbart ist, um eine optimale Schrittmacherrate abzuleiten.
Die Substitution von getakteten Logik-DSPs für solche komplexen Sensorverstärker und auch für Schaltungen, die Ausgangssignale von physiologischen Sensoren verarbeiten, ist beschrieben in der gemeinsam übertragenen, anhängigen US-Patentanmeldung, Aktenzeichen Nr. 09/399,318, eingereicht am 20. September 1999, für ein Herzschrittmachersystem mit verbesserter, physiologischer Ereignis-Klassifikation und Herzüberwachung, basierend auf DSP und mit dem Aktenzeichen 09/181,460, eingereicht am 28. Oktober 1998, für Stromversorgungsherabsetzung in medizinischen Geräten unter Verwendung von mehrfachen Speisespannungen und Taktfrequenzkontrolle. Die Arbeitsprinzipien solcher DSPs bleiben die gleichen unabhängig davon, ob sie in adiabatischer taktgespeister Logik oder in selbst-getakteter Logik des oben beschriebenen Typs implementiert sind.
Das Mikrocomputer-Takt- und -Kontroll-System 102' in 16 antwortet auf Herz-Sensor-Ereignissignale, die von den DSP3-DSP7 erzeugt werden, in einer Vielzahl verschiedener Weisen. Gewisse nicht-refraktäre Sensorereignisse bestimmen den Zeitablauf von Schrittmacher-Escape-Intervallen, und Verzögerungsintervalle werden durch den adiabatischen, taktgespeisten Logikzeitgeberblock 150 zeitlich ausgezählt, wie unten beschrieben wird. Das Timing und die Sequenzen spezieller Herzsensor-Ereignissignale werden Raten- und Muster-Kriterien unterworfen, um beispielsweise festzustellen, ob ein Tachyarrhythmie-Zustand existiert, und um seinen Effekten durch Betriebsartenumschaltung, Ratenstabilisierung und dergleichen entgegenzuwirken oder diese zu mildern. Zusätzlich können die EKG-Signale, die von DSP7 und DSP8 ausgegeben werden und physiologische Sensorsignale, die von DSP1 und DSP2 ausgegeben werden, in Speicherplätzen des RAM in dem Speicher 144 gespeichert werden. Auf diese Weise können Episodendaten für den späteren Zugriff und die Uplink-Telemetrie zu dem externen Programmierer 110 gespeichert werden.
Die Zeit für das programmierbare Escape-Intervall wird vorzugsweise durch einen adiabatischen, taktgespeisten Zeitgeber 150 gemessen, der das programmierte Escape-Intervall als Vielfaches des von dem Kristalloszillator erzeugten Taktintervalls misst. Der selbst-getaktete, logische Mikroprozessor 142' antwortet auf Unterbrechungssignale, beispielsweise auf ein Sensor-Ereignissignal oder einen Sensorausgang durch ein DSP oder durch das Ablaufen des Escape-Intervalls oder anderer Zeitperioden oder auf den Empfang eines Downlink-Telemetriesignals oder dergleichen. Der selbstgetaktete, logische Mikroprozessor 142' (oder der adiabatische, taktgespeiste Logikmikroprozessor 142) führt die Funktionen der Kontrolle der Arbeitsweise aufgrund der einprogrammierten Betriebsweise durch und legt die programmierten Betriebsparameterwerte, beispielsweise das programmierte Schrittmacher-Escape-Intervalle, die AV-Verzögerung und post-atriale und post-ventrikuläre Verzögerungen, mit seiner eigenen Fortpflanzungsgeschwindigkeit beim Empfang eines Unterbrechungssignals an und kehrt dann zu einem Ruhezustand zurück.
Die Zahl n der DSP-ICs 50, die in dem Schrittmachersystem von 16 verwendet werden, hängt davon ab, wie es in einem speziellen Schrittmacher IPG oder ICD-IPG verwendet werden soll. Das Vielkammer-Schrittmachersystem, das in 16 gezeigt ist, ist insbesondere auf das Stimulieren krankheitsbefallener Herzen gerichtet, die Leitungsdefekte und/oder ein kongestives Herzversagen (CHF) haben. Bei CHF werden Herzdepolarisationen, die natürlicher Weise in einer oberen oder unteren Herzkammer auftreten, nicht in einer zeitgemäßen Art entweder innerhalb der Herzkammer oder zu der anderen oberen oder unteren Herzkammer geleitet. In solchen Fällen kontrahieren die rechte und die linke Herzkammer nicht in optimaler Synchronisation miteinander, und der Herzausstoß leitet aufgrund der Leitungsdefekte. Zusätzlich treten spontane Depolarisationen des linken Atriums oder des linken Ventrikels an untypischen Stellen dieser linken Herzkammern auf, und die natürliche Aktivierungssequenz wird erheblich gestört. In solchen Fällen lässt der Herzausstoß nach, weil die Kontraktionen der rechten und linken Herzkammern nicht genügend synchronisiert sind, um Blut daraus auszustoßen. Ferner können signifikante Leitungsstörungen zwischen dem rechten und dem linken Atrium ein Flimmern oder eine Fibrillation des linken Atriums zur Folge haben.
Eine Anzahl von Vorschlägen wurden gemacht, um Schrittmachertherapien bereitzustellen, um diese Zustände zu erleichtern und eine synchrone Depolarisation und Kontraktion einer einzigen Herzkammer der rechten oder der linken, der unteren oder der oberen Herzkammern wieder herzustellen, wie im Detail in dem oben genannten '324-Patent und '244-Patentanemdlung, beispielsweise beschrieben ist.
Es wurde vorgeschlagen, dass verschiedene Leitungsstörungen, bei denen sowohl Bradycardia als auch Tachycardia einer Herzkammer eine Rolle spielen, von Schrittmacherpulsen profitieren könnten, die bei mehreren Elektrodenplätzen, die in oder um eine einzige Herzkammer herum oder in den rechten und linken Herzkammern positioniert sind, synchron mit einer Depolarisation anzulegen, die an wenigstens einer der Elektrodenplätze abgetastet worden ist. Es wird angenommen, dass der Herzausgang des Atriums und des linken Ventrikels erheblich verbessert werden kann, wenn der Gleichtakt der linken und linken Herzkammer entweder durch gleichzeitiges Abgeben oder durch spezifizierte Sequenzen der Anwendung von rechten und linken Herzkammer-Schrittmacherpulsen wieder hergestellt wird, insbesondere in Patienten, die unter verzögerter Kardiomyopathie und CHF leiden. In Fällen, bei denen Leitungsdefekte in einer einzigen Herzkammer eine Rolle spielen, wird vermutet, dass eine Verbesserung des Herzausstoßes dadurch erreicht werden kann, dass Schrittmacher/Sensor-Elektroden an spezifizierten Stellen der einen Herzkammer angeordnet werden und dass alle Stellen gleichzeitig oder in einer bestimmten Reihenfolge je nach der Stelle stimuliert werden, wo ein Sensor-Ereignis als erstes während des Zeitablaufs eines Schrittmacher-Escape-Intervalls abgetastet wird.
Bei Zwei-Kammer- (Zwei-Atrial- oder Zwei-Ventrikulär-) Schrittmachern werden die Schrittmacherpulse zu der einen oder der anderen oder zu beiden rechten und linken Herzkammern bei Ablauf eines Schrittmacher-Escape-Intervalls abgeliefert. Das Escape-Intervall wird nach Abgabe eines Schrittmacherpulses oder nach einem nicht-refraktären, rechten oder linken Herzkammer-Sensor-Ereignis erneut gestartet. Die Zeitperioden nach dem Ereignis werden bei Abgabe eines Schrittmacherimpulses oder bei einem refraktären oder nicht-refraktären Sensor-Ereignis gestartet. Die Verzögerung rechts-nach-links- oder links-nach-rechts-Leitung einer hervorgerufenen Depolarisation, die aus einer Abgabe eines Schrittmacherimpulses an die rechte bzw. linke Herzkammer und der Erfassung bzw. Capture dieser Herzkammer resultiert, läuft über die nicht angesteuerte Schrittmacher/Sensor-Elektrode nach einer Verzögerung, die es ermöglicht, dass sie abgetastet und irrtümlicherweise als refraktäres Sensor-Ereignis charakterisiert wird. Hier kann ebenfalls ein zweites, erneutes Starten der Zeitperioden nach dem Ereignis aufgrund eines fehlerhaft charakterisierten, refraktären Sensor-Ereignisses zur Folge haben, dass auf das nächste wahre, spontane Sensorereignis in entweder der rechten oder der linken Herzkammer nicht geantwortet wird. So kann die Zeitablaufsteuerung der Abgabe der zwei-adrialen oder zwei-ventrikulären Schrittmacherpulse unterbrochen werden.
Ähnliche Probleme treten in AV-sequenziellen, biatrialen und/oder biventrikulären Schrittmachersystemen auf, in denen drei oder vier Herzkammern schrittmachergesteuert und abgetastet werden. Ein V-A-Schrittmacher-Escape-Intervall wird typischer Weise durch eines der folgenden Ereignisse erneut gestartet: Abgabe eines ventrikulären Schrittmacherpulses bei Zeitablauf einer AV-Verzögerung an eine der rechten oder linken oder an beide Ventrikel; ein spontanes, nicht-refraktäres, ventrikuläres Sensor-Ereignis, das in einem Ventrikel abgetastet wird, bevor die Zeit der AV-Verzögerung abläuft; oder ein spontanes, nicht-refraktäres, ventrikuläres Sensor-Ereignis, das in einem Ventrikel abgetastet wird, bevor die Zeit des V-A-Escape-Intervalls abläuft und typischerweise nach dem Ablauf eines einer oberen Rate zugeordneten Intervalls (URI), das die maximale Schrittmacherrate definiert. Ein Satz von post-ventrikulären Ereignis-Zeitgeber werden gestartet bei jedem derartigen Ereignis und beim Zeitablauf von post-ventrikulären Ereignis-Perioden, beispielsweise der atrialen und ventrikulären Leerperiode und der Refraktärperiode und von URI. Die post-ventrikulären Ereignis-Zeitgeber starten eine ventrikuläre Refraktärperiode (VRP) und wenigstens eine post-ventrikuläre Ereignis-Periode, die die Behandlung eines atrialen Sensor-Ereignisses bewirkt, welches während der Ablaufzeit auftritt. Beispielsweise kann ein atriales Sensor-Ereignis, das während des Zeitablaufs einer post-ventrikulären, atrialen Refraktärperiode (PVARP) auftritt, zum Zwecke einer Rücksetzung des V-A-Escape-Intervalls und zum Starten der AV-Verzögerung ignoriert werden. Die PVARP ist typischerweise programmierbar und kann eingestellt werden, um eine Antwort auf ein atriales Sensor-Ereignis zu verhindern, das dadurch bewirkt werden kann, dass die aufkommende Leitfähigkeit der spontanen oder provozierten, ventrikulären Depolarisation durch das Atrium und zu den atrialen Schrittmacher/Sensor-Elektroden abgetastet wird. Die PVARP, VRP und das URI-Intervall werden jedes Mal neu gestartet, wenn ein ventrikulärer Schrittmacherpuls abgegeben wird, und wenn ein refraktäres oder nicht-refraktäres, ventrikuläres Sensor-Ereignis auftritt.
Die V-A-Verzögerung wird auch durch seinen Zeitablauf und die Abgabe des programmierten, atrialen Schrittmacherpulses oder der Schrittmacherpulse oder durch ein nicht-refraktäres, atriales Sensor-Ereignis beendet. Eine atriale refraktäre Periode (ARP) und ein AV-Verzögerungs-Intervall werden bei Beendigung des V-A-Escape-Intervalls aufgenommen. Ein einziger, ventrikulärer Schrittmacherpuls oder rechte und linke, ventrikuläre Schrittmacherpulse werden beim Ablauf des AV-Verzögerungsintervalls abgegeben, oder das AV-Verzögerungsintervall wird durch ein nicht-refraktäres, ventrikuläres Sensor-Ereignis beendet, das vor seinem Zeitablauf detektiert wird. Das V-A-Escape-Intervall wird dann erneut gestartet.
Die Abgabe von Schrittmacherpulsen an die rechten und linken Herzatrien und -ventrikel beim Ablauf der AV-Verzögerung und des V-A-Escape-Intervalls respektive wird durch die programmierte Sequenz beherrscht, die simultan oder mit einer rechts-zu-links- oder links-zu-rechts-Verzögerung sein kann und durch ein Sensor-Ereignis, das in der zweiten Kammer detektiert wird, zugelassen oder gesperrt werden, die vor dem Zeitablauf der Verzögerung stimuliert werden soll. Eine ähnliche Betriebs weise wird bei dem Schrittmacher an mehreren Stellen und beim Abtasten an unter Abstand liegenden Schrittmacher/Sensor-Elektroden-Stellen in einer einzigen atrialen und/oder ventrikulären Herzkammer durchgeführt.
Probleme tauchen bei der Implementierung der Herzstimulation an mehreren Stellen in einer einzigen Herzkammer oder der Herzstimulation in der rechten und linken Herzkammer im Zusammenhang mit herkömmlichen Zeitgeber- und Steuersystemen zum Charakterisieren und Antworten auf Sensor-Ereignissignale auf, die durch Sensorverstärker erzeugt werden, die mit unter Abstand angeordneten Schrittmacher/Sensor-Elektroden gekoppelt sind. Falsche Antworten können durch Depolarisationen getriggert werden, die zwischen den unter Abstand angeordneten Schrittmacher/Sensor-Elektrodenstellen geleitet und durch Sensorverstärker abgetastet werden, die mit diesen Schrittmacher/Sensor-Elektroden gekoppelt sind und die die Zeitsteuerung und die Abgabe nachfolgender Schrittmacherimpulse stören. In Rechts- und Links-Herzschrittmachersystemen treten Schrittmacher- und Sensorprobleme auf, wenn die rechts-zu-links- oder links-zu-rechts-Leitungsverzögerungen in Abhängigkeit von der Anordnung der linken Ventrikel-Schrittmacher/Sensorelektrode, den Übergangsbedingungen des Herzens und chronischer CHF variieren.
Das oben beschriebene Schrittmachersystem von 16 kann als solch ein Zweikammer-Schrittmachersystem für zwei, drei oder vier Kammern oder ein Einkammer-Schrittmachersystem mit mehreren Messstellen spezifiziert werden, wobei die verwendeten DSPs so abgestimmt sind, dass sie echte refraktäre und nicht-refraktäre Sensor-Ereignisse und spontane und geleitete Sensor-Ereignisse an jeder Elektrodenstelle in einer einzigen Herzkammer oder in den rechten und linken Herzkammern unterscheiden.
Obwohl das bevorzugte Ausführungsbeispiel eines Schrittmachersystems, mit dem das oben beschrieben wird, verhältnismäßig komplex ist, ist ersichtlich, dass dieselbe Kombination von adiabatischer, getakteter und selbst-getakteter Logik in weniger komplexen Schrittmachersystemen vorgesehen sein kann. Atriale oder ventrikuläre Einkammer-Schrittmachersysteme, die üblicherweise in einer AAI- oder AAIR-Betriebsweise bzw. einer VVI- oder VVIR-Betriebsweise arbeiten, oder ein herkömmliches AV-Sequenz-Schrittmachersystem, das in der DDD- oder DDDR-Betriebsweise arbeitet, können mit einer adiabatischen, taktgespeisten Logik allein oder mit einer Kombination einer adiabatischen, taktgespeisten Logik und einer selbst-getakteten Logik implementiert werden.
Die Herstellung der adiabatischen, taktgespeisten Logik alleine oder mit einer selbst-getakteten Logik in einem einzigen IC in den IMD-Betriebssystemarchitekturen der vorliegenden Erfindung ist mit verschiedenen Herstellungstechniken kompatibel, beispielsweise Silizium auf Insulator- (SOI)-, Silizium auf Saphir- (SOS)-CMOS-Technologien und auch mit herkömmlichen Silizium-CMOS-Technologien.
Die vorliegende Erfindung, wie sie hier beschrieben ist, ist eine gangbare Technologie zur Verwendung von DSPs, um mehrere Funktionen aufgrund der Art und Weise durchzuführen, in der der Stromverbrauch für solche DSPs reduziert werden kann.
Zusätzlich können, da der Stromverbrauch durch Einbeziehung von adiabatischer, taktgespeister Logik gemäß der Erfindung in die Geräte reduziert wird, weitere Funktionen zu den Geräten hinzugefügt werden, so dass auf diese Weise von dem Vorteil der Stromeinsparungsaspekte der vorliegenden Erfindung Gebrauch gemacht wird. Beispielsweise können Morphologie-Detektionsfunktionen hinzugefügt werden, ohne den Energieverbrauch zu erhöhen, wenn die DSPs in taktgespeister Logik oder in selbst-getakteter Logik implementiert werden. Insbesondere kann die Unterscheidung von tetrograden P-Wellen und antegraden P-Wellen einer EKG-Wellenform, die Unterscheidung von P-Wellen von Fern-Feld-R-Wellen; die Unterscheidung von AF-A-Flimmern-AT von Sinustachykardien, die Unterscheidung von VT-VF-V-Flimmern von SVT; und die Unterscheidung von Herzsignalen von elektromagnetischen Interferenzen unter Verwendung der Detektionsschaltungen der vorliegenden Erfindung implementiert werden.
Während die vorliegende Erfindung mit speziellen Begriffen eines bevorzugten Ausführungsbeispiels gezeigt und beschrieben wurde, ist verständlich, dass dadurch keine Einschränkung des Schutzumfangs der Erfindung beabsichtigt ist. Der Schutzumfang der Erfindung wird nur durch die beigefügten Ansprüche definiert. Es ist ferner verständlich, dass Abwandlungen der hier beschriebenen, speziellen Ausführungsbeispiele, die die Prinzipien der vorliegenden Erfindung enthalten, sich dem Durchschnittsfachmann anbieten und dennoch in dem Schutzumfang der beigefügten Ansprüche liegen.

Claims

Implantierbares, medizinisches Gerät (100), um wenigstens eine Therapie auf einen Patientenkörper anzuwenden oder einen physiologischen Zustand eines Patienten zu überwachen, umfassend: eine Batterie (136), die Batterieenergie liefert; wenigstens eine integrierte Schaltung (102, 104, 118, 120, 124), die ein Betriebssystem umfasst, durch die Batterieenergie betrieben wird und Steuer- und Takt-Funktionen liefert; eine Taktschaltung (122), die durch die Batterieenergie betrieben wird und adiabatische Taktsignale liefert; einen Taktbaum (138), der die adiabatischen Taktsignale weiterleitet; und wenigstens eine adiabatische, taktgespeiste Logikschaltung (108 oder 142 oder 144 oder 146 oder 148 oder 150), die auf der wenigstens einer integrierten Schaltung ausgebildet ist, mit dem Taktbaum gekoppelt ist und auf die adiabatischen Taktsignale anspricht, um eine definierte Schaltungsfunktion, die die Energie des adiabatischen Taktsignals verwendet, synchron mit dem adiabatischen Taktsignal auszuführen, gekennzeichnet durch: wenigstens eine eigen-getaktete, logische Schaltung (108' oder 142' oder 136' oder 148'), die auf der integrierten Schaltung ausgebildet ist und vorgegebene Schaltungsfunktionen unabhängig von den adiabatischen Taktsignalen und nicht taktsynchron mit den adiabatischen Taktsignalen auszuführen, wobei der Taktbaum auf ein Minimum herabgesetzt und Taktenergie eingespart wird.
Implantierbares medizinisches Gerät nach Anspruch 1, ferner umfassend Sensormittel (Sensoreingänge oder Elektrodenpaare), um einen physiologischen Zustand eines Patienten zu erfassen und ein physiologisches Signal zu liefern, worin: die selbstgetaktete Logikschaltung ferner einen Signalprozessor (108') aufweist, der das physiologische Signal verarbeitet, wobei der Signalprozessor eine Vielzahl von selbstgetakteten Logikelementen (IC 50, 300, 400) umfasst, die in eine Kette angeordnet sind, wobei die Kette das physiologische Signal als Eingang davon empfängt, das physiologische Signal verarbeitet und das verarbeitete physiologische Signal nach einer selbstgetakteten, logischen Fortpflanzungsverzögerung an einen Ausgang liefert, und worin die Vielzahl der selbstgetakteten, logischen Elemente Funktionen unabhängig von und nicht taktsynchron mit den adiabatischen Taktsignalen ausführen.
Implantierbares medizinisches Gerät nach Anspruch 1 oder Anspruch 2, das als Therapieanwendungsvorrichtung zum Anwenden einer Therapie auf einer zeitgesteuerten Basis an einen Patienten in Abhängigkeit von einem physiologischen Zustand eines Patienten konfiguriert ist und ferner Therapieanwendungsmittel (106) aufweist, um eine Therapie an den Patienten in Antwort auf ein Therapietriggersignal anzuwenden, worin: die adiabatische, taktgespeiste Logikschaltung auf die adiabatischen Taktsignale anspricht, um ein Therapieanwendungsintervall auszutakten und ein Therapietriggersignal beim Zeitablauf des Therapieanwendungsintervalls zu erzeugen.
Implantierbares medizinisches Gerät nach einem der Ansprüche 1 bis 3, ferner umfassend Sensormittel (Sensoreingänge oder Elektrodenpaare) zum Abtasten eines physiologischen Zustandes eines Patienten und zum Liefern eines physiologischen Signals, worin: die selbstgetaktete Logikschaltung (108') ferner einen digitalen Signalprozessor (152') oder (154') oder 156' oder 158' oder 160' oder 162' oder 164' oder 166') aufweist, der mit den Sensormitteln gekoppelt ist und eine Analog-zu-Digital-Umsetzung des physiologischen Signals, das von den Sensormitteln geliefert wird, und eine Signalverarbeitung des digitalisierten physiologischen Signals zu liefern.
Implantierbares medizinisches Gerät nach Anspruch 1, welches als implantierbarer medizinischer Monitor konfiguriert ist, um einen physiologischen Zustand eines Patienten periodisch zu überwachen, ferner umfassend: einen Speicher (144 oder 144') mit einer Vielzahl von Speicherplätzen; Sensormittel (Sensoreingänge oder Elektrodenpaare) zum Erfassen eines physiologischen Zustands eines Patienten und zum Liefern eines physiologischen Signals; und worin die selbstgetaktete Logikschaltung (108') ferner einen digitalen Signalprozessor (152' oder 154' oder 156' oder 158' oder 160' oder 162' oder 164' oder 166') aufweist, der mit den Sensormitteln gekoppelt ist und eine Analog-zu-Digital-Umsetzung des physiologischen Signals, das von den Sensormitteln geliefert wird, und eine Signalverarbeitung des digitalisierten physiologischen Signals liefert; und Mittel (142, 142') zum Triggern der Abspeicherung des digitalen physiologischen Signals in der Vielzahl der Speicherplätze.
Implantierbares medizinisches Gerät nach Anspruch 5, worin die physiologischen Sensormittel Sensorelektroden aufweist, die ein elektrisches Signal eines Körperorgans oder eines Muskels abtasten.
Implantierbares medizinisches Gerät nach Anspruch 5, worin die physiologischen Sensormittel Sensorelektroden umfassen, die ein Herzsignal abtasten.
Implantierbares medizinisches Gerät nach Anspruch 7, worin die physiologischen Sensormittel einen physiologischen Sensor umfassen, der einen Zustand oder einen Status eines Körpers, ausgewählt aus der Gruppe, bestehend aus der physikalischen Aktivität des Körpers, dem Blutdruck, der Bluttemperatur, der Blutgaskonzentration und des Blut-pH abtastet.
Implantierbares medizinisches Gerät nach Anspruch 1, ferner umfassend Sensormittel (Sensoreingänge oder Elektrodenpaare) zum Abtasten eines physiologischen Zustandes des Patienten und zum Liefern eines physiologischen Signals, worin: die selbstgetaktete Logikschaltung (108') ferner einen digitalen Signalprozessor (152' oder 154' oder 156' oder 158' oder 160' oder 162' oder 164' oder 166') umfasst, der mit den Sensormitteln gekoppelt ist und eine Analog-zu-Digital-Umsetzung des physiologischen Signals, das von den Sensormitteln geliefert wird, und eine Verarbeitung des digitalisierten physiologischen Signals zu liefern unter Bezugnahme auf abgegebene Entscheidungskriterien, die die Anwesenheit oder das Fehlen einer vorgegebenen Charakteristik des physiologischen Signals entscheiden, und das ein Sensorereignissignal liefert, wenn eine vordefinierte Charakteristik festgestellt wird.
Implantierbares medizinisches Gerät nach Anspruch 9, worin: die adiabatische, taktgespeiste Logikschaltung wenigstens einen adiabatischen, taktgespeisten Taktgeber (150) aufweist, der Zeitperioden als Vielfache der Taktzeitperiode in Antwort auf ein Sensorereignissignal auszählt, und ferner umfassend: Mittel (142 oder 142'), die das Auswählen einer Zeitperiode durch den Zeitgeber anspricht, um eine erste Gerätebetriebsweise durchzuführen, und auf ein Sensorereignissignal ansprechen, welches während des Auszählens einer Zeitperiode auftritt, Ansprechen, um eine zweite Gerätebetriebsweise durchzuführen.
Implantierbares medizinisches Gerät nach Anspruch 9, das als implantierbares Herzschrittmachersystem konfiguriert ist, das Schrittmacher/Sensor-Elektroden hat, die wenigstens einer Herzkammer zugeordnet und mit dem digitalen Signalprozessor gekoppelt sind, wobei der digitale Signalprozessor ein Sensorereignissignal liefert, wenn abgetastete Herzsignale vorgegebene Kriterien erfüllen, worin: die adiabatische, taktgespeiste Logikschaltung wenigstens einen adiabatischen taktgespeisten Taktgeber (150), der einen Schrittmacher-Escapeintervall als ein Vielfaches der Taktzeitperiode in Antwort auf ein Sensorereignissignal herunterzählt; und ferner umfassend: Schrittmacherpuls-Abgabemittel (106), die mit den Schrittmacher/Sensor-Elektroden gekuppelt sind, die getriggert werden können, um einen Schrittmacherimpuls an die Herzkammer abzugeben; und Mittel (142 oder 142'), die auf das Auszählen der Schrittmacher-Escapeintervall-Zeitperiode durch den Zeitgeber ansprechen, um die Abgabe eines Herzimpulses durch die Schrittmacherpuls-Abgabemittel durch die Schrittmacher/Sensor-Elektroden zu triggern und um in Antwort auf ein Sensorereignissignal, das während des Ablaufs des Schrittmacher-Escapeintervalls geliefert wird, das Schrittmacher-Escapeintervall erneut zu starten.
Implantierbares medizinisches Gerät nach Anspruch 1, ferner umfassend Sensormittel (Sensoreingänge oder Elektrodenpaare) zum Abtasten eines physiologischen Zustandes eines Patienten und zum Liefern eines physiologischen Signals, worin: die adiabatische, taktgespeiste Schaltung (108) einen digitalen Signalprozessor (152 oder 154 oder 156 oder 158 oder 160 oder 162 oder 164 oder 166) aufweist, der mit den Sensormitteln gekoppelt ist und eine Analog-zu-Digital-Umsetzung des physiologischen Signals, das von den Sensormitteln geliefert wird, und eine Signalverarbeitung des digitalisierten physiologischen Signals zu liefern.
Implantierbares medizinisches Gerät nach Anspruch 12, das als implantierbarer medizinischer Monitor zur periodischen Überwachung eines physiologischen Zustands eines Patienten konfiguriert ist, ferner umfassend: einen Speicher (144 oder 144') mit einer Vielzahl von Speicherplätzen; und Mitteln (142, 142') zum Triggern einer Abspeicherung des physiologischen Sensorsignals in der Vielzahl der Speicherplätze.
Implantierbarer medizinischer Monitor nach Anspruch 13, worin die physiologischen Sensormittel Sensorelektroden umfassen, die ein elektrisches Signal eines Körperorgans oder eines Muskels abtasten.
Implantierbarer medizinischer Monitor nach Anspruch 13, worin die physiologischen Sensormittel Sensorelektroden umfassen, die ein Herzsignal erfassen.
Implantierbarer medizinischer Monitor nach Anspruch 15, worin die Sensormittel einen physiologischen Sensor umfassen, der einen Zustand oder einen Status eines Körpers aus einer Gruppe, bestehend aus der physiologischen Aktivität des Körpers, dem Blutdruck, der Bluttemperatur, der Blutgaskonzentration und des Blut-pH abzutasten.
Implantierbares medizinisches Gerät nach Anspruch 1, ferner umfassend Sensormittel (Sensoreingänge oder Elektrodenpaare) zum Abtasten eines physiologischen Zustands eines Patienten und zum Liefern eines physiologischen Signals, worin: die adiabatische taktgespeiste Logikschaltung (108) ferner einen digitalen Signalprozessor (152 oder 154 oder 156 oder 158 oder 160 oder 162 oder 164 oder 166) umfasst, der mit den Sensormitteln gekoppelt ist und eine Analog-zu-Digital-Umsetzung des physiologischen Signals, das von den Sensormitteln geliefert wird, und eine Verarbeitung eines digitalisierten physiologischen Signals unter Bezugnahme auf vorgegebene Entscheidungskriterien zu liefern, die das Vorhandensein oder Fehlen einer vorgegebenen Charakteristik des physiologischen Signals feststellen, zu liefern und um ein Sensorereignissignal bei Feststellung der vorgegebenen Charakteristik zu liefern.
Implantierbares medizinisches Gerät nach Anspruch 17, worin: die adiabatische, taktgespeiste Logikschaltung wenigstens einen adiabatischen taktgespeisten Zeitgeber (150) aufweist, der Zeitperioden als Vielfaches der Taktzeitperiode in Antwort auf ein Sensorereignissignal auszählt, und ferner umfassend: Mittel (142 oder 142'), die auf den Ablauf der Zeitperiode von dem Zeitgeber ansprechen, um eine erste Gerätebetriebsweise durchzuführen und auf ein Sensorereignissignal ansprechen, um während des Ablaufs der Zeitperiode ansprechen, um eine zweite Gerätebetriebsweise durchzuführen.
Implantierbares medizinisches Gerät nach Anspruch 18, das als implantierbares Herzschrittmachersystem mit Schrittmacher/Sensor-Elektroden konfiguriert ist, die wenigstens einer Herzkammer zugeordnet und mit dem digitalen Signalprozessor gekoppelt sind, wobei der digitale Signalprozessor ein Sensorereignissignal liefert, wenn die abgetasteten Herzsignale vorgeschriebene Kriterien erfüllen, worin: Die adiabatische, taktgespeiste Logikschaltung wenigstens einen adiabatischen, taktgespeisten Zeitgeber (115) aufweist, der ein Schrittmacher-Escapeintervall als ein Vielfaches der Taktzeitperiode in Antwort auf ein Sensorereignissignal auszählt; und ferner umfassend: Schrittmacherpuls-Abgabemittel (106), die mit den Schrittmacher/Sensor-Elektroden gekoppelt sind und getriggert werden können, um einen Schrittmacherpuls an die Herzkammer abzugeben; und Mittel (142 oder 142'), die auf den Ablauf der Schrittmacher-Escapeintervall-Zeitperiode durch den Zeitgeber ansprechen, um die Abgabe eines Schrittmacherpulses durch die Schrittmacherpuls-Abgabemittel durch die Schrittmacher/Sensorelektroden zu triggern, und die auf ein Sensorereignissignal, das während des Zeitablaufs des Schrittmacher-Escapeintervalls geliefert wird, ansprechen, um das Schrittmacher-Escapeintervall erneut zu starten.
Implantierbares medizinisches Gerät nach einem der Ansprüche 1 bis 19, worin das Betriebssystem ein Mikrocomputer-basierendes Steuer- und Zeitgebersystem (102a) umfasst, welches einen selbstgetakteten, logischen Mikroprozessor (142'), einen Takt- und Steuerbus (140), einen RAM/ROM-Speicher (144'), der Daten und Betriebsbefehlsätze von Algorithmen zum Betrieben des Geräts speichert, umfasst, wobei das Mikrocomputer-basierende Takt- und Steuersystem entsprechend den gespeicherten Daten und Betriebsinstruktionssätzen arbeitet, um Zeitperioden aufzustellen, die von dem logischen Taktgeber (150) der adiabatischen, taktgespeisten Logikschaltung ausgezählt werden, um wenigstens eine Therapieanwendung oder eine Monitorfunktion durchzuführen.
Implantierbares medizinisches Gerät nach einem der Ansprüche 1 bis 19, worin das Betriebssystem ein Mikrocomputer-basierendes Steuer- und Taktsystem (102) umfasst, welches einen adiabatischen, taktgespeisten Logikmikroprozessor (142), einen Takt- und Steuerbus (140) und einen adiabatischen, taktgespeisten RAM/ROM-Speicher (144) aufweist, der Daten und Betriebsbefehlssätze von Algorithmen zum Betreiben des Geräts speichert, wobei das Mikrocomputer-basierende Takt- und Steuersystem entsprechend den gespeicherten Daten und Betriebsbefehlsätzen arbeitet, um Zeitperiode aufzubauen, die durch einen logischen Taktgeber (150) der adiabatischen, taktgespeisten Logikschaltung heruntergezählt werden, um wenigstens eine Therapieanwendung oder eine Monitorfunktion auszuführen.
Implantierbares medizinisches Gerät nach einem der Ansprüche 1 bis 21, worin die selbstgetaktete Logikschaltung ferner eine Vielzahl von selbstgetakteten Logikelementstufen (400) aufweist, die ein Eingangssignal an einem Eingang davon aufnehmen, das Eingangssignal verarbeiten und ein verarbeitetes Ausgangssignal an einem Ausgang davon nach einer selbstgetakteten, logischen Fortpflanzungsverzögerung liefern, worin die Vielzahl der selbstgetakteten logischen Elemente Funktionen unabhängig von und nicht zeitsynchron mit dem adiabatischen Taktsignal ausführen.