DE4430811C1 - Ion-sensitive FET prodn., useful for mfg. integrated liq. sensor circuit - Google Patents

Ion-sensitive FET prodn., useful for mfg. integrated liq. sensor circuit

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DE4430811C1 DE19944430811 DE4430811A DE4430811C1 DE 4430811 C1 DE4430811 C1 DE 4430811C1 DE 19944430811 DE19944430811 DE 19944430811 DE 4430811 A DE4430811 A DE 4430811A DE 4430811 C1 DE4430811 C1 DE 4430811C1
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Abstract

ISFET prodn. involves (a) structuring source, drain and ion-sensitive gate regions; (b) depositing a silicon oxide-silicon nitride double layer (12a, 12b) as gate insulator (12); (c) forming contact openings in the double layer above the source and drain regions; (d) depositing and structuring conductor lines (24, 28) which directly contact the source and drain regions; (e) depositing an insulating surface planarising layer (26, 26', 30); (f) etching a trench extending down to the double layer above the source and drain regions respectively adjacent the ion-sensitive region; (g) depositing a silicon carbide layer (38); and (h) etching a cavity (40) which is enclosed by the trench and which extends down to the double layer (12a, 12b) above the ion-sensitive region.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Her stellen eines ionensensitiven Feldeffekttransistors. The present invention relates to a method for Her provide an ion-sensitive field effect transistor.

Insbesondere betrifft die vorliegende Erfindung ein Herstel lungsverfahren für eine integrierte Flüssigkeitssensorschal tung auf Feldeffekttransistorbasis zum Nachweisen von Ionen in der zu untersuchenden Probenflüssigkeit. Specifically, the present invention relates to a herstel averaging method for an integrated liquid sensor TIC on field effect transistor base for detecting ions in the sample liquid to be examined. Typischerweise werden derartige integrierte Flüssigkeitssensorschaltungen mit ionensensitiven Feldeffekttransistoren (ISFET) reali siert, denen zur Signalauswertung eine Auswertungsschaltung zugeordnet ist, welche MISFETs (Metal Insulator Semiconduc tor Field Effect Transistor) aufweist. Typically, such liquid sensor integrated circuits with ion-sensitive field effect transistors (ISFET) Siert reali, which is assigned for signal evaluation, an evaluation circuit having MISFETs (Metal Insulator Semiconduc gate Field Effect Transistor).

Typischerweise wird bei derartigen integrierten Flüssig keitssensorschaltungen die Probenflüssigkeit über eine sepa rate Referenzelektrode auf ein definiertes Potential ge setzt, wodurch die in ihr enthaltenen Ionen, die beispiels weise H⁺-Ionen sein können, an der Sensoroberfläche eine Ladung bilden. Typically, in such an integrated liquid, the sample liquid through a sepa rate reference electrode at a defined potential keitssensorschaltungen ge sets, whereby the ions contained therein, the example embodiment can be H⁺ ions form at the sensor surface a charge. Diese bewirkt ebenso wie das Gatepotential bei einem MOS-Transistor innerhalb des ISFET ein elektri sches Feld, welches den Feldeffekt bewirkt. This causes, as well as the gate potential in a MOS transistor within the ISFET electrical ULTRASONIC a field which causes the field effect. Bei einem Be trieb des ISFET kann dessen Gate-Source-Spannung gemessen werden, die über eine Eichkennlinie für den jeweils verwen deten ISFET eine Zuordnung der Ionenkonzentration in der Flüssigkeit ermöglicht, welche beispielsweise im Falle von H⁺-Ionen der pH-Wert ist. At a loading of the ISFET operating may whose gate-source voltage can be measured which enables an assignment of the ion concentration in the liquid via a calibration curve for the Deten USAGE each ISFET, which is, for example, in the case of H + ions of the pH. Zum Nachweis anderer Ionen können Ionophore oder andere Schichten auf der Oberfläche des ISFET verwendet werden. For the detection of other ions ionophores or other layers on the surface of the ISFET may be used.

Wird der aktive Gatebereich des ISFET mit einer biologischen oder biochemischen Membran versehen, so kann der ISFET als Biosensor zur Detektion biologischer und/oder biochemischer Stoffe in der Flüssigkeit verwendet werden. If the active gate region of the ISFET provided with a biological or biochemical membrane, the ISFET may be used as a biosensor for the detection of biological and / or biochemical substances in the fluid. Diese Stoffe bringen mit Hilfe von biologisch wirkenden Komponenten, wie beispielsweise Mikroben, oder mit Hilfe von biochemisch wirkenden Komponenten, wie beispielsweise Enzyme, Antikör per, Rezeptoren usw., physikalische Effekte hervor, die ihrerseits direkt oder indirekt über weitere Zwischenreak tionen innerhalb der Sensoren ein elektrisches Ausgangssig nal als Gate-Source-Spannung des ISFET erzeugen. These substances bring with the help of biologically active components, such as microbes, or by means of biochemically active components, such as enzymes, Antikör by, receptors, etc., physical effects produced, which in turn functions directly or indirectly via other Zwischenreak within the sensors generate electric Ausgangssig nal as a gate-source voltage of the ISFET.

Die deutsche Offenlegungsschrift DE 41 15 397 A1 zeigt ein Verfahren zum Herstellen einer integrierten CMOS-Schaltung mit einem ISFET und mit einem Auswertungs-MISFET in Polysi liziumtechnologie. The German Offenlegungsschrift DE 41 15 397 A1 shows a method for manufacturing a CMOS integrated circuit with an ISFET and a evaluation MISFET in PolySi liziumtechnologie.

Dieses bekannte Verfahren strukturiert in einem Siliziumsub strat einen Drainbereich, einen Sourcebereich und einen ionensensitiven Gatebereich. This known method structured in a Siliziumsub strat a drain region, a source region and a ion-sensitive gate area. Auf dem Substrat wird eine Si liziumdioxid/Siliziumnitrid-Doppelschicht als Gateisolator abgeschieden, und nach dem Bilden von Kontaktierungsöff nungen in der Siliziumdioxidschicht/Siliziumnitrid-Doppel schicht oberhalb des Drain- bzw. des Sourcebereichs werden Leiterbahnen abgeschieden und strukturiert. On the substrate is a Si liziumdioxid / silicon nitride double layer gate insulator is deposited, and after forming Kontaktierungsöff voltages in the silicon dioxide / silicon nitride double layer above the drain and the source region are conductor tracks deposited and patterned.

Bei diesem bekannten Verfahren wird zur Definition der Flüs sigkeitssensorbereiche eine Maske erzeugt, die zur Struktu rierung einer Photopolymerschicht dient, mit der die gesamte Oberfläche der integrierten Schaltung bedeckt ist. In this known method, a mask is generated for defining the flues sigkeitssensorbereiche which serves to struc turing a photopolymer layer, with which the entire surface of the integrated circuit is covered. Mit Hilfe der durch die Photopolymerschicht 18 gebildeten Maske wird der aktive Sensorbereich geöffnet, aus dem eine während des Halbleiterprozesses benötigte TEOS-Schutzschicht 11 durch Ätzen entfernt wird. Using the mask formed by the photopolymer layer 18, the active sensor area is opened, from which a required during the semiconductor process TEOS protective layer 11 is removed by etching. Der Photolack bzw. die Photopolymer schicht verbleiben jedoch auf der Oberfläche der integrier ten Schaltung als zusätzliche Passivierungsschicht. However, the photoresist or the photopolymer layer remaining on the surface of the circuit BUILT-IN as an additional passivation layer.

Der Nachteil dieses bekannten Verfahrens besteht darin, daß die verwendeten Passivierungsschichten eine nicht befrie digende Kantenbedeckung, eine unbefriedigende chemische Re sistenz und eine niedrige mechanische Stabilität aufweisen. The disadvantage of this known method is that the passivation layers used consistency a non-damaging befrie edge coverage, an unsatisfactory chemical and Re have a low mechanical stability. Ferner zeigen diese Passivierungsschichten keine sogenannte Biokompatibilität und ermöglichen folglich keinen Sensor einsatz in der Biotechnologie oder Medizintechnik. Further, this passivation show so-called biocompatibility, and thus allow no sensor for use in biotechnology and medical technology.

Aus der Fachveröffentlichung L. Bousse, et al., "A Process for the Combined Fabrication of Ion Sensors and CMOS-Cir cuits", IEEE Electron Device Letters, Band 9, Nummer 1, Ja nuar 1988, Seiten 44 bis 46 ist bereits ein Verfahren zum Herstellen einer integrierten CMOS-Schaltung mit einem ISFET und mit einem Auswertungs-MISFET in Polysiliziumgatetechno logie bekannt. The technical publication L. Bousse, et al., "A Process for the combined Fabrication of Ion Sensors and CMOS Cir cuits", IEEE Electron Device Letters, Volume 9, Number 1, Yes Nuar 1988, pages 44 to 46 is already a a method of manufacturing a CMOS integrated circuit with an ISFET and a MISFET in evaluating polysilicon gate Techno logy known. Bei diesem Verfahren werden zunächst Isola tionsgebiete zur Abgrenzung der einzelnen Bauelemente unter einander erzeugt, sodann ein eine Gateoxidschicht aufweisen der Gateisolator gebildet, woraufhin ein Polysiliziumgate geschaffen und strukturiert wird. In this method, Isola the gate insulator and then a polysilicon gate is provided and patterned areas are generated tion with each other to delimit the individual devices, then having a gate oxide layer is formed. Anschließend werden Source und Drain der Feldeffekttransistoren realisiert. Subsequently, source and drain of the field effect transistors can be realized. Nunmehr wird der aktive Gatebereich des ISFET freigelegt, woraufhin eine Passivierungsschicht aufgebracht wird. Now, the active gate region of the ISFET is exposed, whereupon a passivation layer is applied. Bei der bekann ten integrierten Schaltung besteht der Gateisolator aus schließlich aus Siliziumdioxid. At the most ten integrated circuit of the gate insulator finally consists of silicon dioxide. Sowohl bei dem ISFET als auch bei dem MISFET der integrierten Schaltung ist der Poly siliziumbereich oberhalb der Gateoxidschicht erhalten. In both the ISFET and in the MISFET of the integrated circuit of the poly silicon region is obtained above the gate oxide layer. Der MISFET weist oberhalb des Polysiliziumgates eine Isolations schicht aus einem Niedertemperaturoxid auf, welches auf Sei ten des ISFET im Bereich des Polysiliziumgates eine Ausneh mung aufweist. The MISFET has, above the polysilicon gate, an insulation layer on a low temperature, which has to Be of the ISFET in the region of the polysilicon gate th Ausneh a determination. Die integrierte Schaltung weist als ab schließende Passivierungsschicht eine Siliziumnitridschicht auf, die im Bereich des MISFET oberhalb des Niedertempera turoxids liegt und sich im Bereich des ISFET bis zu dessen Polysiliziumgate erstreckt. The integrated circuit has, as from closing passivation layer on a silicon nitride layer, which is in the region of the MISFET above the low temperature turoxids and extending to the polysilicon gate extends in the region of the ISFET. Hierdurch ergeben sich unter schiedliche elektrische Eigenschaften des MISFET und des ISFET der integrierten Schaltung, so daß es bei dieser inte grierten Schaltung nicht möglich ist, ein weitgehend von Störgrößen befreites Meßsignal zu erhalten. This results in under schiedliche electrical characteristics of the MISFET and the ISFET of the integrated circuit, so that it is not possible with this inte grated circuit to obtain a substantially freed of interference measurement signal.

Zum technologischen Hintergrund der Erfindung werden ferner folgende Literaturstellen genannt: For technological background of the invention, the following references are also known as:
D. Harame, et al., "An Implantable Ion Sensor Transducer" Tagungsband "IEDM", 1981; D. Harame, et al, "An Implantable ion sensor Transducer" Proceedings "IEDM"., 1981;
J. Kimura, et al., "An Integrated SOS/FET Multi-Biosensor" Sensors and Actuators, 9 (1986), Seiten 373 bis 387; J. Kimura, et al, "An Integrated SOS / FET multi-biosensor" Sensors and Actuators, 9 (1986), pages 373-387. und and
K. Tsukada, et al., "A Multiple-ChemFET Integrated with CMOS Interface Circuits" Tagungsband "Transducers′ 87", 1987. K. Tsukada, et al., "A multiple-ChemFET Integrated with CMOS Interface Circuits" Proceedings "Transducers' 87" 1987.

Ausgehend von dem oben gewürdigten Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Ver fahren zum Herstellen eines ionensensitiven Feldeffekttran sistors zu schaffen, bei dem die als Passivierung des Feld effekttransistors verwendete Schicht eine gute Kantenbe deckung, eine hohe chemische Resistenz und eine hohe mecha nische Stabilität aufweist, und ferner eine Biokompatibili tät zum Einsatz des Sensors in der Biotechnologie oder Medi zintechnik aufweist. Starting from the above acknowledged prior art, the present invention has the object of providing a Ver drive for producing an ion-sensitive field effect sistors to create, in which the layer-effect transistor used as the passivation of the box cover a good Kantenbe, a high chemical resistance and a high having mechanical stability and further a niche Biokompatibili ty to the use of the sensor in the biotechnology or healthcare technology has.

Diese Aufgabe wird durch ein Verfahren mit den im Patentan spruch 1 angegebenen Merkmalen gelöst. This object is achieved by a method having the features specified in claim 1. patent applica characteristics.

Die vorliegende Erfindung schafft ein Verfahren zur Herstel lung eines ionensensitiven Feldeffekttransistors, das fol gende Verfahrensschritte aufweist: The present invention provides a method for the manufacture of a lung ion-sensitive field effect transistor having fol constricting process steps:

  • - Strukturieren eines Drainbereichs, eines Sourcebereichs und eines ionensensitiven Gatebereichs; - structuring a drain region, a source region and an ion-sensitive gate region;
  • - Abscheiden einer Siliziumdioxid-Siliziumnitrid-Doppel schicht als Gateisolator; - depositing a silicon dioxide-silicon nitride double layer as the gate insulator;
  • - Bilden von Kontaktierungsöffnungen in der Siliziumdi oxid-Siliziumnitrid-Doppelschicht oberhalb des Drain bereichs und des Sourcebereichs; - forming contact openings in the oxide Siliziumdi-silicon nitride double layer above the drain region and the source region;
  • - Abscheiden und Strukturieren von Leiterbahnen, die den Drainbereich und den Sourcebereich direkt kontaktieren; - depositing and patterning of conductor tracks which contact the drain region and the source region directly;
  • - Abscheiden einer isolierenden Oberflächenplanierungs schicht; - layer depositing an insulating surface planarization;
  • - Ätzen eines Trenches, der sich bis zu der Siliziumdi oxid-Siliziumnitrid-Doppelschicht oberhalb des Drainbe reichs und des Sourcebereichs benachbart zu dem ionen sensitiven Bereich erstreckt; - etching a trench extending up to the Siliziumdi oxide-silicon nitride double layer above the Drainbe Reich and the source region adjacent to the ion-sensitive portion extends;
  • - Abscheiden einer Siliziumkarbidschicht; - depositing a layer of silicon carbide;
  • - Ätzen einer von dem Trench umfaßten Ausnehmung, die sich bis zu der Siliziumdioxid-Siliziumnitrid-Doppel schicht oberhalb des ionensensitiven Bereichs er streckt. - etching a trench encompassed by the recess, the layer extending to the silicon dioxide-silicon nitride double above the ion-sensitive area he stretches.

Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert. Preferred embodiments of the present invention are defined in the dependent claims.

Der Vorteil der vorliegenden Erfindung besteht darin, daß durch die Verwendung des Siliziumkarbids als Passivierungs material bei dem oben genannten Verfahren die Eigenschaften einer guten Kantenbedeckung, einer hohen chemischen Resis tenz, einer hohen mechanischen Stabilität und einer Biokom patibilität vereint werden, und damit auch der Sensoreinsatz in der Biotechnologie und Medizintechnik ermöglicht wird. The advantage of the present invention is that by the use of silicon carbide as a passivation material in the above-mentioned method, the properties of a good step coverage, a high chemical Resis competence, are combined to a high mechanical stability and a Biokom patibility, and thus also the sensor cartridge is made possible in biotechnology and medical technology.

Ein weiterer Vorteil der Verwendung des Siliziumkarbids als Passivierung bei dem obengenannten Verfahren besteht darin, daß die Siliziumkarbidpassivierung beginnend an den Flanken des sensitiven ISFET-Bereichs den vom Gateisolator ausgehen den Schutz gegenüber dem Eindringen von Flüssigkeiten fort setzt und damit sämtliche Chipbereiche einschließlich der Aluminiumleiterbahnen einschließt. A further advantage of the use of silicon carbide as a passivation at the above method is that the Siliziumkarbidpassivierung sets starting at the edges of the sensitive ISFET region to the gate insulator emanate continued protection against the penetration of liquids and thus includes all chip regions including the aluminum lines.

Ein weiterer Vorteil der vorliegenden Erfindung besteht da rin, daß die Verwendung der Trench-Ätztechnik bei dem oben genannten Verfahren im "Oberbau" des Sensors eine Verkapse lung mit einer Siliziumkarbid-Passivierungsschicht ermög licht, wodurch eine uneingeschränkte Kurzschlußsicherheit des elektronischen Bauelements beim Betrieb in Flüssigkeiten gewährleistet ist. Another advantage of the present invention is as rin, that the use of trench-etching technique in the above-mentioned method in the "superstructure" of the sensor a Verkapse lung with a silicon carbide passivation layer made light, whereby a full short-circuit safety of the electronic device when operating in fluids is guaranteed.

Wiederum ein weiterer Vorteil der Verwendung des Silizium karbidsals Passivierung bei dem obengenannten Verfahren be steht darin, daß durch die damit ermöglichte Einkapselungs technologie, die an den Flanken des sensitiven ISFET-Be reichs beginnt, die zugehörigen Source/Drain-Gebiete unmit telbar an der aktiven Sensoroberfläche mit Aluminium kontak tiert werden können. Yet a further advantage of the use of the silicon karbidsals passivation at the above method be available in the fact that through the thus facilitated encapsulation technology, which begins at the edges of the sensitive ISFET-Be Reich, the associated source / drain regions UNMIT telbar active at the sensor surface with aluminum can be kontak advantage. Hierdurch werden die elektrischen Eigenschaften des Bauelements verbessert, da der Einfluß von Bahnwiderständen entlang der Source/Drain-Gebiete selbst mi nimiert wird, sowie die langen Zuleitungsdiffusionsbahnen zum Source- und Drain-Bereich mit den im Vergleich zu Alu minium um den Faktor 1000 bis 5000 höheren spezifischen Wi derstand entfallen können. Thereby, the electrical properties of the device are improved because the influence of web resistors along the source / drain regions will be self nimiert mi, and the long lead diffusion paths to the source and drain region with the minium compared to aluminum by a factor of 1000 to 5000 higher specific Wi resistor can be omitted. Folglich wird der Entwurf kompak ter und die Integrationsdichte erhöht sich. Consequently, the draft Kompak ter and integration density increases.

Wiederum ein weiterer Vorteil der vorliegenden Erfindung be steht darin, daß durch die Passivierungstechnologie mittels Siliziumkarbid bei dem obengenannten Verfahren zusätzliche Freiheitsgrade bei der Gehäusung des Bauelements eröffnet werden, da sämtliche elektronischen Bereiche flüssigkeits dicht abgedeckt sind. Yet another advantage of the present invention is be that additional degrees of freedom in Gehäusung of the device are opened by the Passivierungstechnologie means of silicon carbide at the above-mentioned method, since all the electronic portions are covered fluid-tight. Folglich sind nach dem Vereinzeln der Chips lediglich die freigelegten Chipkanten sowie die An schlußkontaktflächen durch ein Gehäuse einzuschließen. Thus, only the exposed edges as well as the chip to have after the separation of the chips circuit contact surfaces enclose by a housing. Daher kann die Gehäusung anwendungsbezogen (zum Beispiel durch Steckverbindungen für Systemlösungen) sowie mit preiswerten, automatischen Verfahren erfolgen. Therefore, the application-related Gehäusung can be made (for example by plug-in connections for system solutions) as well as with low-cost, automated methods.

Gegenüber den in der Beschreibungseinleitung genannten Schriften von L. Bousse, D. Harame, J. Kimura und K. Tsukada weist die vorliegende Erfindung die nachfolgend genannten Vorteile auf. In contrast to the mentioned in the introduction writings of L. Bousse, D. Harame, J. Kimura and K. Tsukada, the present invention has the advantages mentioned below.

Die Prozeßreihenfolge und -Gestaltung gemäß dem erfindungs gemäßen Verfahren ermöglicht eine simultane Fertigung von ISFET-Strukturen und herkömmlichen Bauelementen in CMOS- Technologie, wie zum Beispiel Feldeffekttransistoren. The process sequence and design according to the fiction, modern method enables simultaneous production of ISFET structures and conventional devices in CMOS technology, such as field effect transistors.

Weiterhin ist eine Integration der ISFETs sowohl in n-Kanal- als auch in p-Kanal-Ausführung gleichermaßen möglich. Furthermore, an integration of the ISFETs in both n-channel and p-channel version is equally possible.

Es ist keine aufwendige Verwendung einer SOS-Struktur (Sili con On Sapphire) notwendig. There is no complex using an SOS structure (Sili con On Sapphire) necessary.

Die gleichzeitige Integration von ISFET und CMOS-Komponenten bis hin zu Operationsverstärkern und Signalverarbeitungs schaltungen auf dem Chip ermöglichen zum Beispiel für Anwen dungen der Mikrosystemtechnik Systemlösungen. The simultaneous integration of ISFET and CMOS components to operational amplifiers and signal processing circuits on the chip enable, for example, for appli cations of microsystems technology system solutions.

Durch die Realisierung des Doppelschicht-Gateisolators so wohl bei den ISFETs als auch bei den MISFETs (dh den her kömmlichen Transistoren), die aus einer pH-sensitiven Si₃N₄-Schicht auf einer Ausgleichsschicht SiO₂ besteht, stimmen die elektrischen Eigenschaften beider Bauelemente bezüglich deren Einsatzspannung und Gateisolator-Ladung auf grund der identischen Grenzflächen überein. Through the realization of the double layer gate insulator so well in the ISFETs and in the MISFETs (ie ago conventional transistors), which consists of a pH-sensitive Si₃N₄ layer on a compensating layer SiO₂, tune the electric properties of both components with respect to their threshold voltage, and gate insulator charge due to the identical interfaces match. Folglich sind der ISFET und der MISFET baugleich integriert. Consequently, the ISFET and the MISFET are identical integrated.

Eine Selbstjustierung der dem Kanalbereich zugewandten Sour ce- und Drain-Kanten erfolgt zur Kanallängeneinstellung mit tels der Polysiliziumgate-Technologie bei dem MISFET und dem ISFET, wobei das Polysiliziumgate im Verlauf des Verfahrens entfernt wird und damit eine ebene Sensoroberfläche rea lisiert wird. A self-alignment the side facing the channel region sour ce and drain edges is carried out to the channel length setting by means of the polysilicon gate technology in the MISFET and the ISFET, said polysilicon gate is removed in the course of the process, and thus a flat sensor surface rea lisiert is.

Sämtliche, die aktive Sensoroberfläche bedeckenden Schichten werden aus Gründen der größeren Selektivität ausschließlich durch einen naßchemischen Ätzvorgang und damit durch ein den Gateisolator "schonendes" Ätzverfahren lokal entfernt. All the active sensor surface covering layers for reasons of greater selectivity locally removed only by a wet chemical etching process and through a gate insulator "gentle" etching.

Zum Schutz des Gateisolators verbleibt nach dem Ätzen des Polysiliziumgates eine CVD-Oxidschicht bis zum Prozeßende bestehen, wodurch zum Beispiel der Kontakt mit Photolack oder Ätzplasma und -Lösungen vermieden wird und folglich eine Schädigung des Gateisolators verhindert wird. To protect the gate insulator, a CVD oxide layer remaining after etching of the polysilicon gate to the end of the process there are, thus, for example, the contact with photoresist or etching plasma and solutions avoided, and hence damage to the gate insulator is prevented.

Das erfindungsgemäße Verfahren verwendet bei der ISFET-Her stellung eine Zweilagenmetallisierung mit Aluminium. The novel process employed in the ISFET Her position a Zweilagenmetallisierung with aluminum.

Um eine Miniaturisierung des Meßwertaufnehmers zu erreichen, wird die großvolumige Glasreferenzelektrode durch einen in tegrierten Lösungskontakt aus Gold ersetzt, der auf der Chipvorderseite in unmittelbarer Nähe zum ISFET strukturiert wird. In order to achieve miniaturization of the transducer, the large-volume glass reference electrode is replaced with a contact in tegrated solution of gold which is patterned on the chip front side in close proximity to the ISFET.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfin dung wird nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. A preferred embodiment of the present OF INVENTION dung will be explained in more detail below with reference to the accompanying drawings. Es zeigen: Show it:

Fig. 1a-1c ein Flußdiagramm des erfindungsgemäßen Verfah rens; Fig. 1a-1c is a flowchart of the procedural invention proceedings;

Fig. 2a-12b Schnittdarstellungen beispielhafter integrier ter Schaltungen gemäß der Erfindung jeweils nach Ausführung einzelner Prozeßabschnitte des erfindungsgemäßen Verfahrens, wobei sich die mit a bezeichneten Figuren auf eine n-Kanal- Schaltung und die mit b bezeichneten Figuren auf ein p-Kanal-Schaltung beziehen. FIGS. 2a-12b-sectional illustrations of exemplary inte ter circuits according to the invention in each case after execution of individual process stages of the procedure according to the invention, with the figures labeled A to an n-channel circuit and the figures indicated by b refer to a p-channel device ,

Die in der nachfolgenden Beschreibung verwendeten Abkürzun gen werden nun anhand der Tabellen 1 und 2 beschrieben. The Abkürzun used in the following description gen will now be described with reference to Tables 1 and 2. FIG.

Tabelle 1 Table 1

Die Tabelle 1 gibt die für die verschiedenen Verfahrens schritte verwendeten Masken, deren Bezeichnungen und deren jeweilige Aufgabe an. Table 1 shows the steps for the various process masks used, their designations and their respective task.

Nr. No. Prozeßmodul process module 1 1 Wannentechnologie und Definition der Bauelemente When technology and define component
2 2 Channel-Stopper-Technologie und Feldoxidation Channel Stopper technology and field oxidation
3 3 Gateisolator- und Polysiliziumgate-Technologie Gateisolator- and polysilicon gate technology
4 4 Source-/Drain-Technologie Source / drain technology
5 5 Definition der aktiven Sensorbereiche Definition of the active sensor regions
6 6 Kontakttechnologie und erste Metallisierungsebene Contact technology and first metallization
7 7 Anschlußtechnologie und zweite Metallisierungsebene Terminal technology and second metallization
8 8th Definition der Lösungskontakte Definition of the solution contacts
9 9 Passivierungstechnologie Passivierungstechnologie
10 10 Freilegung der aktiven Sensorbereiche Exposing the active sensor areas

Die Tabelle 2 definiert die einzelnen Verfahrensmodule, auf die in der Beschreibung Bezug genommen wird. Table 2 defines the individual process modules, to which reference is made in the description.

Bei der nachfolgenden Beschreibung des Ausführungsbeispiels dieses erfindungsgemäßen Verfahrens wird gleichzeitig auf das Flußdiagramm der Fig. 1 und auf die Querschnittsdar stellungen der Halbleiterstruktur der erfindungsgemäßen in tegrierten CMOS-Schaltung gemäß den Fig. 2a bis 12b Bezug genommen. In the following description of the embodiment of this inventive method is simultaneously to the flowchart of FIG. 1 and to the Querschnittsdar positions of the semiconductor structure of the invention in tegrated CMOS circuit shown in FIGS. 2a to 12b taken reference.

Das erfindungsgemäße Verfahren bedient sich als Ausgangsma terial einer Siliziumscheibe mit einer Kristallorientierung von ⟨100⟩, die mit Phosphor dotiert ist. The inventive process uses as Ausgangsma TERIAL a silicon wafer having a crystal orientation of ⟨100⟩ which is doped with phosphorus.

Die Fig. 2a, 2b zeigen die Bauelementeinteilung für den MISFET, den ISFET und im Falle der Fig. 2b einen integrier ten Lösungskontakt. The Fig. 2a, 2b show the device classification of the MISFET, the ISFET and in the case of Fig. 2b is a BUILT-IN solution contact.

Das Prozeßmodul 1 , das die Prozeßschritte 1 bis 12 umfaßt, wird nachfolgend anhand der Fig. 3a, 3b beschrieben. The process module 1, which comprises the process steps 1 to 12 will be described below with reference to FIGS. 3a, 3b.

Beim Verfahrensschritt 1 wird für die Wannentechnologie und zur Definition der Bauelemente die Siliziumscheibe 2 ther misch oxidiert. At step 1, the silicon wafer 2 is ther oxidized mixed for the well technology and the definition of the components. Die Photomaske PW (siehe Tabelle 1) legt im Verfahrensschritt 2 die p-Wannengebiete 4 ( Fig. 3b) als Grundmaterial für n-Kanal-Transistoren und -Sensoren fest. The photomask PW (see Table 1) sets in step 2, the p-well regions 4 (Fig. 3b) as a base material for n-channel transistors and sensors fixed. Nach einer im Verfahrensschritt 3 durchgeführten Ionenim plantation mit Bor und dem Entfernen des Photolacks im Ver fahrensschritt 4 schließt sich daran im Verfahrensschritt 5 die Wanneneintreibung an, bevor das Wannenoxid im Verfah rensschritt 6 naßchemisch geätzt wird. According to a study carried out in step 3 Ionenim plantation with boron and removing the photoresist in comparison drive step 4 closes it in step 5, the recovery point to before the Wannenoxid in procedural rensschritt 6 is etched wet-chemically.

Zur Definition der Bauelemente wird die LOCOS-Technologie angewendet. To define the components, the LOCOS technology is applied. Auf eine thermische Prenitrid-Oxidation 6 , die im Verfahrensschritt 7 ausgeführt wird, folgt unmittelbar darauf im Verfahrensschritt 8 und 9 die Abscheidung einer Polysiliziumschicht 8 und einer LPCVD-Siliziumnitridschicht 10 . A thermal oxidation Prenitrid 6, which is carried out in method step 7, followed immediately in process step 8 and 9, the deposition of a polysilicon layer 8 and an LPCVD silicon nitride layer 10th Mit der OD-Maske werden im Verfahrensschritt 10 die aktiven Gebiete definiert und die Siliziumnitridschicht 10 wird im Verfahrensschritt 11 durch einen Trockenätzvorgang strukturiert. With the OD-mask the active areas are defined in method step 10 and the silicon nitride film 10 is patterned in step 11 by a dry etching process.

Nunmehr wird für die Beschreibung des Prozeßmoduls 2 (siehe Tabelle 2), das die Verfahrensschritte 13 bis 28 umfaßt, auf die Fig. 4a, 4b Bezug genommen. Now, it is to describe the process module 2 (see Table 2), the 13 to 28 comprising the process steps of the Figs. 4a 4B taken.

Unter erneuter Verwendung der PW-Maske werden im Verfahrens schritt 13 sogenannte "n-Kanal-Stopper" 5 realisiert. Again using the PW-mask in the method step 13 so-called "n-channel stopper" 5 realized. Im Verfahrensschritt 14 wird zur Erhöhung der Feldschwellen spannung in den Wannenbereichen Bor implantiert, wobei die Parametereinstellung nur ein Einbringen der Ionen in die Siliziumnitridfreien Gebiete ermöglicht. In process step 14, wherein the parameter setting allows only one introduction of the ions into the Siliziumnitridfreien areas to increase the field threshold voltage are implanted into the well regions boron.

Nachdem im Verfahrensschritt 15 der Photolack entfernt wur de, wird der Prozeßschritt in den zu den n-Wannen inversen Gebieten wiederholt. After the step 15, the photoresist WUR from us, the process step is repeated in the inverse to the n-well areas. Hierzu dient die PWI-Maske (Verfahrens schritt 16) als Maske für die im Verfahrensschritt 17 durch geführte Ionenimplantation mit Phosphor. For this purpose serves the PWI mask (process step 16) as a mask for the in process step 17 carried out ion implantation with phosphorus. Diese Ionenimplan tation dient zur Erhöhung der Feldschwellenspannung im Si liziumnitridfreien Substratbereich ("p-Kanal-Stopper" 7 ). This Ionenimplan tation serves to increase the field threshold voltage in the Si substrate liziumnitridfreien range ( "p-channel stopper" 7). Im Verfahrensschritt 18 wird der Photolack entfernt. In process step 18, the photoresist is removed.

Bei einer im Verfahrensschritt 19 durchgeführten Feuchtoxi dation wächst lokal ein Feldoxid auf, wobei eine dünne Po lysiliziumschicht aufoxidiert wird. In a study carried out in process step 19 Feuchtoxi dation locally a field oxide grows to give a thin Po is oxidized lysiliziumschicht. Das durch die Feuchtoxi dation entstandene Oxinitrid wird im Verfahrensschritt 20 durch einen naßchemischen Ätzvorgang entfernt, so daß im Verfahrensschritt 21 und 22 die Siliziumnitrid- und Poly siliziumschicht 8 , 10 (siehe Fig. 3) trocken geätzt werden können. The resulting oxynitride by the Feuchtoxi dation in process step 20 is removed by a wet chemical etching process, so that in step 21 and silicon layer 22, the silicon nitride and poly 8, 10 (see FIG. 3) may be dry etched. Die bei der lokalen Oxidation an der Spitze des "Vo gelschnabels" entstandene dünne Nitridschicht, die zu Früh durchbrüchen beim Gateoxid führen kann, wird im Verfahrens schritt 23 durch eine SAC-Oxidation (SAC = Sacrificial Oxide) in ein Oxid umgewandelt. The formed during the local oxidation at the top of the "Vo gelschnabels" thin nitride layer, the perforations may lead to premature gate oxide in is in process step 23 is converted into an oxide by oxidation SAC (SAC = Sacrificial oxides).

Beim Verfahrensschritt 24 wird wiederum die PWI-Maske ver wendet, um die p-Wannenbereiche 4 ( Fig. 3b) mit Photolack abzudecken. At step 24, the PWI mask is again ver applies to cover the p-well regions 4 (Fig. 3b) with photoresist. Nacheinanderfolgend werden in die Substratge biete Phospor und Bor implantiert. Successively be offering in the Substratge phosphorus and boron implanted. Durch diese Erhöhung der Dotierstoffkonzentration mittels Phospor im oberflächennahen Bereich eines Transistors wird die Ausdehnung der Source- und Drain-Raumladungszonen reduziert und damit eine uner wünschte Berührung dieser Zonen vermieden ("Punch-Through- Effekt"). This increase in the dopant concentration using phosphorus in the near-surface region of a transistor, the extent of the source and drain space charge regions is reduced, and thus a desired contact uner these zones avoided ( "punch-through effect"). Dies wird im Verfahrensschritt 25 durchgeführt. This is performed in process step 25th Mittels der im Verfahrensschritt 26 durchgeführten Borim plantation wird die Einsatzspannung der p-Kanal-Transistoren gegenüber der der n-Kanal-Transistoren symmetrisch zum Null punkt eingestellt. the threshold voltage of p-channel transistors plantation means of the method carried out in step 26 Borim over that of the n-channel transistors is set symmetrical to the zero point. Nachdem der Photolack im Verfahrens schritt 27 entfernt wird, wird die oben beschriebene Opfer schicht ("Sacrificial Oxide") im Verfahrensschritt 28 naß geätzt. After the photoresist step in the method 27 is removed, the sacrificial layer described above ( "Sacrificial Oxide") wet etched in process step 28th

In der Fig. 4a, 4b sind die Strukturen am Ende des Prozeß moduls 2 dargestellt. In Fig. 4a, 4b, the structures at the end of the process are illustrated module 2.

Das Prozeßmodul 3 , das die Verfahrensschritte 29 bis 36 um faßt, wird im Folgenden anhand der Fig. 5a, 5b beschrieben. The processing module 3, 29 to 36 summarizes the steps to, is hereinafter with reference to FIGS. 5a, 5b described.

Gemäß der vorliegenden Erfindung wird der Gateisolator 12 als Doppelschicht realisiert, die aus Siliziumdioxid 12 a und Siliziumnitrid 12 b besteht. According to the present invention, the gate insulator 12 is realized as a double layer of silicon dioxide 12 and silicon nitride 12 is a b. Im Gegensatz zu Oxid ist Nitrid als oberste Lage des Gateisolators hydrophob und verhindert eine Absorption von H⁺-Ionen, die - im Gateisolator einge baut - das Sensormeßergebnis verfälschen würden. Unlike oxide nitride is hydrophobic as the uppermost layer of the gate insulator and prevents absorption of H⁺ ions, which - is building inserted in the gate insulator - would falsify the Sensormeßergebnis. Da jedoch die Haftfähigkeit von Siliziumnitrid (Si₃N₄) auf Silizium durch mechanische Spannungen eingeschränkt ist, wird Sili ziumdioxid (SiO₂) als Zwischenschicht verwendet. However, since the adhesion of silicon nitride (Si₃N₄) is limited to silicon by mechanical stresses, is Sili dioxide (SiO₂) is used as intermediate layer. Zudem wird dadurch die Störstellendichte an der Grenzfläche zwischen Silizium und Siliziumdioxid herabgesetzt. Also characterized the impurity density is lowered at the interface between silicon and silicon dioxide. Nach einer im Ver fahrensschritt 29 ausgeführten Gateoxidation bildet sich eine Gateoxidschicht 12 a mit einer typischen Gateoxiddicke von 25 bis 30 nm, und anschließend wird eine typischerweise 70 nm dicke Siliziumnitridschicht 12 b mittels der LPCVD- Technik im Verfahrensschritt 30 abgeschieden. According to a method step in 29 executed Ver gate oxidation, a gate oxide layer 12 a forms with a typical gate oxide thickness 25-30 nm, and then a typically 70 nm thick silicon nitride layer 12 is deposited by the LPCVD b technique in method step 30th Daran an schließend wird im Verfahrensschritt 31 eine Polysilizium schicht 14 im LPCVD-Reaktor abgeschieden, und im Verfahrens schritt 32 durch einen Belegungs- und Diffusionsprozeß in einem POCl₃-Ofen mit Phospor dotiert. Thereon, a polysilicon to closing, in process step 31 in the layer 14 deposited LPCVD reactor, and in process step 32 by a pinout and the diffusion process in a furnace with POCl₃-phosphorus doped.

Zum Herstellen der Polysilizium-Leiterbahnen und der Gate elektroden werden nach der im Verfahrensschritt 33 ange wandten Phototechnik PS die Polysiliziumschicht 14 im Ver fahrensschritt 34 naßchemisch strukturiert und im anschlie ßenden Verfahrensschritt 35 wird der Photolack entfernt. The polysilicon layer 14 in comparison to electrodes for producing the polysilicon interconnects and the gate after being in process step 33 facing Phototechnik PS method step 34 wet-chemically structured in subsequent sequent process step 35, the photoresist is removed. Durch diese Verwendung der Polysiliziumgate-Technologie können die Source/Drain-Gebiete der Transistoren und der Sensoren in der n-Kanal- und der p-Kanal-Ausführung in selbstjustierender Technik mittels einer Ionenimplantation dotiert werden. This use of the polysilicon gate technology, the source / drain regions of the transistors and the sensors in the n-channel and p-channel version in a self-aligning technique may be doped by means of ion implantation. Hierbei dient die strukturierte Polysili ziumschicht 14 als Maske und deren Strukturkanten werden auf die Source- und Drain-Gebiete übertragen. Here, the structured Polysili ziumschicht 14 serves as a mask and the structure edges are transmitted to the source and drain regions. Anstelle des an sonsten üblicherweise ausgeführten Trockenätzens der Poly siliziumstruktur 14 , wodurch steilere Ätzkanten erzielt wer den können, muß zugunsten eines selektiven Ätzstops auf der Gatenitridschicht 12 b ein entsprechendes naßchemisches Ätz verfahren verwendet werden. Instead of the commonly performed on sonsten dry etching of the poly silicon structure 14, thereby etching edges steeper obtained who can, must be used procedure an appropriate wet chemical etching in favor of a selective etch stop on the Gatenitridschicht 12 b. Um jedoch gleichzeitig eine Un terdiffusion der Source/Drain-Gebiete im Kanalbereich zu mi nimieren und die Gateelektroden 14 vor dem Eindringen im plantierter Ionen zu schützen, wird die Polysiliziumschicht 14 im Verfahrensschritt 36 oxidiert. However, in order simultaneously nimize a Un terdiffusion the source / drain regions in the channel region to mi and to protect the gate electrodes 14 before the penetration in the plan-oriented ions, the polysilicon layer 14 is oxidized in step 36th Aufgrund der vorhan denen Nitridoberfläche 12 b wächst das Oxid 16 lediglich auf dem Polysilizium 14 auf. Due to the EXISTING which nitride surface 12 b growing the oxide 16 on only on the polysilicon fourteenth

Die Strukturen am Ende des Prozeßmoduls 3 sind in den Fig. 5a, 5b dargestellt. The structures at the end of the process module 3 are shown in FIGS. 5a, 5b.

Im Folgenden wird anhand der Fig. 6a, 6b das Prozeßmodul 4 beschrieben, welches die Verfahrensschritte 37 bis 48 ein schließt. In the following, with reference to Figs. 6a, 6b, the process module 4 described which 37 to 48 includes the method steps.

Unter Verwendung der SN-Maske werden im Verfahrensschritt 37 die Gebiete der p-Kanal-Transistoren abgedeckt und im Ver fahrensschritt 38 die LDD-Source/Drain-Inseln (LDD = leicht dotierte Drain) der n-Kanal-Transistoren und -Sensoren im plantiert. Using the SN-mask the areas of the p-channel transistors are covered in process step 37 and in the United method step 38, the LDD source / drain islands (LDD = lightly doped drain) of the n-channel transistors and sensors in the implanted , Nach dem Entfernen des Photolacks im Verfahrens schritt 39 wird ganzflächig eine CVD-Oxidschicht 18 in dem Verfahrensschritt 40 abgeschieden und anschließend im Ver fahrensschritt 41 derart anisotrop geätzt, daß die Flanken des Polysiliziumgates 14 mit dem Oxid 18 bedeckt sind ("Spacer" = Beabstandung). After removing the photoresist in the process step 39 is blanket deposited and then method step in comparison 41 is etched, a CVD oxide film 18 in the step 40 so anisotropic, that the edges of the polysilicon gates are covered 14 with the oxide 18 ( "spacer" = spacing) , Nachfolgend werden im Verfahrens schritt 42 die SN-Phototechnik, im Verfahrensschritt 43 die Ionenplantation (in diesem Fall mit Arsen) zur Erzeugung der Source/Drain-Gebiete und im Verfahrensschritt 44 die Entfer nung des Photolacks wiederholt. Subsequently, steps in the method 42, the SN-photographic technique, repeated the ion implantation in step 43 (in this case with arsenic) to produce the source / drain regions and in process step 44, the Entfer voltage of the photoresist. Die Spacerbreite und damit die Dicke der CVD-Oxidschicht 18 sind auf die Parameter der Ionenimplantation derart angepaßt, daß eine Überlappung der Source/Drain-Gebiete mit den LDD-Bereichen durch Unterdiffu sion sichergestellt ist. The spacer width and the thickness of the CVD oxide layer 18 are adjusted to the parameters of the ion implantation such that an overlap of the source / drain regions with the LDD regions is ensured by Unterdiffu sion.

Nachfolgend wird im Verfahrensschritt 45 und 46 unter Ver wendung der SP-Maske eine Borimplantation ausgeführt, wo durch die Source/Drain-Inseln für die p-Kanal-MISFETs und -ISFETs gebildet werden. Subsequently, in process step 45 and 46 carried out a boron implant under Ver application of the SP-mask, where formed by the source / drain terminals for the p-channel MISFETs and -ISFETs.

Die Fig. 6a und 6b zeigt die Strukturen nach dem Entfernen des Photolacks und dem Ausheilen, was im Verfahrensschritt 47 bzw. 48 durchgeführt wird. Figs. 6a and 6b shows the structures after the removal of the photoresist and the annealing, which is performed in step 47 and 48, respectively.

Damit ist die Realisierung der Bauelementebene im Silizium abgeschlossen. Thus realizing the component level is completed in silicon. Die MISFETs und die ISFETs wurden während des bisherigen Verfahrensablaufes identisch ausgeführt. The MISFETs and the ISFETs were made identical during the previous process sequence. Im Nach folgenden wird die Strukturierung des "Halbleiter-Oberbaus" für die Sensoren sowie die Metallisierung beschrieben. After following in the structuring of the "semiconductor superstructure" for the sensors and the metallization is described.

Anhand der Fig. 7a, 7b wird nachfolgend das Prozeßmodul 5 beschrieben, welches die Verfahrensschritte 49 bis 55 ein schließt. Referring to Figs. 7a, 7b, the process module 5 will be described below, which includes the method steps 49 to 55 a.

Durch die Phototechnik SO werden im Verfahrensschritt 49 die aktiven Sensor-FET-Gebiete definiert, wobei die aktiven Sen sor-FET-Gebiete diejenigen Gebiete sind, in denen der Gate isolator 12 oberhalb des Kanalbereichs mit der Probenflüs sigkeit in Kontakt kommt und den Feldeffekt bewirkt. By Phototechnik SO active sensor FET areas are defined in method step 49, wherein the active sen sor-FET regions are those regions in which the gate comes into contact isolator 12 sigkeit above the channel region with the Probenflüs and causes the field effect , Dazu werden nacheinanderfolgend im Verfahrensschritt 50 und 51 die Oxid- und Polysiliziumschicht 14 , 16 des Polysilizium gates, das oberhalb des aktiven Sensor-FET-Gebiets angeord net ist, naßchemisch geätzt, wodurch der Gateisolator frei gelegt wird. For this purpose, successively, in process step 50 and 51, the oxide and polysilicon layer 14, 16 of the polysilicon gate that is angeord net above the active sensor FET region, a wet-chemical etching, whereby the gate insulator is exposed. Dann wird im Verfahrensschritt 52 der Photolack entfernt. Then, in step 52, the photoresist is removed. Daran anschließend wird im Verfahrensschritt 53 eine Oxidschicht 20 durch CVD-Abscheidung auf der gesamten Oberfläche abgeschieden. Subsequently, an oxide layer 20 is deposited by CVD deposition over the entire surface in method step 53rd Diese dient zum Schutz des Gateiso lators im aktiven Sensorbereich (zum Beispiel zum Schutz vor eventuellen Polymerisationsreaktionen mit Photolacken bzw. als Ätzstopschicht) und verbleibt dort bis zum Ende des Verfahrens. This serves to protect the Gateiso lators in the active sensor area (for example, to protect against possible polymerization reactions with photoresists or as etch stop layer) and remains there until the end of the process.

Im Verfahrensschritt 54 wird die Scheibenrückseite geätzt, um die Verwendung des Getterverfahrens zu ermöglichen. In process step 54, the wafer back surface is etched to permit the use of the Getterverfahrens. Das Getterverfahren dient zur Reinigung des Halbleiters von Schwermetall- oder Alkaliionen, wie zum Beispiel Na⁺. The getter is used for cleaning the semiconductor of heavy metal or alkali metal ions such as Na +. Aus diesem Grund werden auf der Rückseite nacheinanderfolgend die CVD-Schicht, die Gatenitrid- und Gateoxidschicht geätzt. For this reason, the CVD layer Gatenitrid- and gate oxide layer are etched sequentially on the back. Anschließend erfolgt im Verfahrensschritt 55 das Gettern mit POCl₃, wodurch der letzte Hochtemperaturschritt vor der Me tallisierung und Passivierung ausgeführt ist. Subsequently, in process step 55, the gettering with POCl₃, whereby the last high-temperature step is carried out before the Me metallization and passivation.

Die Fig. 7a, 7b zeigen die Strukturen nach Beendigung des Prozeßmoduls 5 . FIGS. 7a, 7b show the structures after completion of the process module 5.

Anhand der Fig. 8a, 8b wird im Folgenden das Prozeßmodul 6 beschrieben, das die Verfahrensschritte 56 bis 64 umfaßt. Referring to Figs. 8a, 8b, the process module 6 will be described below, comprising the method steps 56 to 64.

Im Verfahrensschritt 56 wird anhand der CO-Maske die Struk tur bezüglich der Kontaktlöcher 22 festgelegt. In process step 56, the structural structure of the contact holes 22 is fixed with respect to the basis of the CO-mask. Diese Kon taktlöcher führen zu den Source/Drainbereichen. These con tact holes leading to the source / drain regions. Im Verfah rensschritt 57, 58, 59 werden zur Realisierung der Kontakt löcher die Oxidschicht 20 , die Gatenitridschicht 12 b und die Gateoxidschicht 12 a trocken und damit anisotrop geätzt. In procedural rensschritt 57, 58, 59 of the contact holes, the oxide layer 20, which Gatenitridschicht 12 b and the gate oxide layer 12 a are dry for the realization and anisotropically etched. Nach dem Entfernen des Lacks im Verfahrensschritt 60 wird Alumi nium 24 abgeschieden, bevor im Verfahrensschritt 62 mit Hilfe der Phototechnik ME1 die Leiterbahnen der ersten Me tallebene und Kontaktanschlußflächen ("Bondpads") im Ver fahrensschritt 63 trocken geätzt werden. After removing the resist in step 60 Alumi is deposited nium 24 before ME1, the conductor tracks of the first Me metals bene in process step 62 using the photo technique and contact pads ( "bonding pads") in the United method step are dry etched 63rd Abschließend wird der Photolack im Verfahrensschritt 64 entfernt. Finally, the photoresist is removed in step 64th

Die Fig. 8a, 8b zeigt die Strukturen nach Beendigung des Prozeßmoduls 6 . Figs. 8a, 8b shows the structures after completion of the process module 6.

Es folgt die Beschreibung des Prozeßmoduls 7 , das die Ver fahrensschritte 65 bis 75 einschließt, anhand der Fig. 9a, 9b. There follows the description of the process module 7, the method steps the Ver 65 to 75 includes, with reference to Figs. 9a, 9b.

Die optional zu integrierende Anschlußtechnologie und die zweite Metallisierungsebene nutzt zur Oberflächenplanar isierung eine im Verfahrensschritt 65 aufgebrachte PECVD- Oxidschicht 26 . The optionally be integrated terminal technology and the second metallization uses for Oberflächenplanar ization an applied in process step 65 PECVD oxide layer 26th

Über die VIA-Maske wird im Verfahrensschritt 66 und 67 die Oxidschicht 26 zur Kontaktierung der ersten Metallebene trocken geätzt, im Verfahrensschritt 68 wird der Photolack entfernt und im Verfahrensschritt 69 wird Aluminium 28 für die zweite Metallebene aufgebracht. Via the VIA mask the oxide layer is in process step 66 and 67, 26 dry etched for contacting the first metal level, in process step 68, the photoresist is removed, and in process step 69 of aluminum 28 is applied to the second metal level. Die im Verfahrensschritt 70 und 71 verwendete Phototechnik ME2 dient zur Strukturie rung dieser Leiterbahnen. The Phototechnik ME2 used in process step 70 and 71 is used for structuring tion of these conductor tracks. Sobald der Photolack im Verfah rensschritt 72 entfernt ist, schließt sich im Verfahrens schritt 73 eine Legierung in einem Formiergas an. Once the photoresist in the procedural rensschritt 72 is removed, closes in process step 73, an alloy in a forming gas at. Zum Schutz des Aluminiums vor Korrosion sowie zur weiteren Oberflächen planarisierung werden im Verfahrensschritt 74 und 75 nach einander eine weitere PECVD-Oxidschicht 26 ′ und eine PECVD- Nitridschicht 30 abgeschieden. To protect the aluminum from corrosion and to further surfaces another PECVD oxide layer 26 'and a PECVD nitride layer 30 are planarization in process step 74 and 75 successively deposited.

In Fig. 9a, 9b sind die Strukturen nach Beendigung des Pro zeßmoduls 7 dargestellt. In Fig. 9a, 9b, the structures are shown after the termination of Pro zeßmoduls. 7

Nachfolgend wird anhand der Fig. 10a, 10b das Prozeßmodul 8 beschrieben, das die Verfahrensschritte 76 bis 79 ein schließt. Hereinafter, with reference to FIGS. 10a, 10b, the process module 8 described, the 76 to 79 includes the method steps.

Der integrierte Lösungskontakt (der wahlweise vorgesehen sein kann), der die Probenflüssigkeit auf ein definiertes Potential bringt und aufgrund seiner Miniaturisierbarkeit eine zusätzlich benötigte Referenzelektrode ersetzt, wird in strukturiertem Gold hergestellt. The integrated solution contact (which may be optionally provided) that brings the sample fluid to a defined potential and replaces an additionally required reference electrode due to its miniaturization, is prepared in a structured gold. Aufgrund der gewünschten Kompatibilität zum CMOS-Prozeß wird die Integration nach der Abscheidung der Plasmaschichten 26 , 26 ′, 30 durchgeführt. Due to the desired compatibility with the CMOS process integration after the deposition of plasma layers is carried out 26, 26 ', 30th Hierdurch wird ein Kontakt mit den Aluminiumbahnen vermie den, sowie ein negativer Temperaturgradient bei der Einzel prozeßherstellung eingehalten. In this way, a contact with the aluminum tracks vermie to a negative temperature gradient in the single observed process manufacturing as well.

Im Gegensatz zu den anderen Schichten wird diese neue Metal lisierungsebene nur auf den Lösungskontakt, die zugehörige Leiterbahn zur Anschlußkontaktfläche und auf die Anschluß kontaktfläche selbst begrenzt. Unlike the other layers, this new metal is lisierungsebene only on the solution contact the associated interconnect to the connection pad and to the connector contact surface itself limited. Um ein Abscheiden von Gold und die damit verbundene Gefahr einer Ausdiffusion zu ver meiden, wird im Verfahrensschritt 76 die Phototechnik LK angewandt, die auch als "Lift-Off-Technik" bezeichnet wird. A deposition of gold and the associated risk of diffusion avoid to ver, in step 76, the photographic technique LK is used, which is also known as "lift-off" technique. Hierbei wird die Dicke des auf die Siliziumscheibe aufge schleuderten Photolacks größer als die der Metallisierung dimensioniert, so daß die Metallisierung bereits während des Herstellungsprozesses an den Lackkanten reißt. Here, the thickness of the silicon wafer on the spin-on photoresist, is greater than that of the metallization dimensioned so that the metallization already broken during the manufacturing process at the paint edge. Hierzu wird im Verfahrensschritt 77 Nickel 32 als Haftmaterial abge schieden, bevor im Verfahrensschritt 78 mit demselben Prozeß Gold 34 auf die Siliziumscheibe aufgebracht wird. For this purpose, 77 nickel 32 is deposited as adhesive material abge before gold 34 is applied to the silicon wafer in step 78 with the same process in the process step. Beim Ent fernen des Lacks im Verfahrensschritt 79 werden die auf die sem befindlichen Metallschichten ebenfalls entfernt. When unloading the paint far the metal layers located on the sem are also removed in step 79th

Die Fig. 10a, 10b zeigt die Strukturen nach Beendigung des Prozeßmoduls 8 . FIGS. 10a, 10b shows the structures after completion of the process module 8.

Anhand der Fig. 11a, 11b wird nun das Prozeßmodul 9 be schrieben, das die Verfahrensschritte 80 bis 84 einschließt. Referring to Figs. 11a, 11b, the process module will now be attributed 9, which includes the method steps 80 to 84.

Um das Sensorbauelement außerhalb des sensitiven Bereichs flüssigkeitsdicht zu Gehäusen und somit selbst vor agressi ven Flüssigkeiten zu schützen, muß das Bauelement mit einer geeigneten Passivierung abgedeckt werden. To the sensor component outside the sensitive area liquid tight to housings and thus protect themselves from agressi ven liquids, the component must be covered with a suitable passivation. Das erfindungs gemäße Verfahren verwendet hierfür Siliziumkarbid. The fiction, contemporary method uses silicon carbide for this.

Nach der im Verfahrensschritt 80 angewandten Phototechnik VE werden in den Verfahrensschritten 81 und 82 die Plasmaoxid schicht 26 , 26 ′ und die Plasmanitridschicht 30 an den Flan ken des sensitiven Kanalbereichs des ISFETs in Form von Trenches (Gräben) 36 entfernt. After applied in process step 80 Phototechnik VE in process steps 81 and 82, the plasma oxide layer are 26, 26 'and the plasma nitride 30 on the flan ken of the sensitive channel region of the ISFETs in the form of trenches (grooves) is removed 36th Sobald der Photolack im Ver fahrensschritt 83 entfernt ist, wird auf das Bauelement im Verfahrensschritt 84 ganzflächig eine PECVD-Siliziumkarbid schicht 38 abgeschieden, die die geätzten Trenches 36 schließt und folglich den Schutz der hydrophilen Isolator schichten 20 , 26 , 26 ′, 30 sowie den Schutz der Metallbahnen 24 , 28 ermöglicht. Once the photoresist in comparison method step 83 is removed, the entire surface a PECVD silicon carbide layer on the component in step 84 38 deposited, which includes the etched trenches 36 and thus layers to protect the hydrophilic insulator 20, 26, 26 ', 30 as well as the allows protection of the metal tracks 24, 28th

Die sich nach der Ausführung des Prozeßmoduls 9 ergebenden Strukturen sind in Fig. 11a, 11b dargestellt. The resulting structures after the execution of the process module 9 are shown in Fig. 11a, 11b.

Dieses Passivierungsverfahren ermöglicht eine Verbesserung des ISFET-Entwurfs, da nun zur Steigerung der elektrischen Eigenschaften (Reduzierung des Bahnwiderstandes von Source und Drain) die Kontaktierung von Source und Drain mittels der Leiterbahnen direkt am ISFET selbst erfolgen kann. This passivation process enables improvement of the ISFET design, as well to improve the electrical properties (reduction of bulk resistance of source and drain) can be effected contacting source and drain by means of the interconnects directly on ISFET itself.

Anhand der Fig. 12a, 12b wird nun das Prozeßmodul 10 be schrieben, das die Verfahrensschritte 85 bis 89 einschließt. Referring to Figs. 12a, 12b, the processing module 10 will now be written, including the method steps 85 to 89.

Im Verfahrensschritt 85 und 86 wird mittels der Phototechnik der PA-Maske der aktive Sensorbereich 40 , sowie im Fall der Struktur aus Fig. 12b der integrierte Lösungskontakt 42 ge öffnet. In process step 85 and 86 by means of the technique of Photo PA-mask the active sensor region 40, and opens in the case of 42 ge structure of FIG. 12b of the integrated solution contact. Nach dem Entfernen des Photolacks im Verfahrens schritt 87 werden im Verfahrensschritt 88 und 89 die Plasma nitrid- und Plasmaoxidschicht 30 , 26 , 26 ′ sowie die während des Halbleiterherstellungsverfahrens benötigte CVD-Oxid schutzschicht 20 selektiv bis auf die Gatenitridschicht 12 b naßchemisch geätzt. After removing the photoresist in the process step 87, the plasma in process step 88 and 89, nitride and plasma oxide 30, 26, 26 'and required during the semiconductor manufacturing process CVD oxide protective layer 20 selectively to the Gatenitridschicht 12 b wet-chemically etched.

Die Fig. 12a, 12b zeigt die fertiggestellten Bauelemente MISFET und ISFET in ihrer n-Kanal- und p-Kanal-Ausführung nach dem Entfernen des Photolacks. FIGS. 12a, 12b shows the completed devices MISFET and ISFET in its n-channel and p-channel version, after removing the photoresist.

Abschließend wird darauf hingewiesen, daß bei dem oben be schriebenen Ausführungsbeispiel sämtliche Lithographiepro zesse das Positivlack-Verfahren verwenden, bei dem die be lichteten Photolackbereiche durch den Entwicklungsvorgang abgelöst werden. Finally, it is noted that in the above-be signed embodiment, all Lithographiepro processes using the positive resist process, in which the be-exposed regions of photoresist are removed by the development process.

Claims (7)

1. Verfahren zum Herstellen eines ionensensitiven Feld effekttransistors, gekennzeichnet durch folgende Verfahrensschritte: 1. A method for producing an ion-sensitive field effect transistor, characterized by the following process steps:
  • - Strukturieren eines Drainbereichs, eines Sourcebe reichs und eines ionensensitiven Gatebereichs; - structuring a drain region, a Sourcebe Empire and an ion-sensitive gate region;
  • - Abscheiden einer Siliziumdioxid-Siliziumnitrid- Doppelschicht ( 12 a, 12 b) als Gateisolator ( 12 ); - depositing a silicon dioxide-silicon nitride double layer (12 a, 12 b) as a gate insulator (12);
  • - Bilden von Kontaktierungsöffnungen ( 22 ) in der Si liziumdioxid-Siliziumnitrid-Doppelschicht ( 12 a, 12 b) oberhalb des Drainbereichs und des Sourcebe reichs; - (12 a, 12 b) forming contact openings (22) in the Si liziumdioxid-silicon nitride double layer above the drain region and the Sourcebe Reich;
  • - Abscheiden und Strukturieren von Leiterbahnen ( 24 , 28 ), die den Drainbereich und den Sourcebereich direkt kontaktieren; - depositing and patterning of conductor tracks (24, 28) contacting the drain region and the source region directly;
  • - Abscheiden einer isolierenden Oberflächenplanie rungsschicht ( 26 , 26 ′, 30 ); - depositing an insulating surface planarization layer (26, 26 ', 30);
  • - Ätzen eines Trenches ( 36 ), der sich bis zu der Si liziumdioxid-Siliziumnitrid-Doppelschicht ( 12 a, 12 b) oberhalb des Drainbereichs bzw. des Sourcebe reichs benachbart zu dem ionensensitiven Bereich erstreckt; - etching a trench (36) extending up to the Si liziumdioxid-silicon nitride double layer (12 a, 12 b) adjacent extends above the drain region or the Sourcebe kingdom to the ion-sensitive portion;
  • - Abscheiden einer Siliziumkarbidschicht ( 38 ); - depositing a silicon carbide layer (38); und and
  • - Ätzen einer von dem Trench ( 36 ) umfaßten Ausnehmung ( 40 ), die sich bis zu der Siliziumdioxid-Silizium nitrid-Doppelschicht ( 12 a, 12 b) oberhalb des ionen sensitiven Bereichs erstrecken. - etching one of the trench (36) covered recess (40) extending up to the silicon dioxide-silicon nitride double layer (12 a, 12 b) extend above the ion-sensitive portion.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Strukturieren durch photolithographische Pro zesse erfolgt. 2. The method according to claim 1, characterized in that the patterning is carried out by photolithographic Pro processes.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich net, daß das Abscheiden der isolierenden Oberflächenplanari sierungsschicht das Abscheiden einer PECVD-Oxidschicht ( 26 , 26 ′) und einer PECVD-Nitridschicht ( 30 ) umfaßt. 3. The method of claim 1 or 2, characterized in that the deposition of the insulating Oberflächenplanari sierungsschicht the deposition of a PECVD oxide layer (26, 26 ') and a PECVD nitride layer (30).
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Ätzen des Trenches ( 36 ) durch einen Trockenätz prozeß erfolgt. 4. The method according to any one of claims 1 to 3, characterized in that the etching of the trench (36) is carried out by a dry etching process.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Abscheiden der Siliziumkarbidschicht das Ab scheiden von PECVD-Siliziumkarbid ( 38 ) umfaßt. 5. The method according to any one of claims 1 to 4, characterized in that the deposition of the silicon carbide layer separate from the PECVD of silicon carbide (38).
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Ätzen des von dem Trench ( 36 ) umgebenen Be reichs durch einen naßchemischen Ätzprozeß erfolgt. 6. A method according to any one of claims 1 to 5, characterized in that the etching of the of the trench (36) surrounded by a wet chemical Be Reich carried etching process.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß vor dem Bilden der Kontaktierungsöffnungen ( 22 ) eine Oxidschicht ( 20 ) auf die Siliziumdioxid-Silizium nitrid-Doppelschicht ( 12 a, 12 b) durch einen CVD-Prozeß abgeschieden wird. 7. A method according to any one of claims 1 to 6, characterized in that prior to forming the contact openings (22) an oxide layer (20) on the silicon dioxide-silicon nitride double layer (12 a, 12 b) is deposited by a CVD process ,
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Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004044572A1 (en) * 2002-11-14 2004-05-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. Ion-sensitive field effect transistor and method for producing an ion-sensitive field effect transistor
EP1557884A2 (en) * 2004-01-21 2005-07-27 Hitachi, Ltd. Examination apparatus for biological sample and chemical sample
FR2938703A1 (en) * 2008-11-20 2010-05-21 Commissariat Energie Atomique Process for the realization of a chip detection of biological elements
WO2014149778A1 (en) * 2013-03-15 2014-09-25 Life Technologies Corporation Chemical sensors with consistent sensor surface areas
US8912580B2 (en) 2009-05-29 2014-12-16 Life Technologies Corporation Active chemically-sensitive sensors with in-sensor current sources
US8912005B1 (en) 2010-09-24 2014-12-16 Life Technologies Corporation Method and system for delta double sampling
US9116117B2 (en) 2013-03-15 2015-08-25 Life Technologies Corporation Chemical sensor with sidewall sensor surface
US9164070B2 (en) 2010-06-30 2015-10-20 Life Technologies Corporation Column adc
US9194000B2 (en) 2008-06-25 2015-11-24 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9239313B2 (en) 2010-06-30 2016-01-19 Life Technologies Corporation Ion-sensing charge-accumulation circuits and methods
US9269708B2 (en) 2006-12-14 2016-02-23 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9270264B2 (en) 2012-05-29 2016-02-23 Life Technologies Corporation System for reducing noise in a chemical sensor array
US9404920B2 (en) 2006-12-14 2016-08-02 Life Technologies Corporation Methods and apparatus for detecting molecular interactions using FET arrays
US9618475B2 (en) 2010-09-15 2017-04-11 Life Technologies Corporation Methods and apparatus for measuring analytes
US9671363B2 (en) 2013-03-15 2017-06-06 Life Technologies Corporation Chemical sensor with consistent sensor surface areas
US9823217B2 (en) 2013-03-15 2017-11-21 Life Technologies Corporation Chemical device with thin conductive element
US9835585B2 (en) 2013-03-15 2017-12-05 Life Technologies Corporation Chemical sensor with protruded sensor surface
US9841398B2 (en) 2013-01-08 2017-12-12 Life Technologies Corporation Methods for manufacturing well structures for low-noise chemical sensors
US9852919B2 (en) 2013-01-04 2017-12-26 Life Technologies Corporation Methods and systems for point of use removal of sacrificial material
US9927393B2 (en) 2009-05-29 2018-03-27 Life Technologies Corporation Methods and apparatus for measuring analytes
US9951382B2 (en) 2006-12-14 2018-04-24 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9960253B2 (en) 2010-07-03 2018-05-01 Life Technologies Corporation Chemically sensitive sensor with lightly doped drains
US9964515B2 (en) 2008-10-22 2018-05-08 Life Technologies Corporation Integrated sensor arrays for biological and chemical analysis
US9970984B2 (en) 2011-12-01 2018-05-15 Life Technologies Corporation Method and apparatus for identifying defects in a chemical sensor array
US9995708B2 (en) 2013-03-13 2018-06-12 Life Technologies Corporation Chemical sensor with sidewall spacer sensor surface
US10077472B2 (en) 2014-12-18 2018-09-18 Life Technologies Corporation High data rate integrated circuit with power management
US10100357B2 (en) 2013-05-09 2018-10-16 Life Technologies Corporation Windowed sequencing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4115397A1 (en) * 1991-05-10 1992-11-12 Fraunhofer Ges Forschung CMOS-IC esp. liq. sensor circuit mfr. - using gate nitride as etch-stop during exposure of ISFET active gate region

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4115397A1 (en) * 1991-05-10 1992-11-12 Fraunhofer Ges Forschung CMOS-IC esp. liq. sensor circuit mfr. - using gate nitride as etch-stop during exposure of ISFET active gate region

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
HARAME, D., et al.: "An Implantable Ion Sensor Transducer" Tagungsband "IEDM", 1981 *
IEEE El.Dev.Lett., Vol. 9, No. 1, Jan. 1988, pp 44-46 *
KIMURA, J., et al.: "An Integrated SOS/FET Multi- Biosensor" Sensors and Actuators, 9 (1986), S. 373-387 *
TSUKADA, K., et al.: "A Multiple-ChemFET Integrated with CMOS Interface Circuits" Tagungsband "Transducers' 87", 1987 *

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004044572A1 (en) * 2002-11-14 2004-05-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. Ion-sensitive field effect transistor and method for producing an ion-sensitive field effect transistor
US7355200B2 (en) 2002-11-14 2008-04-08 Fraunhofer-Gasellschaft Zur Forderung Der Angewandten Forschung E.V. Ion-sensitive field effect transistor and method for producing an ion-sensitive field effect transistor
US7888708B2 (en) 2004-01-21 2011-02-15 Hitachi, Ltd. Examination apparatus for biological sample and chemical sample
EP1557884A3 (en) * 2004-01-21 2008-06-25 Hitachi, Ltd. Examination apparatus for biological sample and chemical sample
EP1557884A2 (en) * 2004-01-21 2005-07-27 Hitachi, Ltd. Examination apparatus for biological sample and chemical sample
US9989489B2 (en) 2006-12-14 2018-06-05 Life Technnologies Corporation Methods for calibrating an array of chemically-sensitive sensors
US9951382B2 (en) 2006-12-14 2018-04-24 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9269708B2 (en) 2006-12-14 2016-02-23 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9404920B2 (en) 2006-12-14 2016-08-02 Life Technologies Corporation Methods and apparatus for detecting molecular interactions using FET arrays
US10203300B2 (en) 2006-12-14 2019-02-12 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9194000B2 (en) 2008-06-25 2015-11-24 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US9964515B2 (en) 2008-10-22 2018-05-08 Life Technologies Corporation Integrated sensor arrays for biological and chemical analysis
FR2938703A1 (en) * 2008-11-20 2010-05-21 Commissariat Energie Atomique Process for the realization of a chip detection of biological elements
EP2189787A1 (en) * 2008-11-20 2010-05-26 Commissariat à l'énergie atomique et aux énergies alternatives Method of fabrication of a chip for the detection of biological material
US7927888B2 (en) 2008-11-20 2011-04-19 Commissariat A L'energie Atomique Method to fabricate a chip for the detection of biological elements
US9927393B2 (en) 2009-05-29 2018-03-27 Life Technologies Corporation Methods and apparatus for measuring analytes
US8912580B2 (en) 2009-05-29 2014-12-16 Life Technologies Corporation Active chemically-sensitive sensors with in-sensor current sources
US9164070B2 (en) 2010-06-30 2015-10-20 Life Technologies Corporation Column adc
US9239313B2 (en) 2010-06-30 2016-01-19 Life Technologies Corporation Ion-sensing charge-accumulation circuits and methods
US9960253B2 (en) 2010-07-03 2018-05-01 Life Technologies Corporation Chemically sensitive sensor with lightly doped drains
US9618475B2 (en) 2010-09-15 2017-04-11 Life Technologies Corporation Methods and apparatus for measuring analytes
US9958414B2 (en) 2010-09-15 2018-05-01 Life Technologies Corporation Apparatus for measuring analytes including chemical sensor array
US8912005B1 (en) 2010-09-24 2014-12-16 Life Technologies Corporation Method and system for delta double sampling
US9110015B2 (en) 2010-09-24 2015-08-18 Life Technologies Corporation Method and system for delta double sampling
US9970984B2 (en) 2011-12-01 2018-05-15 Life Technologies Corporation Method and apparatus for identifying defects in a chemical sensor array
US9270264B2 (en) 2012-05-29 2016-02-23 Life Technologies Corporation System for reducing noise in a chemical sensor array
US9985624B2 (en) 2012-05-29 2018-05-29 Life Technologies Corporation System for reducing noise in a chemical sensor array
US9852919B2 (en) 2013-01-04 2017-12-26 Life Technologies Corporation Methods and systems for point of use removal of sacrificial material
US9841398B2 (en) 2013-01-08 2017-12-12 Life Technologies Corporation Methods for manufacturing well structures for low-noise chemical sensors
US9995708B2 (en) 2013-03-13 2018-06-12 Life Technologies Corporation Chemical sensor with sidewall spacer sensor surface
CN105283758A (en) * 2013-03-15 2016-01-27 生命科技公司 Chemical sensors with consistent sensor surface areas
US9116117B2 (en) 2013-03-15 2015-08-25 Life Technologies Corporation Chemical sensor with sidewall sensor surface
US9128044B2 (en) 2013-03-15 2015-09-08 Life Technologies Corporation Chemical sensors with consistent sensor surface areas
US9823217B2 (en) 2013-03-15 2017-11-21 Life Technologies Corporation Chemical device with thin conductive element
US9671363B2 (en) 2013-03-15 2017-06-06 Life Technologies Corporation Chemical sensor with consistent sensor surface areas
CN105283758B (en) * 2013-03-15 2018-06-05 生命科技公司 A chemical sensor having a surface area of ​​the activated sensor
WO2014149778A1 (en) * 2013-03-15 2014-09-25 Life Technologies Corporation Chemical sensors with consistent sensor surface areas
US9835585B2 (en) 2013-03-15 2017-12-05 Life Technologies Corporation Chemical sensor with protruded sensor surface
US10100357B2 (en) 2013-05-09 2018-10-16 Life Technologies Corporation Windowed sequencing
US10077472B2 (en) 2014-12-18 2018-09-18 Life Technologies Corporation High data rate integrated circuit with power management

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