DE19846232A1 - Back face contacted semiconductor device, e.g. an ion-sensitive FET, is produced by metabolizing a back face contact hole for contacting a connection region or metallization level of a front face circuit structure - Google Patents
Back face contacted semiconductor device, e.g. an ion-sensitive FET, is produced by metabolizing a back face contact hole for contacting a connection region or metallization level of a front face circuit structureInfo
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Abstract
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements mit Rückseitenkon taktierung, das vorteilhaft verwendet werden kann, um bei spielsweise einen ionensensitiven Feldeffekttransistor zu fertigen. Die Erfindung eignet sich jedoch zur Herstellung beliebiger Halbleiterbauelemente mit einer Rückseitenkon taktierung.The present invention relates to a method for Manufacture of a semiconductor device with backside cone clocking that can be used advantageously to for example, an ion-sensitive field effect transistor manufacture. However, the invention is suitable for production any semiconductor components with a backside con clocking.
Verfahren zum Herstellen ionensensitiven Feldeffekttransi storen mit Rückseitenkontakt sind beispielsweise in der DE 44 30 812 C beschrieben. Bei den dort beschriebenen Verfahren werden MOS-Transistoren und ISFET-Sensoren auf demselben Substrat zusammen mit einem Rückseitenkontakt realisiert, wobei die Realisierung der Transistoren, der Sensoren und der Rückseitenkontaktierung parallel erfolgt.Process for the production of ion-sensitive field effect trans blinds with rear contact are for example in the DE 44 30 812 C described. With the procedures described there become MOS transistors and ISFET sensors on the same Realized substrate together with a back contact, whereby the realization of the transistors, sensors and the rear side contact is made in parallel.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein einfaches Verfahren zur Herstellung von Bauelementen mit ei ner Rückseitenverdrahtung zu schaffen. Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.The present invention is based on the object simple process for the production of components with egg to create rear wiring. This task will solved by a method according to claim 1.
Die vorliegende Erfindung schafft ein Verfahren zum Herstel
len eines Halbleiterbauelements mit einer Rückseitenkontak
tierung mit folgenden Schritten:
Erzeugen von Bauelementstrukturen des Halbleiterbauelements
in einer ersten Hauptoberfläche eines Halbleitersubstrats;
Bilden einer Ätzgrube in der zweiten Hauptoberfläche des
Halbleitersubstrats, die sich bis zu einem hochdotierten
Anschlußbereich oder einer Metallisierungsebene der Bauele
mentstruktur erstreckt;
Erzeugen einer Isolationsschicht auf zumindest Bereichen der
zweiten Hauptoberfläche, die die Ätzgrube umfassen, derart,
daß zumindest ein Abschnitt des hochdotierten Anschlußbe
reichs freibleibt; und
Erzeugen einer Metallisierungsschicht auf der Isolations
schicht, derart, daß die Metallisierungsschicht den frei
bleibenden Abschnitt des hochdotierten Anschlußbereichs oder
der Metallisierungsebene mit einem Kontaktbereich auf der
zweiten Hauptoberfläche des Halbleitersubstrats elektrisch
leitfähig verbindet.The present invention provides a method for producing a semiconductor component with a rear-side contact, comprising the following steps:
Generating component structures of the semiconductor component in a first main surface of a semiconductor substrate;
Forming an etching pit in the second main surface of the semiconductor substrate, which extends to a highly doped connection region or a metallization level of the component structure;
Producing an insulation layer on at least regions of the second main surface, which comprise the etching pit, in such a way that at least a portion of the highly doped connection region remains free; and
Generating a metallization layer on the insulation layer, such that the metallization layer electrically connects the remaining portion of the highly doped connection region or the metallization level with a contact region on the second main surface of the semiconductor substrate.
Soll eine solche Rückseitenkontaktierung bei einem Halblei tersubstrats geringer Dicke (< 50 µm) durchgeführt werden, wird vorzugsweise nach dem Erzeugen der Bauelementstrukturen ein Handhabungssubstrat auf die erste Hauptoberfläche des Halbleitersubstrats aufgebracht, woraufhin das Halbleiter substrat von der der ersten Hauptoberfläche gegenüberliegen den zweiten Hauptoberfläche her gedünnt wird.Should such a rear contact with a half lead substrates of small thickness (<50 µm) are carried out, is preferably after the creation of the component structures a handling substrate on the first main surface of the Semiconductor substrate applied, whereupon the semiconductor of the first main surface the second main surface is thinned.
Die vorliegende Erfindung betrifft somit ein Verfahren zur Herstellung einer Schaltungsstruktur mit einer Rückseiten kontaktierung. Das Verfahren ist mittels CMOS-kompatibler Standard-Halbleitertechnologien durchführbar und realisiert frei wählbare Kontakte zwischen der Schaltungsstruktur und der Rückseitenmetallisierung. Die Kontaktierung erfolgt di rekt in die hochdotierten Anschlußgebiete oder auf eine Me tallisierungsebene der Schaltungsstruktur.The present invention thus relates to a method for Manufacture of a circuit structure with a rear side contacting. The process is more compatible using CMOS Standard semiconductor technologies feasible and implemented freely selectable contacts between the circuit structure and the backside metallization. The contact is made di rectly in the highly doped connection areas or on a me levelization level of the circuit structure.
Bei dem erfindungsgemäßen Verfahren wird die Bauelementelage in dem Substrat mit den entsprechenden Schaltungsstrukturen zunächst fertig prozessiert, woraufhin das Bauelementsub strat gedünnt wird. Nachfolgend werden von der Substratrück seite her Kontaktlöcher durch die Bauelementsubstratschicht bis auf die zu kontaktierenden hochdotierten Anschlußgebiete oder eine Metallisierungsebene der Schaltungsstruktur geöff net und metallisiert, so daß eine elektrisch leitfähige Ver bindung zwischen Kontaktbereichen auf der Rückseite des Sub strats und den Schaltungsstrukturen hergestellt sind.In the method according to the invention, the component layer in the substrate with the corresponding circuit structures first processed, whereupon the component sub is thinned. Below are the substrate back side through holes through the device substrate layer except for the highly doped connection areas to be contacted or opened a metallization level of the circuit structure net and metallized so that an electrically conductive Ver bond between contact areas on the back of the sub strats and the circuit structures are made.
Das erfindungsgemäße Verfahren schafft somit Halbleiterbau elemente, bei denen vorteilhafterweise die Rückseite des Bauelements für die Verdrahtung genutzt wird. Dieser Frei heitsgrad ermöglicht beispielsweise die Rückseitenkontaktie rung von großflächigen Sensorstrukturen, deren Verdrahtung bei einer Vorderseitenverdrahtung nur in Gebieten neben den Sensorflächen realisiert werden kann, und steigert somit deutlich die Integrationsdichte. Weiterhin ermöglicht das beschriebene Verfahren die Verlagerung von Verdrahtungsebe nen, die beispielsweise zur Erreichung eines größeren Si gnal-Rausch-Verhältnisses, einen erhöhten Flächenbedarf auf weisen, auf die Rückseite des Bauelementsubstrats.The method according to the invention thus creates semiconductor construction elements where the back of the Component is used for the wiring. This free Degree of security enables, for example, back contact of large-area sensor structures and their wiring with front wiring only in areas next to the Sensor areas can be realized, and thus increases clearly the integration density. This also enables described method the relocation of wiring level nen, for example, to achieve a larger Si signal-to-noise ratio, an increased space requirement point to the back of the device substrate.
Bei dem erfindungsgemäßen Verfahren wird zunächst eine Bau elementelage innerhalb eines Substrats mit fertig prozes sierten Schaltungsstrukturen realisiert, wobei zur Reduzie rung des Flächenbedarfs der Rückseitenverdrahtung bei bevor zugten Ausführungsbeispielen nachfolgend das Bauelementsub strat von der Rückseite her gedünnt wird. Diese Dünnung kann mittels bekannter Techniken, beispielsweise naßchemischem Ätzen oder mechanischem oder chemomechanischem Schleifen, bis zu einer minimalen Dicke von 50 µm erfolgen. Bei kleine ren angestrebten Dicken werden Maßnahmen zur Stabilisierung des Bauelementsubstrats notwendig, wobei hierzu ein Handha bungssubstrat auf die Vorderseite des Bauelementsubstrats in der die Bauelementstrukturen gebildet sind, aufgebracht wird. Hierzu wird die Vorderseite des Bauelementsubstrats vorzugsweise mit einer Haftschicht versehen. Diese Haft schicht kann gleichzeitig eine passivierende und/oder plana risierende Funktion übernehmen. Nach diesem Aufbringen eines Handhabungssubstrats wird das Bauelementsubstrat dann von der Rückseite her gedünnt. Ist ein SOI-Substrat verwendet, kann bei dieser Dünnung die vergrabene Isolatorschicht als Ätzstop dienen. Bei dem erfindungsgemäßen Verfahren werden anschließend von der Rückseite des Bauelementsubstrats her Kontaktlöcher auf die zu kontaktierenden Gebiete geöffnet, woraufhin die Rückseite des Bauelementsubstrats und die Sei tenwände der Kontaktlöcher isoliert werden. Nachfolgend wird eine Metallisierungsschicht mittels Standardverfahren aufge bracht, die aus einer oder mehreren Metallisierungsebenen bestehen kann. Somit können Kontakte zwischen hochdotierten Anschlußgebieten oder einer der Metallisierungsebenen des Bauelementsubstrats und einer Rückseitenmetallisierung des Substrats realisiert werden.In the method according to the invention, first a building element layer within a substrate with finished process realized circuit structures, whereby to reduce of the space required for the rear wiring before preferred embodiments below the component sub strat is thinned from the back. This thinning can using known techniques, for example wet chemical Etching or mechanical or chemomechanical grinding, up to a minimum thickness of 50 µm. With small ones The desired thicknesses are measures for stabilization of the component substrate is necessary, for which purpose a handle Exercise substrate on the front of the device substrate in of which the component structures are formed, applied becomes. For this, the front of the component substrate preferably provided with an adhesive layer. This detention layer can simultaneously be a passivating and / or plana assume a risky function. After applying this one The device substrate is then handled by thinned the back. If an SOI substrate is used, can the buried insulator layer as Etch stop serve. In the method according to the invention then from the back of the device substrate Contact holes opened on the areas to be contacted, whereupon the back of the device substrate and the screen insulated walls of the contact holes. Below is applied a metallization layer using standard methods brings that from one or more metallization levels can exist. Thus, contacts between highly endowed Connection areas or one of the metallization levels of the Component substrate and a backside metallization of the Substrate can be realized.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfin dung wird nachfolgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:A preferred embodiment of the present invention below is referring to the enclosed Drawings explained in more detail. Show it:
Fig. 1 bis 3 schematische Querschnittansichten zur Veran schaulichung des erfindungsgemäßen Verfahrens. Figs. 1 to 3 are schematic sectional views for Veran schaulichung the inventive method.
In Fig. 1 ist ein Halbleitersubstrat 2 dargestellt, wobei an einer Oberfläche desselben bereits Bauelementstrukturen gebildet sind. Das Halbleitersubstrat 2 besteht vorzugsweise aus Silizium. In der Oberfläche des Halbleitersubstrats sind fertig prozessierte Schaltungsstrukturen und/oder Sensorflä chen 4 gebildet. Ferner ist ein hochdotierter Anschlußbe reich 6 vorgesehen. Die Sensorstrukturen 4 können beispiels weise über eine Metallisierungsschicht 8, die beispielsweise aus einer Aluminiumlegierung besteht, mit dem hochdotierten Bereich 6 verbunden sein. Um eine Isolation der Metallisie rungsschicht 8 von dem Halbleitersubstrat 2 zu gewährleis ten, sind Isolatorschichten 10 vorgesehen. Die gesamte Ober fläche des Bauelementsubstrats ist mit einer dielektrischen Schicht 12 passiviert. Die in Fig. 1 dargestellte Struktur kann ein Bauelementsubstrat sein, daß bereits von der Rück seite her gedünnt ist. Soll eine derartige Dünnung bis auf eine Dicke von weniger als 50 µm erfolgen, ist es bevorzugt, auf der Vorderseite ein Handhabungssubstrat (nicht darge stellt) vorzusehen.In Fig. 1, a semiconductor substrate 2 is shown with the same to a surface of device structures already formed. The semiconductor substrate 2 is preferably made of silicon. Completely processed circuit structures and / or sensor surfaces 4 are formed in the surface of the semiconductor substrate. Furthermore, a highly doped Anschlussbe rich 6 is provided. The sensor structures 4 can, for example, be connected to the highly doped region 6 via a metallization layer 8 , which consists for example of an aluminum alloy. In order to ensure insulation of the metallization layer 8 from the semiconductor substrate 2 , insulator layers 10 are provided. The entire upper surface of the component substrate is passivated with a dielectric layer 12 . The structure shown in Fig. 1 can be a device substrate that is already thinned from the back. If such a thinning is to be carried out to a thickness of less than 50 μm, it is preferred to provide a handling substrate (not shown) on the front.
Wie nun in Fig. 2 gezeigt ist, wird nachfolgend von der Rückseite her eine Ätzgrube 14 in dem Halbleitersubstrat 2 gebildet, die bis zu dem Anschlußbereich 6 reicht. Es ist offensichtlich, daß beispielsweise bei der Herstellung einer Mehrzahl von Halbleiterbauelementstrukturen im Waferverbund gleichzeitig eine Mehrzahl solcher Ätzgruben geöffnet werden kann. Das Öffnen der Ätzgruben erfolgt vorzugsweise mittels eines anisotropen Naßätzens. Dazu wird bei bevorzugten Aus führungsformen der vorliegenden Erfindung nach dem Abschei den einer geeigneten Hartmaskenschicht und deren Strukturie rung, die mittels eines herkömmlichen Standardlithographie schrittes durchgeführt wird, das Ätzen mittels einer KOH- oder Cholin-Lösung oder einem Gemisch aus Monoethanolamin, Dimethylsulfoxid und Wasser realisiert. Sind als Halbleiter substrat Siliziumscheiben der Kristallorientierung <100< verwendet, bilden sich hierbei Ätzgruben mit Öffnungsflanken von 55° zur Scheibenoberfläche aus. Nach dem Öffnen der Ätz gruben wird auf die Rückseite des Halbleitersubstrats 2 und gleichzeitig auf die Seitenwände der Ätzgrube 14 eine Iso lierungsschicht 16 aufgebracht. Diese Isolierungsschicht dient zur elektrischen Isolation zwischen der nachfolgend realisierten leitfähigen Verbindung und dem Siliziumsub strat. Die sich ergebende Struktur ist in Fig. 2 darge stellt.As shown in FIG. 2, an etching pit 14 is subsequently formed in the semiconductor substrate 2 from the rear, which extends to the connection region 6 . It is obvious that, for example, when producing a plurality of semiconductor component structures in the wafer assembly, a plurality of such etching pits can be opened at the same time. The etching pits are preferably opened by means of an anisotropic wet etching. For this purpose, in preferred embodiments of the present invention, after the deposition of a suitable hard mask layer and its structuring, which is carried out using a conventional standard lithography step, the etching is carried out using a KOH or choline solution or a mixture of monoethanolamine, dimethyl sulfoxide and water . If silicon wafers of crystal orientation <100 <are used as the semiconductor substrate, etching pits are formed with opening flanks of 55 ° to the wafer surface. After opening the etching pits, an insulation layer 16 is applied to the back of the semiconductor substrate 2 and simultaneously to the side walls of the etching pit 14 . This insulation layer serves for electrical insulation between the subsequently realized conductive connection and the silicon substrate. The resulting structure is shown in Fig. 2 Darge.
In der Isolierungsschicht 16 wird dann in dem Abschnitt des Anschlußbereichs 6 eine Kontaktierungsöffnung 18 erzeugt, wobei alternativ die Isolierungsschicht 16 bereits mit einer solchen Öffnung erzeugt wird. Abschließend wird eine Metal lisierungsschicht 20 auf die Isolierungsschicht 16 aufge bracht, so daß die Metallisierung in der Kontaktierungsöff nung 18 in Kontakt zu dem Anschlußbereich 6 ist. Somit ist eine einfache leitfähige Verbindung zwischen Kontaktberei chen auf der Rückseite des Halbleitersubstrats 2 und dem An schlußbereich 6 hergestellt. Die Metallschicht 20 kann dabei zunächst ganz flächig abgeschieden werden und danach auf der Rückseite des Halbleitersubstrats 2 in der gewünschten Weise strukturiert werden.A contact opening 18 is then produced in the insulation layer 16 in the section of the connection region 6 , with the insulation layer 16 alternatively already being produced with such an opening. Finally, a metallization layer 20 is applied to the insulation layer 16 , so that the metallization in the contact opening 18 is in contact with the connection region 6 . Thus, a simple conductive connection between contact areas on the back of the semiconductor substrate 2 and the connection region 6 is produced. The metal layer 20 can first be deposited over the entire area and then structured on the back of the semiconductor substrate 2 in the desired manner.
Die vorliegende Erfindung schafft somit ein Verfahren zur Rückseitenkontaktierung von elektrischen Bauelementen, deren Prozessierung auf der Vorderseite abgeschlossen ist. Gemäß der vorliegenden Erfindung werden keine Prozesse zur Rück seitenkontaktierung durchgeführt, die sich auf die Prozes sierung und/oder das Temperatur-Budget der fertig prozes sierten Bauelemente auf der Vorderseite auswirken. Gemäß der vorliegenden Erfindung sind die Bauelementeprozessierung auf der Vorderseite und die Rückseitenkontaktierung vollständig unabhängig voneinander.The present invention thus provides a method for Rear contacting of electrical components, their Processing on the front is complete. According to the present invention does not reverse processes side contact performed, which affects the process sation and / or the temperature budget of the finished processes impacted components on the front. According to the The present invention is based on device processing the front and the rear contact completely independently of each other.
Claims (2)
Erzeugen von Bauelementstrukturen (4, 6, 8, 10) des Halb leiterbauelements in ersten Hauptoberfläche eines Halb leitersubstrats (2);
Bilden einer Ätzgrube in der zweiten Hauptoberfläche des Halbleitersubstrats (2), die sich bis zu einem hochdo tierten Anschlußbereich (6) der Bauelementstruktur oder einer Metallisierungsebene der Bauelementstruktur er streckt;
Erzeugen einer Isolationsschicht (16) auf zumindest Be reichen der zweiten Hauptoberfläche, die die Ätzgrube (14) umfassen, derart, daß zumindest ein Abschnitt des hochdotierten Anschlußbereichs (6) oder der Metallisie rungsebene freibleibt; und
Erzeugen einer Metallisierungsschicht (20) auf der Isola tionsschicht (16), derart, daß die Metallisierungsschicht (20) den freibleibenden Abschnitt (18) des hochdotierten Anschlußbereichs (6) oder der Metallisierungsebene mit einem Kontaktbereich auf der zweiten Hauptoberfläche des Halbleitersubstrats (2) elektrisch leitfähig verbindet.1. A method for producing a semiconductor component with rear-side contacting, comprising the following steps:
Generating component structures ( 4 , 6 , 8 , 10 ) of the semiconductor component in the first main surface of a semiconductor substrate ( 2 );
Forming an etching pit in the second main surface of the semiconductor substrate ( 2 ), which extends to a highly-doped connection region ( 6 ) of the component structure or a metallization level of the component structure;
Creating an insulation layer ( 16 ) on at least the second main surface, which includes the etching pit ( 14 ), in such a way that at least a portion of the highly doped connection region ( 6 ) or the metallization level remains free; and
Generating a metallization layer ( 20 ) on the insulation layer ( 16 ) such that the metallization layer ( 20 ) the free portion ( 18 ) of the highly doped connection area ( 6 ) or the metallization level with a contact area on the second main surface of the semiconductor substrate ( 2 ) electrically connects conductively.
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|---|---|---|---|
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