DE4418200C2

DE4418200C2 - Semiconductor device with internal circuitry that operates in response to an external clock signal

Info

Publication number: DE4418200C2
Application number: DE4418200A
Authority: DE
Inventors: Kouji Hayano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-20
Filing date: 1994-05-25
Publication date: 1997-01-16
Anticipated expiration: 2014-05-26
Also published as: JPH0737389A; DE4418200A1; KR950004270A

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halbleitereinrichtungen und genauer auf eine Halbleiterein richtung, bei der eine interne Schaltung in Reaktion auf ein externes Taktsignal arbeitet.The present invention relates generally to Semiconductor devices, and more specifically, to a semiconductor direction in which an internal circuit in response to an external clock signal works.

Ein Cache-DRAM (Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) ist eine der Halbleitereinrichtungen, bei denen eine interne Schaltung einen vorbestimmten Betriebsablauf in Reaktion auf ein ex ternes Taktsignal ausführt. Der Cache-DRAM ist durch Inte gration eines DRAM mit einer großen Speicherkapazität und eines Hochgeschwindigkeits-SRAM (Static Random Access Me mory = statischer Speicher mit wahlfreiem Zugriff) mit ei ner kleinen Speicherkapazität auf einem Chip aufgebaut. Die Eigenschaften des Cache-DRAM sind wie folgt: Ein Cache-DRAM weist eine kleinere Größe auf und kostet weniger als ein Cache-System mit einem DRAM + einem externen SRAM; da die Breite des Busses zwischen einem DRAM und einem SRAM breit ist, kann die Datenübertragung zwischen dem DRAM und dem SRAM in einem DRAM-Zyklus ausgeführt werden, selbst wenn ein Block zum Zwecke der Erhöhung der Trefferrate vergrößert wird; und dementsprechend wird die Anzahl der Zugriffsstrafen, die durch einen Cache-Fehler verursacht werden, vermindert. Der oben beschriebene Cache-DRAM ist im Detail durch Hamano et al. "High Performance 4M-bit Cache DRAM", ELECTRONIC MATERIAL, August 1992 offenbart.A cache DRAM (Dynamic Random Access Memory) is one of the semiconductor devices in which an internal circuit performs a predetermined operation in response to an external clock signal. The cache DRAM is built by integrating a DRAM with a large storage capacity and a high-speed SRAM (Static Random Access Memory) with a small storage capacity on a chip. The characteristics of the cache DRAM are as follows: a cache DRAM is smaller in size and costs less than a cache system with a DRAM + an external SRAM; since the width of the bus between a DRAM and an SRAM is wide, the data transfer between the DRAM and the SRAM can be carried out in one DRAM cycle even if a block is enlarged for the purpose of increasing the hit rate; and accordingly the number of access penalties caused by a cache miss is reduced. The cache DRAM described above is described in detail by Hamano et al. "High Performance 4 M-bit Cache DRAM", ELECTRONIC MATERIAL, August 1992.

Der vorhergehende Cache-DRAM wird im folgenden unter Bezug nahme auf Figuren als ein herkömmlicher Halbleiterspeicher beschrieben. Fig. 13 ist eine Blockdarstellung, die einen Aufbau des herkömmlichen Halbleiterspeichers zeigt.The foregoing cache DRAM is described below with reference to figures as a conventional semiconductor memory. Fig. 13 is a block diagram showing a construction of the conventional semiconductor memory.

Wie Fig. 13 zeigt, weist der Halbleiterspeicher eine Ein gabe-/Ausgabe-Schaltung 1, einen Eingabepuffer 2, eine Gruppe von Eingaberegistern 4, eine Steuerschaltung 5, einen Zeilendekoder 6, einen SRAM 7, einen Spaltendekoder und Leseverstärker 8, einen Datenübertragungspuffer 9, einen Leseverstärker 10, einen DRAM 11, einen Zeilendekoder 12 und einen Spaltendekoder 13 auf.As shown in FIG. 13, the semiconductor memory has an input / output circuit 1 , an input buffer 2 , a group of input registers 4 , a control circuit 5 , a row decoder 6 , an SRAM 7 , a column decoder and sense amplifier 8 , a data transfer buffer 9 , a sense amplifier 10 , a DRAM 11 , a row decoder 12 and a column decoder 13 .

Die Eingabe-/Ausgabe-Schaltung 1 ist mit Dateneingabe-/ ausgabeanschlüssen DQ0-DQ3 verbunden und führt die Eingabe/Ausgabe von Daten, die in dem SRAM 7 und dem DRAM 11 gespeichert sind, aus.The input / output circuit 1 is connected to data input / output terminals DQ0-DQ3 and carries out the input / output of data stored in the SRAM 7 and the DRAM 11 .

Ein externes Taktsignal K mit einer vorbestimmten Taktfre quenz wird dem Eingabepuffer 2 eingegeben, und nachdem es gepuffert ist, wird es an die Gruppe von Eingaberegistern 4 als ein internes Taktsignal IK1 ausgegeben.An external clock signal K having a predetermined clock frequency is input to the input buffer 2 , and after it is buffered, it is output to the group of input registers 4 as an internal clock signal IK1.

Ein Steuersignal C zur Steuerung der Vorrichtung, so daß sie einen vorbestimmten Betriebsablauf ausführt, externe Adreßsignale AC0-AC11 zur Adressierung des SRAM 7 und ex terne Adreßsignale A0-A9 zur Adressierung des DRAM 11 wer den der Gruppe von Registern 4 eingegeben. Die Gruppe von Registern 4 gibt ein internes Steuersignal IC, interne Adreßsignale IAC0-IAC11 zur Adressierung des SRAM 7 und in terne Adreßsignale IA0-IA9 zur Adressierung des DRAM 11 in Reaktion auf das interne Taktsignal IK1 aus. Das interne Steuersignal IC wird an die Steuerschaltung 5 zur Steuerung jedes Blockes, so daß er einen vorbestimmten Betriebsablauf ausführt, ausgegeben. Die internen Adreßsignale IAC0-IAC3 werden dem Spaltendekoder und Leseverstärker 8 als interne Spaltenadreßsignale des SRAM 7 eingegeben. Die internen Adreßsignale IAC4-IAC11 werden dem Zeilendekoder 6 als in terne Zeilenadreßsignale des SRAM 7 eingegeben. Die inter nen Adreßsignale IA0-IA9 weisen gemultiplexte Zeilenadres sen und Spaltenadressen auf, so daß sie dem Spaltendekoder 13 als interne Spaltenadreßsignale und dem Zeilendekoder 12 als interne Zeilenadreßsignale eingegeben werden.A control signal C for controlling the device so that it carries out a predetermined operation, external address signals AC0-AC11 for addressing the SRAM 7 and external address signals A0-A9 for addressing the DRAM 11 who entered the group of registers 4 . The group of registers 4 outputs an internal control signal IC, internal address signals IAC0-IAC11 for addressing the SRAM 7 and internal address signals IA0-IA9 for addressing the DRAM 11 in response to the internal clock signal IK1. The internal control signal IC is output to the control circuit 5 for controlling each block so that it carries out a predetermined operation. The internal address signals IAC0-IAC3 are input to the column decoder and sense amplifier 8 as internal column address signals of the SRAM 7 . The internal address signals IAC4-IAC11 are input to the row decoder 6 as in the internal row address signals of the SRAM 7 . The internal address signals IA0-IA9 have multiplexed row addresses and column addresses so that they are input to the column decoder 13 as internal column address signals and the row decoder 12 as internal row address signals.

Der Zeilendekoder 6 wählt eine vorbestimmte Zeile des SRAM 7, die durch die internen Zeilenadreßsignale IAC4-IAC11 spezifiziert sind, aus.The row decoder 6 selects a predetermined row of the SRAM 7 specified by the internal row address signals IAC4-IAC11.

Der Spaltendekoder und Leseverstärker 8 wählt eine vorbe stimmte Spalte des SRAM 7, die durch die internen Spal tenadreßsignale IAC0-IAC3 spezifiziert ist, aus.The column decoder and sense amplifier 8 selects a predetermined column of the SRAM 7 , which is specified by the internal column address signals IAC0-IAC3.

Der Zeilendekoder 12 wählt eine vorbestimmte Zeile des DRAM 11, die durch die internen Zeilenadreßsignale IA0-IA9 spe zifiziert ist, aus.The row decoder 12 selects a predetermined row of the DRAM 11 specified by the internal row address signals IA0-IA9.

Der Spaltendekoder 13 wählt eine vorbestimmte Spalte des DRAM 11, die durch die internen Spaltenadreßsignale IA0-IA9 spezifiziert ist, aus.The column decoder 13 selects a predetermined column of the DRAM 11 specified by the internal column address signals IA0-IA9.

Der SRAM 7 und der DRAM 11 führen ein Datentransfer bzw. eine Datenübertragung über den Datenübertragungspuffer 9 aus.The SRAM 7 and the DRAM 11 carry out a data transfer or a data transfer via the data transfer buffer 9 .

Derart verwendet die herkömmliche Halbleiterspeichervor richtung ein Registereingabeverfahren, bei dem alle Einga besignale mit dem externen Taktsignal K synchronisiert sind und jeder interne Block einen vorbestimmten Betriebsablauf in Reaktion auf das externe Taktsignal K ausführt. Such uses the conventional semiconductor memory towards a register entry procedure in which all entries Besignale are synchronized with the external clock signal K. and each internal block has a predetermined operational flow in response to the external clock signal K.

Der Betrieb der herkömmlichen Halbleitereinrichtung wird beschrieben. Fig. 14 ist ein Zeitablaufdiagramm, das den Betrieb der herkömmlichen Halbleitereinrichtung zeigt.The operation of the conventional semiconductor device will be described. Fig. 14 is a timing chart showing the operation of the conventional semiconductor device.

Wenn das externe Taktsignal K eingegeben ist, gibt der Eingabepuffer 2 ein internes Taktsignal IK1, das durch den Pufferbetrieb verzögert ist, aus. D. h, daß der Anstieg des externen Taktsignals K zum Zeitpunkt t0 als der Anstieg des internen Signals IK1 zum Zeitpunkt t1 ausgegeben wird. Als ein Ergebnis ist das interne Taktsignal IK1 gegenüber dem externen Taktsignal K um einen Zeitraum (t1-t0) verzögert. Das interne Taktsignal IK1 wird an die Gruppe von Eingabe registern 4 ausgegeben, und jeder Block führt einen vorbe stimmten Betriebsablauf in Synchronisation mit dem internen Taktsignal IK1 aus. In diesem Fall ist z. B. die Gruppe von Eingaberegistern 4, der die externen Adreßsignale AC0-AC11 eingegeben werden, mit dem internen Taktsignal IK1 synchro nisiert und gibt die internen Adreßsignale IAC0-IAC11 an den Zeilendekoder 6 und den Spaltendekoder und Leseverstär ker 8 aus. In Reaktion auf die internen Adreßsignale IAC0- IAC11 wählt der Zeilendekoder 6 eine vorbestimmte Wortlei tung aus, ein Signal der Wortleitung WL steigt an und ein Ausgabesignal DQ wird von der Eingabe-/Ausgabeschaltung 1 zum Zeitpunkt t2 ausgegeben. Wie oben beschrieben arbeitet bei der herkömmlichen Halbleitereinrichtung jede interne Schaltung in Synchronisation mit dem internen Taktsignal IK1, das durch Puffern des externen Taktsignals K erhalten wird.When the external clock signal K is input, the input buffer 2 outputs an internal clock signal IK1 which is delayed by the buffer operation. That is, the rise of the external clock signal K at time t0 is output as the rise of the internal signal IK1 at time t1. As a result, the internal clock signal IK1 is delayed from the external clock signal K by a period (t1-t0). The internal clock signal IK1 is output to the group of input registers 4 , and each block carries out a predetermined operation in synchronization with the internal clock signal IK1. In this case, e.g. B. the group of input registers 4 , to which the external address signals AC0-AC11 are input, synchronized with the internal clock signal IK1 and outputs the internal address signals IAC0-IAC11 to the row decoder 6 and the column decoder and sense amplifier 8 . In response to the internal address signals IAC0- IAC11 the row decoder 6 selects a predetermined wordline from tung, a signal of the word line WL rises and an output signal DQ outputted from the input / output circuit 1 at the time t2. As described above, in the conventional semiconductor device, each internal circuit operates in synchronization with the internal clock signal IK1, which is obtained by buffering the external clock signal K.

Die herkömmliche Halbleitereinrichtung ist wie oben be schrieben aufgebaut, so daß die Antwortzeit der Einrichtung auf das externe Taktsignal K gleich t2-t0 ist. D. h., daß die Verzögerungszeit (t1-t0) des internen Taktsignals IK1 ferner der Zeit (t2-t1), die für den eigentlichen Schal tungsbetrieb benötigt wird, dazuaddiert wird. Darum wird bei der herkömmlichen Halbleitereinrichtung die Verzöge rungszeit (t1-t0) des internen Taktsignals IK1 zusätzlich benötigt, wodurch eine gestörte Reaktion der internen Schaltung auf das externe Taktsignal verursacht wird. The conventional semiconductor device is as above wrote built up so that the response time of the facility to the external clock signal K is t2-t0. That is, that the delay time (t1-t0) of the internal clock signal IK1 also the time (t2-t1) for the actual scarf operation is required, is added. That's why the delays in the conventional semiconductor device time (t1-t0) of the internal clock signal IK1 additionally needed, causing a disturbed reaction of the internal Circuit on the external clock signal is caused.

Aus der US 4 894 791 ist es bekannt, daß bei Halbleiterspeichern die Erzeugung interner Taktsignale durch einstellbare Verzöge rungsstufen bewirkt werden kann.From US 4,894,791 it is known that in semiconductor memories the generation of internal clock signals by adjustable delays levels can be effected.

Aus der US 5 204 559 ist die Verwendung einstellbarer Verzöge rungsstufen innerhalb einer Halbleitereinrichtung zum Ausgleich der Phasenfehler zwischen mehreren im Idealfall synchronen Takt signalen bekannt.From US 5 204 559 is the use of adjustable delays levels within a semiconductor device to compensate the phase error between several ideally synchronous clock signals known.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung zu schaffen, bei der die Reaktion auf ein Ausgabetaktsignal verbessert werden kann, wodurch ein Betrieb bei hoher Geschwindigkeit ermöglicht wird.It is an object of the present invention to To create semiconductor device in which the response to an output clock signal can be improved, thereby a High speed operation is enabled.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 oder 15.This object is achieved by a semiconductor device according to claim 1 or 15.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Further developments of the invention are in the subclaims featured.

Die Halbleitereinrichtung entsprechend einer Ausführungs form der vorliegenden Erfindung weist eine Ausgabeschaltung zur Ausgabe eines ersten internen Taktsignales in Reaktion auf ein externes Taktsignal, eine Phaseneinstellschaltung zum Liefern eines zweiten internen Taktsignales, das aus dem ersten Taktsignal durch Einstellen seiner Phase erhal ten wird, so daß die Phasendifferenz zwischen dem zweiten internen Taktsignal und dem externen Taktsignal reduziert ist, und eine interne Schaltung zum Ausführen eines vorbe stimmten Betriebsablaufes in Reaktion auf das zweite in terne Taktsignal auf.The semiconductor device according to one embodiment form of the present invention has an output circuit to output a first internal clock signal in response to an external clock signal, a phase adjustment circuit to provide a second internal clock signal that is off get the first clock signal by adjusting its phase ten, so that the phase difference between the second internal clock signal and the external clock signal reduced is, and an internal circuit for executing a vorbe agreed operations in response to the second in internal clock signal.

Da die Halbleitereinrichtung den obigen Aufbau aufweist, arbeitet die interne Schaltung in Reaktion auf das zweite interne Taktsignal, welches eine kleine Phasendifferenz ge genüber dem externen Taktsignal aufweist, wodurch die Reak tion der internen Schaltung auf das externe Taktsignal ver bessert wird, und wodurch dementsprechend die Halbleiter einrichtung den Betriebsablauf bei hoher Geschwindigkeit ausführen kann.Since the semiconductor device has the above structure, the internal circuit works in response to the second internal clock signal, which ge a small phase difference compared to the external clock signal, whereby the Reak tion of the internal circuit on the external clock signal ver is improved, and accordingly the semiconductors set up the operation at high speed can perform.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. The following is a description of exemplary embodiments with reference to of the figures.

Von den Figuren zeigen:From the figures show:

Fig. 1 eine Blockdarstellung, die den Aufbau einer Halbleitervorrichtung nach einer Ausführungsform der vorliegenden Erfin dung zeigt; FIG. 1 is a block diagram showing the structure of a semiconductor device according to an embodiment of the present OF INVENTION dung;

Fig. 2 ein Zeitablaufdiagramm, das den Betrieb der in Fig. 1 gezeigten Halbleiterein richtung zeigt; Fig. 2 is a timing chart showing the operation of the semiconductor device shown in Fig. 1;

Fig. 3 bis 8 schematische Darstellungen, die den Aufbau der ersten bis sechsten Ausfüh rungsform der in Fig. 1 gezeigten Ver zögerungsschaltung zeigen; . Figs. 3 to 8 are schematic representations, which approximately form the structure of the first to sixth exporting the United shown in Figure 1 show deceleration circuit;

Fig. 9 eine schematische Darstellung, die den Aufbau einer Steuersignalerzeugungs schaltung, die die in Fig. 8 gezeigte Verzögerungsschaltung steuert, zeigt; Fig. 9 is a diagram showing the construction of a control signal generating circuit which controls the delay circuit shown in Fig. 8;

Fig. 10 bis 12 erste bis dritte Zeitablaufdiagramme, die den Betrieb der Halbleitervorrich tung, die die in Fig. 8 gezeigte Verzö gerungsschaltung aufweist, zeigen, Fig. 10 to 12 first to third timing charts, the processing operation of the Halbleitervorrich having the deferrers shown in Fig. 8 delay circuit, show

Fig. 13 eine Blockdarstellung, die den Aufbau einer herkömmlichen Halbleitervorrich tung zeigt; und Fig. 13 is a block diagram showing the construction of a conventional semiconductor device; and

Fig. 14 ein Zeitablaufdiagramm, das den Betrieb der in Fig. 13 gezeigten Halbleiterein richtung zeigt. FIG. 14 is a timing chart showing the operation of the semiconductor device shown in FIG. 13.

Eine Halbleitereinrichtung nach einer Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die Figuren beschrieben. Fig. 1 ist eine Blockdarstel lung, die einen Aufbau einer Halbleitereinrichtung nach ei ner Ausführungsform der vorliegenden Erfindung zeigt.A semiconductor device according to an embodiment of the present invention will be described below with reference to the figures. Fig. 1 is a development Blockdarstel showing a structure of a semiconductor device according ei ner embodiment of the present invention.

Die in Fig. 1 gezeigte Halbleitereinrichtung unterscheidet sich von der in Fig. 13 gezeigten Halbleitereinrichtung da durch, daß sie eine Verzögerungsschaltung 3 zwischen einem Eingabepuffer 2 und einer Gruppe von Eingaberegistern 4 aufweist.The semiconductor device shown in FIG. 1 differs from the semiconductor device shown in FIG. 13 in that it has a delay circuit 3 between an input buffer 2 and a group of input registers 4 .

Die Verzögerungsschaltung 3 verzögert ein erstes internes Taktsignal IK1, das von dem Eingabepuffer 2 ausgegeben wird, und gibt ein zweites internes Taktsignal IK2, das mit einem externen Taktsignal K eine gleiche Phase aufweist, an die Gruppe von Eingaberegistern 4 aus. Als ein Ergebnis ar beitet jede Schaltung in der Einrichtung in Reaktion auf das zweite interne Taktsignal IK2, welches eine mit dem ex ternen Taktsignal K gleiche Phase aufweist, und arbeitet offensichtlich in Synchronisation mit dem externen Taktsi gnal K, wodurch es möglich wird, den Einfluß der Verzöge rung, die durch den Eingabepuffer 2 verursacht wird, zu eliminieren.The delay circuit 3 delays a first internal clock signal IK1, which is output from the input buffer 2 , and outputs a second internal clock signal IK2, which has the same phase with an external clock signal K, to the group of input registers 4 . As a result, each circuit in the device operates in response to the second internal clock signal IK2 which is in phase with the external clock signal K, and obviously operates in synchronization with the external clock signal K, thereby making it possible to influence eliminate the delay caused by the input buffer 2 .

Der Betrieb der Halbleitereinrichtung, die wie oben gezeigt aufgebaut ist, wird beschrieben. Fig. 2 ist ein Zeitablauf diagramm, das den Betrieb der in Fig. 1 gezeigten Halblei tereinrichtung zeigt.The operation of the semiconductor device constructed as shown above will be described. FIG. 2 is a timing chart showing the operation of the semiconductor device shown in FIG. 1.

Wenn das externe Taktsignal K dem Eingabepuffer 2 eingege ben ist, gibt der Eingabepuffer 2 ein erstes internes Takt signal IK1, welches verzögert ist, an die Verzögerungs schaltung 3 aus. Die Verzögerungsschaltung 3 verzögert das eingegebene erste interne Taktsignal IK1 weiter und gibt ein zweites internes Taktsignal IK2, welches eine mit dem externen Taktsignal K gleiche Phase aufweist, an die Gruppe von Eingaberegistern 4 aus. D. h., daß der Zeitablauf des Anstiegs des externen Taktsignals K zum Zeitpunkt t0 der Zeitablauf des Anstiegs des ersten internen Taktsignales IK1 zum Zeitpunkt t1 wird, und letztendlich wird der Zeit ablauf des Anstiegs des zweiten internen Taktsignals IK2 zum Zeitpunkt t4 gleich dem Zeitablauf des Anstiegs des ex ternen Taktsignals K, welcher um einen Zyklus verzögert ist. Als ein Ergebnis weisen das externe Taktsignal K und das zweite interne Taktsignal IK2 eine gleiche Phase auf.When the external clock signal K is the input buffer 2 ben eingege, the input buffer 2 is a first internal clock signal IK1, which is delayed, the delay circuit at 3 out. The delay circuit 3 further delays the input of the first internal clock signal IK1 and outputs a second internal clock signal IK2, which has the same phase as the external clock signal K, to the group of input registers 4 . That is, the timing of the rise of the external clock signal K at time t0 becomes the timing of the rise of the first internal clock signal IK1 at time t1, and ultimately the timing of the rise of the second internal clock signal IK2 at time t4 becomes equal to the timing the rise of the external clock signal K, which is delayed by one cycle. As a result, the external clock signal K and the second internal clock signal IK2 have the same phase.

Das zweite interne Taktsignal IK2 wird an die Gruppe von Eingaberegistern 4 ausgebeben, und jede interne Schaltung führt einen vorbestimmten Betriebsablauf in Synchronisation mit dem zweiten internen Taktsignal IK2 aus. Z. B. ist der Zeitablauf des Auslesens der vorbestimmten Daten aus dem SRAM 7 wie folgt. Wenn externe Adreßsignale AC0-AC11 der Gruppe von Eingaberegistern 4 eingegeben werden, arbeitet die Gruppe von Eingaberegistern 4 in Synchronisation mit dem zweiten internen Taktsignal IK2 zum Zeitpunkt t0. Als ein Ergebnis gibt die Gruppe von Eingaberegistern 4 interne Adreßsignale IAC0-IAC11 an einen Zeilendekoder 6 und einen Spaltendekoder und Leseverstärker 8 aus. Der Zeilendekoder 6 wählt eine vorbestimmte Wortleitung, die durch die einge gebenen internen Adreßsignale IAC4-IAC11 spezifiziert wird, aus, und ein Signal auf der Wortleitung WL steigt an. Nach dem Anstieg des Signals der Wortleitung WL gibt die Ein gabe-/Ausgabeschaltung 1 die ausgelesenen Daten an die Ein gabe-/Ausgabeanschlüsse DQ0-DQ3 als Datenausgabesignal DQ zum Zeitpunkt t3 aus. Derart arbeitet jede interne Schal tung in Synchronisation mit dem zweiten internen Taktsignal IK2, welches eine mit dem externen Taktsignal K gleiche Phase aufweist, so daß jede interne Schaltung offensicht lich direkt in Synchronisation mit dem externen Taktsignal K arbeitet. Darum ist die Antwortzeit der internen Schal tung auf das externe Taktsignal K gleich (t3-t0), und es gibt keinen Einfluß der Verzögerungszeit (t1-t0), die durch den Eingabepuffer 2 verursacht wird, so daß die Reaktion bzw. Antwort auf das externe Taktsignal K verbessert wird. Wenn die Halbleitereinrichtung einen Betriebsablauf in Syn chronisation mit dem externen Taktsignal K mit z. B. 100 MHz ausführt, ist die Verzögerungszeit t1-t0 des Eingabepuffers 2 gleich 3ns, und die Antwort- bzw. Reaktionszeit auf das externe Taktsignal K wird um 3 ns durch Einstellen der Verzö gerungszeit t4-t1 der Verzögerungsschaltung 3 auf 7 ns redu ziert, wodurch die Reaktion auf das externe Taktsignal K verbessert ist.The second internal clock signal IK2 is output to the group of input registers 4 , and each internal circuit carries out a predetermined operation in synchronization with the second internal clock signal IK2. For example, the timing of reading out the predetermined data from the SRAM 7 is as follows. When external address signals AC0-AC11 of the group of input registers 4 are input, the group of input registers 4 operates in synchronization with the second internal clock signal IK2 at time t0. As a result, the group of input registers 4 outputs internal address signals IAC0-IAC11 to a row decoder 6 and a column decoder and sense amplifier 8 . The row decoder 6 selects a predetermined word line specified by the input internal address signals IAC4-IAC11, and a signal on the word line WL rises. After the rise of the signal of the word line WL, the input / output circuit 1 outputs the read data to the input / output terminals DQ0-DQ3 as a data output signal DQ at time t3. In this way, each internal circuit works in synchronization with the second internal clock signal IK2, which has the same phase as the external clock signal K, so that each internal circuit obviously works directly in synchronization with the external clock signal K. Therefore, the response time of the internal circuit to the external clock signal K is equal to (t3-t0), and there is no influence of the delay time (t1-t0) caused by the input buffer 2 , so that the response external clock signal K is improved. If the semiconductor device an operation in synchronization with the external clock signal K with z. B. executes 100 MHz, the delay time t1-t0 of the input buffer 2 is 3ns, and the response time to the external clock signal K is reduced by 3 ns by setting the delay time t4-t1 of the delay circuit 3 to 7 ns , whereby the response to the external clock signal K is improved.

Die erste Ausführungsform der Verzögerungsschaltung 3, die in Fig. 1 gezeigt ist, wird beschrieben. Fig. 3 ist eine schematische Darstellung, die einen Aufbau der ersten Aus führungsform der Verzögerungsschaltung 3 zeigt.The first embodiment of the delay circuit 3 shown in Fig. 1 will be described. Fig. 3 is a schematic diagram showing a structure of the first embodiment of the delay circuit 3 .

Wie Fig. 3 zeigt, weist die Verzögerungsschaltung 3 Inver ter G1-G4, Kondensatoren C1 und C2 und einen Widerstand R1 auf.As shown in FIG. 3, the delay circuit 3 has inverters G1-G4, capacitors C1 and C2 and a resistor R1.

In der obigen ersten Ausführungsform wird eine vorbestimmte Verzögerungszeit durch eine Verzögerung, die durch Inverter G1-G4 verursacht wird, und eine Verzögerung, die durch La dungen der Kondensatoren C1 und C2 verursacht wird, gelie fert. Darum kann die Schaltungsfläche durch das Vorsehen eines Kondensators kleiner gemacht werden, als in dem Fall, in dem die Verzögerungsschaltung nur aus Invertern aufge baut ist, was für eine höhere Integration geeignet ist.In the above first embodiment, a predetermined one Delay time due to a delay caused by inverters G1-G4 is caused and a delay caused by La of the capacitors C1 and C2 is caused finished. Therefore, the circuit area can be provided of a capacitor can be made smaller than in the case in which the delay circuit is only made up of inverters builds is what is suitable for higher integration.

Die zweite Ausführungsform der Verzögerungsschaltung 3 wird beschrieben. Fig. 4 ist ein Schaltbild, das einen Aufbau der zweiten Ausführungsform der Verzögerungsschaltung 3 zeigt.The second embodiment of the delay circuit 3 will be described. FIG. 4 is a circuit diagram showing a construction of the second embodiment of the delay circuit 3 .

Wie Fig. 4 zeigt, weist die zweite Ausführungsform der Verzögerungsschaltung 3 Inverter G11-G17, Kondensatoren C11 und C12 und Schalter S11-S15 auf.As shown in FIG. 4, the second embodiment of the delay circuit 3 has inverters G11-G17, capacitors C11 and C12 and switches S11-S15.

In der obigen zweiten Ausführungsform kann die Anzahl von Stufen von Invertern durch die Schalter S11, S14 und S15 ausgewählt werden, und die Verbindung zwischen den Konden satoren C11 und C12 kann durch die Schalter S12 und S13 ge ändert werden, so daß die Verzögerungszeit geändert werden kann. In the above second embodiment, the number of Steps of inverters through switches S11, S14 and S15 be selected, and the connection between the condens Sators C11 and C12 can ge through the switches S12 and S13 be changed so that the delay time is changed can.

Die dritte Ausführungsform der Verzögerungsschaltung 3 wird beschrieben. Fig. 5 ist eine schematische Darstellung, die einen Aufbau der dritten Ausführungsform der Verzögerungs schaltung 3 zeigt.The third embodiment of the delay circuit 3 will be described. Fig. 5 is a schematic diagram showing a structure of the third embodiment of the delay circuit 3 .

Wie Fig. 5 zeigt, weist die dritte Ausführungsform der Verzögerungsschaltung 3 Inverter G21-G24 und einen Schalter S21 auf.As Fig. 5 shows, the third embodiment of the delay circuit 3 to inverter G21-G24, and a switch S21.

Bei der dritten Ausführungsform kann die Anzahl von Stufen von Invertern durch Umschalten bzw. Ändern einer Photomaske für Aluminiumverdrahtungen in dem Abschnitt des Schalters S21 geändert werden. Genauer kann, wenn der Schalter S21 wie in Fig. 5 gezeigt über Kreuz verbunden ist, die Verzö gerungszeit entsprechend zweier Inverter erhalten werden, und wenn er parallel (nicht gezeigt) verbunden wird, kann eine Verzögerungszeit entsprechend vier Invertern erhalten werden.In the third embodiment, the number of stages of inverters can be changed by switching a photo mask for aluminum wiring in the section of the switch S21. More specifically, when the switch S21 is cross-connected as shown in Fig. 5, the delay time corresponding to two inverters can be obtained, and when connected in parallel (not shown), a delay time corresponding to four inverters can be obtained.

Die vierte Ausführungsform der Verzögerungsschaltung 3 wird beschrieben. Fig. 6 ist eine schematische Darstellung, die einen Aufbau der vierten Ausführungsform der Verzögerungs schaltung 3 zeigt.The fourth embodiment of the delay circuit 3 will be described. Fig. 6 is a schematic diagram showing a structure of the fourth embodiment of the delay circuit 3 .

Wie Fig. 6 zeigt, weist die vierte Ausführungsform Inverter G31-G34 und Kondensatoren C31 und C32 auf.As shown in FIG. 6, the fourth embodiment has inverters G31-G34 and capacitors C31 and C32.

Bei der vierten Ausführungsform werden die Kondensatoren C31 bzw. C32 durch Durchschneiden bzw. Durchtrennen eines Abschnittes a oder eines Abschnittes b mit einem Laser ab getrennt, um so die Verzögerungszeit zu ändern.In the fourth embodiment, the capacitors C31 or C32 by cutting or cutting one Section a or a section b with a laser separated so as to change the delay time.

Die fünfte Ausführungsform der Verzögerungsschaltung 3 wird beschrieben. Fig. 7 ist eine schematische Darstellung, die einen Aufbau der fünften Ausführungsform der Verzögerungs schaltung 3 zeigt. The fifth embodiment of the delay circuit 3 will be described. Fig. 7 is a schematic diagram showing a structure of the fifth embodiment of the delay circuit 3 .

Wie Fig. 7 zeigt, weist die fünfte Ausführungsform der Verzögerungsschaltung 3 Inverter G41-G47, Übertragungs schaltglieder (gates) TG41 und TG42 und einen hohen Wider stand R41 auf.As shown in FIG. 7 shows, the fifth embodiment of the delay circuit 3 inverters G41-G47, transmission switching members (gates) TG41 and TG42, and a high reflection was on R41.

Bei der fünften Ausführungsform kann die Verzögerungszeit, wie es im folgenden beschrieben wird, durch Durchtrennen eines Abschnittes c mit einem Laser erhalten werden. Wenn der Abschnitt c mit einem Laser durchtrennt wird, wird das Ausgabesignal AA auf einem "L"-Niveau und einem Ausgabesi gnal /AA ("/" bezeichnet ein invertiertes Signal) auf einem "H"-Niveau ausgegeben. Daraus folgt, daß das Übertragungs gate TG41 ausgeschaltet und das Übertragungsgate TG42 ein geschaltet wird, so daß die Verzögerungszeit entsprechend zu zwei Invertern erhalten wird. Im Gegensatz dazu wird, wenn der Abschnitt c nicht mit einem Laser durchtrennt wird, das Ausgabesignal AA auf dem "H" -Niveau und das Aus gabesignal /AA auf dem "L"-Niveau ausgegeben. Demzufolge ist das Übertragungsgate TG41 angeschaltet und das Übertra gungsgate TG42 ist ausgeschaltet, so daß die Verzögerungs zeit entsprechend zu vier Invertern erhalten werden kann. Wie oben beschrieben, kann durch Durchtrennen des Abschnit tes c mit einem Laser die Verzögerungszeit geändert werden.In the fifth embodiment, the delay time, by cutting as described below of a section c can be obtained with a laser. If section c is cut with a laser, it will Output signal AA at an "L" level and an output si gnal / AA ("/" denotes an inverted signal) on one Output "H" level. It follows that the transmission gate TG41 switched off and transmission gate TG42 on is switched so that the delay time accordingly to get two inverters. In contrast, if section c is not cut with a laser the output signal AA at the "H" level and the off output signal / AA output at the "L" level. As a result the transmission gate TG41 is switched on and the transmission gating gate TG42 is switched off, so that the delay corresponding to four inverters. As described above, by cutting the section tes c the delay time can be changed with a laser.

Die sechste Ausführungsform der Verzögerungsschaltung 3 wird beschrieben. Fig. 8 ist eine Darstellung, die einen Aufbau der sechsten Ausführungsform der Verzögerungsschal tung 3 zeigt.The sixth embodiment of the delay circuit 3 will be described. Fig. 8 is a diagram showing a structure of the sixth embodiment of the delay TIC. 3

Wie Fig. 8 zeigt, weist die sechste Ausführungsform der Verzögerungsschaltung 3 Verzögerungsschaltungen 21-23 und Übertragungsschaltglieder (gates) TG21-TG23 auf.As shown in Fig. 8, the sixth embodiment of the delay circuit 3 has delay circuits 21-23 and transmission gates TG21-TG23.

Jede der Verzögerungsschaltungen 21-23 weist eine unterschiedliche Verzögerungszeit auf. Insbesondere kann sie durch jede der in den Fig. 3 bis 7 gezeigten Verzöge rungsschaltungen implementiert bzw. aufgebaut werden. Each of the delay circuits 21-23 has a different delay time. In particular, it can be implemented by each of the delay circuits shown in FIGS . 3 to 7.

Die Übertragungsgates TG21-TG23 werden durch Steuersignale IC1-IC3 und /IC1-/IC3 an- oder ausgeschaltet. Daher kann durch Anschalten eines der Übertragungsgates TG21-TG23 eine gewünschte Verzögerungszeit bereitgestellt werden.The transmission gates TG21-TG23 are controlled by control signals IC1-IC3 and / IC1- / IC3 switched on or off. Therefore by switching on one of the transmission gates TG21-TG23 desired delay time can be provided.

Eine Steuersignalerzeugungsschaltung zur Erzeugung von Steuersignalen IC1-IC3 und /IC1-IC3, die in Fig. 8 gezeigt sind, wird beschrieben. Fig. 9 ist eine schematische Dar stellung, die ein Beispiel der Steuersignalerzeugungsschal tung zeigt.A control signal generating circuit for generating control signals IC1-IC3 and / IC1-IC3 shown in Fig. 8 will be described. Fig. 9 is a schematic diagram showing an example of the control signal generating circuit.

Wie Fig. 9 zeigt, weist die Steuersignalerzeugungsschaltung Inverter G51-G55 und UND-Gatter G56-G58 auf.As shown in Fig. 9, the control signal generating circuit has inverters G51-G55 and AND gates G56-G58.

Externe Steuersignale C1 und C2 werden der Steuersignalerzeugungsschaltung eingegeben. Die externen Steuersignale C1 und C2 sind Signale, die über einen vorbe stimmten externen Anschluß in die Halbleitereinrichtung, auf welche die vorliegende Erfindung angewendet wird, ein gegeben werden.External control signals C1 and C2 become the Control signal generation circuit entered. The external Control signals C1 and C2 are signals that pass through agreed external connection in the semiconductor device, to which the present invention is applied are given.

Die Steuersignalerzeugungsschaltung gibt die Steuersignale IC1-IC3 und /IC1-/IC3, die im folgenden beschrieben werden, in Reaktion auf die externen Steuersignale C1 und C2 aus. Wenn das externe Steuersignal C1 auf dem "H" -Niveau und das externe Steuersignal C2 auf dem "H"-Niveau ist, werden die Steuersignale IC1, /IC2 und /IC3 auf dem "H"-Niveau und die Steuersignale /IC1, IC2 und IC3 auf dem "L"-Niveau ausgege ben. Als ein Ergebnis wird nur das Übertragungsgate TG21 angeschaltet, und die Verzögerungsschaltung 21 wird ausge wählt.The control signal generating circuit outputs the control signals IC1-IC3 and / IC1- / IC3, which will be described below, in response to the external control signals C1 and C2. When the external control signal C1 is at the "H" level and the external control signal C2 is at the "H" level, the control signals IC1, / IC2 and / IC3 become at the "H" level and the control signals / IC1, IC2 and IC3 at the "L" level. As a result, only the transmission gate TG21 is turned on and the delay circuit 21 is selected.

Wenn das externe Steuersignal C1 auf dem "L"-Niveau und das externe Steuersignal C2 auf dem "H"-Niveau ist, werden die Steuersignale IC2, /IC1 und /IC3 auf dem "H"-Niveau und die Steuersignale /IC2, IC1 und IC3 auf dem "L"-Niveau ausgege ben. Als ein Ergebnis wird nur das Übertragungsgate TG22 angeschaltet, und die Verzögerungsschaltung 22 wird ausge wählt. When the external control signal C1 is at the "L" level and the external control signal C2 is at the "H" level, the control signals IC2, / IC1 and / IC3 become at the "H" level and the control signals / IC2, IC1 and IC3 at the "L" level. As a result, only the transmission gate TG22 is turned on and the delay circuit 22 is selected.

Wenn das externe Steuersignal C1 auf dem "H" -Niveau und das externe Steuersignal C2 auf dem "L"-Niveau ist, werden die Steuersignale IC3, /IC1 und /IC2 auf dem "H"-Niveau und die Steuersignale /IC3, IC1 und IC2 auf dem "L"-Niveau ausgege ben. Als ein Ergebnis wird nur das Übertragungsgate TG23 angeschaltet und die Verzögerungsschaltung 23 wird ausge wählt.When the external control signal C1 is at the "H" level and the external control signal C2 is at the "L" level, the control signals IC3, / IC1 and / IC2 become at the "H" level and the control signals / IC3, IC1 and IC2 at the "L" level. As a result, only the transmission gate TG23 is turned on and the delay circuit 23 is selected.

Wie oben beschrieben kann bei der sechsten Ausführungsform der Verzögerungsschaltung, die in Fig. 8 gezeigt ist, eine gewünschte Verzögerungsschaltung durch die externen Steuer signale C1 und C2 ausgewählt werden, wodurch es möglich wird, eine Verzögerungsschaltung mit einer gewünschten Ver zögerungsschaltung für ein unterschiedliches externes Takt signal auszuwählen.As described above, in the sixth embodiment of the delay circuit shown in Fig. 8, a desired delay circuit can be selected by the external control signals C1 and C2, thereby making it possible to provide a delay circuit with a desired delay circuit for a different external clock signal.

Der Betrieb der Halbleitereinrichtung, die die sechste Ausführungsform der Verzögerungsschaltung aufweist, die wie oben beschrieben aufgebaut ist, wird beschrieben. Für die spezifische Beschreibung werden drei Beispiele, in denen die Frequenz des externen Taktsignales K gleich 100 MHz, 66 MHz bzw. 50 MHz ist, im folgenden beschrieben. Die Fig. 10 bis 12 sind Zeitablaufdiagramme, die den Betrieb der Halbleitereinrichtung mit den in Fig. 8 gezeigten Verzöge rungsschaltungen zeigt.The operation of the semiconductor device having the sixth embodiment of the delay circuit constructed as described above will be described. For the specific description, three examples in which the frequency of the external clock signal K is 100 MHz, 66 MHz and 50 MHz are described below. Figs. 10 to 12 are timing charts showing the operation of the semiconductor device in Fig. Retarded shown approximately 8 circuits.

Unter Bezugnahme auf Fig. 10 wird ein Beispiel, in dem das externe Taktsignal Ka mit einer Frequenz von 100 MHz einge geben wird, beschrieben. Das externe Taktsignal Ka wird dem Eingabepuffer 2 eingebeben, und der Eingabepuffer 2 gibt ein erstes internes Taktsignal IK1a, welches um 3 ns verzö gert ist, an die Verzögerungsschaltung 3 aus. Zu dieser Zeit werden die externen Steuersignale C1 und C2 der Steu ersignalerzeugungsschaltung, die in Fig. 9 gezeigt ist und der Verzögerungsschaltung, die in Fig. 8 gezeigt ist, auf dem "H" -Niveau eingegeben, und es wird die Ver zögerungsschaltung 21 ausgewählt. Die Verzögerungszeit der Verzögerungsschaltung 21 ist so eingestellt, daß sie eine Verzögerungszeit von 7 ns inklusive der Verzögerungszeit des Übertragungsgates TG21 aufweist. Darum wird ein zweites in ternes Taktsignal IK2a, welches gegenüber dem ersten inter nen Taktsignal IK1a um 7 ns verzögert ist, ausgegeben. Da der Zyklus des externen Taktsignales Ka gleich 10 ns ist, werden die Phasen des externen Taktsignales Ka und des zweiten internen Taktsignales IK2a gleich. Jede interne Schaltung führt einen vorbestimmten Betriebsablauf in Syn chronisation mit dem zweiten internen Taktsignal IK2a aus und liefert ein Ausgabesignal DQa. Als ein Ergebnis wird der Einfluß der Verzögerungszeit des Eingabepuffers 2 eli miniert, und die Reaktion der internen Schaltung auf das externe Taktsignal Ka wird verbessert.An example in which the external clock signal Ka is input at a frequency of 100 MHz will be described with reference to FIG. 10. The external clock signal Ka is input to the input buffer 2 , and the input buffer 2 outputs a first internal clock signal IK1a, which is delayed by 3 ns, to the delay circuit 3 . At this time, the external control signals C1 and C2 of the control signal generating circuit shown in Fig. 9 and the delay circuit shown in Fig. 8 are input at the "H" level, and the delay circuit 21 is selected . The delay time of the delay circuit 21 is set so that it has a delay time of 7 ns including the delay time of the transmission gate TG21. Therefore, a second internal clock signal IK2a, which is delayed by 7 ns compared to the first internal clock signal IK1a, is output. Since the cycle of the external clock signal Ka is 10 ns, the phases of the external clock signal Ka and the second internal clock signal IK2a become the same. Each internal circuit carries out a predetermined operating sequence in synchronization with the second internal clock signal IK2a and supplies an output signal DQa. As a result, the influence of the delay time of the input buffer 2 is eliminated, and the response of the internal circuit to the external clock signal Ka is improved.

Unter Bezugnahme auf Fig. 11 wird ein Beispiel, in dem ein externes Taktsignal Kb von 66 MHz eingegeben wird, beschrie ben. In diesem Fall werden der Steuersignalerzeugungsschal tung, die in Fig. 9 gezeigt ist, das externe Steuersignal C1 auf dem "L"-Niveau und das externe Steuersignal C2 auf dem "H"-Niveau eingegeben, und die Verzögerungsschaltung 22 wird aus den in Fig. 8 gezeigten Verzögerungsschaltungen ausgewählt. Die Verzögerungszeit der Verzögerungsschaltung 22 ist auf eine Verzögerungszeit von 12 ns inklusive der Verzögerungszeit des Übertragungsgates TG22 eingestellt. Darum werden die Phasen des externen Taktsignals Kb und des zweiten internen Taktsignales IK2b einander gleich, und die Reaktion der internen Schaltung auf das externe Taktsignal Kb wird verbessert.An example in which an external clock signal Kb of 66 MHz is input will be described with reference to FIG. 11. In this case, the control signal generating circuit shown in FIG. 9 is input with the external control signal C1 at the "L" level and the external control signal C2 at the "H" level, and the delay circuit 22 is selected from those in FIG delay circuits shown. 8 selected. The delay time of the delay circuit 22 is set to a delay time of 12 ns including the delay time of the transmission gate TG22. Therefore, the phases of the external clock signal Kb and the second internal clock signal IK2b become the same, and the response of the internal circuit to the external clock signal Kb is improved.

Unter Bezugnahme auf Fig. 12 wird ein Beispiel, in dem das externe Taktsignal Kc mit 50 MHz eingegeben wird beschrie ben. In diesem Fall werden der Steuersignalerzeugungsschal tung, die in Fig. 9 gezeigt ist, das externe Steuersignal C1 auf dem "H"-Niveau und das externe Steuersignal C2 auf dem "L"-Niveau eingegeben, und die Verzögerungsschaltung 23 wird aus den in Fig. 8 gezeigten Verzögerungsschaltungen ausgewählt. Die Verzögerungszeit der Verzögerungsschaltung 23 ist auf eine Verzögerungszeit von 17 ns inklusive der Verzögerungszeit des Übertragungsgates TG23 eingestellt. An example in which the external clock signal Kc is input at 50 MHz will be described with reference to FIG. 12. In this case, the control signal generating circuit shown in FIG. 9 is input with the external control signal C1 at the "H" level and the external control signal C2 at the "L" level, and the delay circuit 23 is selected from those shown in FIG delay circuits shown. 8 selected. The delay time of the delay circuit 23 is set to a delay time of 17 ns including the delay time of the transmission gate TG23.

Darum werden die Phasen des externen Taktsignales Kc und des zweiten internen Taktsignales IK2c einander gleich, und die Reaktion der internen Schaltung auf das externe Taktsi gnal Kc wird verbessert.Therefore, the phases of the external clock signal Kc and of the second internal clock signal IK2c equal to each other, and the response of the internal circuit to the external clock gnal Kc is improved.

Wie oben beschrieben kann bei der in Fig. 8 gezeigten Verzögerungsschaltung die Reaktion der internen Schaltung auf das externe Taktsignal, das eine unterschiedliche Fre quenz aufweist, verbessert werden, so daß dieses auf ir gendeine Halbleitereinrichtung angewendet werden kann, wel che in einer Einrichtung verschiedene Arten von externen Taktsignalen verwendet.As described above, in the delay circuit shown in Fig. 8, the response of the internal circuit to the external clock signal having a different frequency can be improved so that it can be applied to any semiconductor device which has different types in one device used by external clock signals.

Desweiteren kann in jeder der oben beschriebenen Ausführungsformen die Verzögerungszeit geändert werden, so daß dieses für das Debuggen (Fehlersuche und -beseitigung) oder ähnliches während der Entwicklung von Einrichtungen nützlich ist. D. h., daß, wenn bei der Entwicklung der Vor richtung herausgefunden wird, daß die durch Simulation er wartete Verzögerungszeit nicht geliefert wird, die Verzöge rungszeit durch Änderung der Photomaske in dem Schritt der Herstellung einer Photomaske eingestellt werden kann, so daß die Zeit für die Entwicklung verglichen mit dem her kömmlichen Weg, welcher erneut mit der Simulation beginnt, verkürzt werden kann.Furthermore, any of the above can be described Embodiments of the delay time are changed so that this for debugging (debugging and elimination) or the like during facility development is useful. This means that if the development of the pre direction is found that by simulation he waited delay time is not delivered, the delays time by changing the photomask in the step of Production of a photomask can be adjusted, so that the time for development compared to that ago conventional way, which starts again with the simulation, can be shortened.

In jeder der obigen Ausführungsformen wurde die Anwendung auf einen Cache-DRAM beschrieben. Jedoch ist die Anwendung auf irgendeine Halbleitereinrichtung, die einen vorbestimm ten Betriebsablauf in Synchronisation mit dem externen Taktsignal ausführt, möglich. Z. B. ist die Anwendung auf einen synchronen DRAM und einen "RAMBUS"-DRAM oder ähnli ches genauso möglich.In each of the above embodiments, the application to a cache DRAM. However, the application is to any semiconductor device that has a predetermined operating sequence in synchronization with the external Clock signal executes, possible. For example, the application is on a synchronous DRAM and a "RAMBUS" DRAM or the like ches just as possible.

Claims

1. semiconductor device with
an output means ( 2 ) for outputting a first internal clock signal (IK1) in response to an external clock signal (K);
a phase setting means ( 3 ) for supplying a second internal clock signal (IK2) which from the first internal clock signal (IK1) by adjusting its phase so that the phase difference between the second internal clock signal (IK2) and the external clock signal (K) is reduced is received; and
an internal circuit ( 4-13 ) for executing a predetermined operation in response to the second internal clock signal (IK2).

2. Semiconductor device according to claim 1, characterized in that the phase setting means ( 3 ) a delay means ( 3 ) for delaying the first internal clock signal (IK1) and for outputting the second internal clock signal (IK2) with egg ner with the external clock signal (K) has the same phase property.

3. Semiconductor device according to claim 2, characterized in that the delay means ( 3 ) has an inverter (G1-G4) for outputting the first internal clock signal with a delay and a capacitor (C1, C2) for delaying the first internal clock signal.

4. Semiconductor device according to claim 2 or 3, characterized in that
that the delay means ( 3 ) a plurality of delay sections (G11-G15, C11, C12) for delaying the first internal clock signal and a switching means (S11-S15) for switching the state of the connection of the plurality of delay sections (G11-G15, C11, C12); and
that the delay means ( 3 ) changes the delay time of the delay means ( 3 ) according to the state of the connection.

5. Semiconductor device according to one of claims 2 to 4, characterized in that
that the delay means ( 3 ) has a plurality of delay sections (G21-G24) for delaying the first internal clock signal and a switching section (S21) for switching the state of connection of the plurality of delay sections (G21-G24); and
that the switching section (S21) has a connection section (S21) having a structure for enabling switching of the state of the connection on the way of changing a photomask to change the delay time of the delay means ( 3 ) according to the state of the connection.

6. Semiconductor device according to one of claims 2 to 5, characterized in that the delay means ( 3 ) a plurality of delay sections (G31-G34, C31, C32) for delaying the first internal clock signal; and a connecting line for connecting the plurality of delay sections (G31-G34, C31, C32) to change the delay time of the delay means ( 3 ) when it is separated by the laser processing route.

7. Semiconductor device according to one of claims 2 to 6, characterized in that the delay means ( 3 ) a control means (R41, G41-G43) for the selective output of a different control signal (AA, / AA) by changing the state of the connection to a predetermined potential; a plurality of delay sections (G44-G47) for delaying an input signal; and switching means (TG41-TG42) for switching the state of connection of the plurality of delay sections (G44-G47) in response to the control signal (AA, / AA).

8. Semiconductor device according to one of claims 2 to 7, characterized in that the delay means ( 3 ) a plurality of delay sections ( 21-23 ), each of which has a different delay time; and selection means (TG21-TG22) for selecting a predetermined delay section from the plurality of delay sections ( 21-23 ) in response to a control signal (IC1-IC3, / IC1- / IC3).

9. A semiconductor device according to claim 8, characterized in that the delay means ( 3 ) further control signal generating means (G51-G58) for outputting the control signal (IC1-IC3, / IC1- / IC3) in response to an external control signal (C1, C2 ), which is entered externally.

10. A semiconductor device according to claim 9, characterized featured, that the control signal generating means (G51-G58) at least three control signals (IC1-IC3, / IC1- / IC3) in response to outputs two external control signals (C1, C2).

11. Semiconductor device according to one of claims 8 to 10, characterized, that the control signal (IC1-IC3, / IC1- / IC3) a signal for Select a delay time according to the clock frequency sequence of the external clock signal (K).

12. Semiconductor device according to one of claims 1 to 11, characterized in that the internal circuit ( 4-13 ) a Zeitlaufeinstellmit tel ( 4 ) for supplying an internal control signal (IC, IAC0- IAC11, IA0-IA9), which consists of external control signals (C, AC0-AC11, A0-A9) is obtained by adjusting its phase in response to the second internal clock signal (IK2); and an internal circuit section ( 5-13 ) for executing a predetermined operation in response to the internal control signal (IC, IAC0-IAC11, IA0-IA9).

13. Semiconductor device according to one of claims 1 to 12, characterized, that the semiconductor device with a dynamic memory is random access with cache.

14. Semiconductor device according to one of claims 1 to 12, characterized, that the semiconductor device is a synchronous dynamic Random access memory.

15. A semiconductor device that includes a static random access memory ( 6-8 ) that operates in response to a first time out signal (IC, IAC0-IAC11) and a dynamic random access memory ( 10-13 ) that is responsive on a second timing signal (IC, IA0-IA9) ar works with
a first output means ( 2 ), which receives a first clock signal (K), which is applied externally, for outputting a second clock signal (IK1) which has a phase which is shifted with respect to the first clock signal (K);
a second output means ( 3 ), which receives the second clock signal (IK1), for outputting a third clock signal (IK2) which has a phase substantially the same as the first clock signal (K); and
third output means ( 4 ) for outputting the first and second timing signals (IC, IAC0-IAC11, IA0-IA9) in response to the third clock signal (IK2).