DE4407054C2

DE4407054C2 - Circuit arrangement for converting sinusoidal signals into rectangular signals

Info

Publication number: DE4407054C2
Application number: DE19944407054
Authority: DE
Inventors: Richard Heinz
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1994-03-03
Filing date: 1994-03-03
Publication date: 1999-11-18
Anticipated expiration: 2014-03-04
Also published as: DE4407054A1

Description

Die Erfindung geht aus von einer Schaltungsanordnung zur Umformung von sinusförmigen Signalen in rechteckförmige Signale, welche Schaltungsanordnung mindestens einen Komparator aufweist, dessen einer Eingang mit einem sinusförmigen Signal und dessen anderer Eingang mit einem Regelsignal beaufschlagt ist, das ein Integrator von einem an einem Ausgang des Komparators abnehmbaren rechteckförmigen Signals erzeugt.The invention relates to a circuit arrangement Conversion of sinusoidal signals into rectangular ones Signals which circuit arrangement at least one Comparator has one input with one sinusoidal signal and its other input with a Control signal is acted upon by an integrator removable at an output of the comparator rectangular signal generated.

Eine derartige Schaltungsanordnung benötigt man beispielsweise zur Aufbereitung von sinusförmigen Signalen, die ein inkrementaler Drehgeber zur Drehzahlregelung eines Gleichstrommotors abgibt. Übliche inkrementale Drehgeber, die nach einem opto-elektrischen Abtastprinzip arbeiten, erzeugen zwei Signale, von denen das eine Signal (Φ1) einen etwa kosinusförmigen Verlauf und das andere Signal (Φ2) einen etwa sinusförmigen Verlauf aufweist. Die beiden Signale sind jedoch nicht vollkommen gleichstromfrei; außerdem beträgt die Phasenverschiebung zwischen den beiden Signalen nicht genau 90°. Der für eine nachfolgende Signalverarbeitung störende Gleichstromfehler läßt sich zwar durch eine aufwendige Justierung vermeiden; die Justierung ist jedoch nicht langzeitstabil. Der ebenfalls störende 90°- Phasenfehler wird durch Positionsfehler des opto elektrischen Abtastsystems verursacht. Eine Justage ist nicht möglich, da in der Regel feste Abtastgitter benutzt werden. Werden die fehlerhaften Signale in je einem Komparator ausgewertet, entstehen Signale, deren Tastverhältnis nicht genau 1 : 1 ist und deren Phasenverschiebung zueinander nicht genau 90° beträgt.Such a circuit arrangement is required for example for the preparation of sinusoidal Signals that an incremental encoder for Speed control of a DC motor outputs. Usual incremental encoders based on an opto-electrical Working principle, generate two signals, one of which one signal (Φ1) has an approximately cosine shape and the other signal (Φ2) is approximately sinusoidal Has history. However, the two signals are not completely free of direct current; in addition, the No phase shift between the two signals exactly 90 °. The one for a subsequent signal processing disturbing direct current errors can be caused by a avoid costly adjustments; the adjustment is however not long-term stable. The also annoying 90 ° - Phase error is caused by position errors of the opto electrical scanning system caused. An adjustment is not possible because fixed scanning grids are usually used become. Are the faulty signals in one Evaluated comparator, signals are generated whose Duty cycle is not exactly 1: 1 and their Phase shift to each other is not exactly 90 °.

Zur Erhöhung der Auflösung und damit zur Verbesserung der Regelgenauigkeit wertet man jede Flanke der beiden Signale aus. Es wird eine Impulsverdopplung der beiden Signale vorgenommen, die infolge der zuvor beschriebenen Fehler zu einer Impulsreihe führt, in der die zeitlichen Abstände der aufeinanderfolgenden Impulse nicht gleich lang sind und in der die Impulse darüber hinaus einen Phasenjitter aufweisen. Die Fehler wiederholen sich im Rhythmus der Grundwelle des nicht vervielfältigten Signals.To increase the resolution and thus to improve the Control accuracy is evaluated on each edge of the two signals out. There is a pulse doubling of the two signals made as a result of the errors described above leads a series of impulses in which the time intervals the successive impulses are not of the same length and in which the pulses also have a phase jitter exhibit. The mistakes repeat themselves in the rhythm of the Fundamental wave of the signal not reproduced.

Bei der Drehzahlregelung eines Capstanmotors für ein professionelles Videomagnetbandgerät soll die Drehzahl möglichst schnell und genau einer Führungsgröße folgen, um Störgrößen auszuregeln. Dabei muß die Positionserfassung des opto-elektrischen Abtastsystems einen Frequenzbereich von 0 Hz bis +/-300 kHz erfassen, damit eine Drehzahlregelung in einem Frequenzbereich von 120 Hz bis 300 kHz folgen kann. Bei der langsamsten Drehzahl, entsprechend einer Impulsfrequenz von 120 Hz, ist jedoch aufgrund reglungstechnischer Stabilitätskriterien kein befriedigendes Ergebnis zu erzielen, weil der Phasenjitter im Regelsystem eine so große Signalamplitude hervorruft, daß das Regelsystem übersteuert und/oder der Phasenjitter auf das Regelsystem einwirkt und so zu Drehzahlfehlern und Störgeräuschen führt.When controlling the speed of a capstan motor for one professional video tape recorder should speed follow a command variable as quickly and precisely as possible To correct disturbance variables. The position must be recorded of the opto-electrical scanning system a frequency range from 0 Hz to +/- 300 kHz so that a Speed control in a frequency range from 120 Hz to 300 kHz can follow. At the slowest speed, corresponding to a pulse frequency of 120 Hz, however due to regulatory stability criteria none achieve satisfactory result because of the phase jitter causes such a large signal amplitude in the control system, that the control system overrides and / or the phase jitter acts on the control system and thus to speed errors and Leads to noise.

Aus der japanischen Patentanmeldung JP 56-156053 ist bereits eine Schaltungsanordnung zur Umwandlung eines sinusförmigen Signals in ein rechteckförmiges Signal bekannt. Bei dieser bekannten Schaltungsanordnung hält ein Regelsystem das Tastverhältnis des rechteckförmigen Signals konstant. Das Regelsystem weist einen Tastverhältnisdetektor auf, der proportional von hohen und niedrigen Pegeln des von einem Komparator ausgegebenen rechteckförmigen Signals zwei Mittelwertsignale erzeugt, die in einer Vergleichseinrichtung zur Ableitung eines Schwellwertsignals miteinander verglichen werden. Das abgeleitete Schwellwertsignal ist dem einen Eingang eines Komparators aufgeschaltet, dem das sinusförmige Signal zugeführt ist und der das rechteckförmige Signal ausgibt.From Japanese patent application JP 56-156053 already a circuit arrangement for converting a sinusoidal signal into a rectangular signal known. In this known circuit arrangement holds Control system the duty cycle of the rectangular Signal constant. The control system has one Duty cycle detector that is proportional to high and low levels of the output from a comparator rectangular signal generates two mean signals, which in a comparison device for deriving a Threshold signal are compared. The derived threshold signal is one input of a Comparator connected to which the sinusoidal signal is supplied and which outputs the rectangular signal.

Ferner ist aus der EP 0 155 041 A2 eine Frequenzverdopplerschaltung bekannt, die ein Impulssignal mit einem Tastverhältnis von 1 : 1 erzeugt. Bei dieser Frequenzverdopplerschaltung wird ein Eingangssignal einmal direkt und ein anderes Mal verzögert den Eingängen eines EXOR-Gatters zugeführt. An dem Ausgang des EXOR-Gatters ist ein Impulssignal doppelter Frequenz abnehmbar. Das Tastverhältnis des erhaltenen Impulssignals wird durch die Verzögerungszeit eines Verzögerungselementes bestimmt. Ein durch die EXOR-Verknüpfung erhaltenes Impulssignal wird nachfolgend in ein rampenförmiges Signal umgewandelt und einem Eingang eines Komparators zugeführt. An einem anderen Eingang dieses Komparators liegt eine Spannung, die durch Integration eines von dem Komparator abgegebenen Ausgangsimpulssignals abgeleitet ist. Nachteilig ist, daß diese bekannte Frequenzverdopplerschaltung einem in der Impulsfolgefrequenz schwankenden Impulssignal nur innerhalb eines kleinen Schwankungsbereichs folgen kann. Bei größeren Schwankungen bleibt das angestrebte Tastverhältnis des Ausgangsimpulssignals von 1 : 1 nicht konstant. Weder bei dieser bekannten Schaltungsanordnung noch bei der zuvor erwähnten Schaltungsanordnung werden 90°-Phasenfehler erfaßt und beseitigt. Furthermore, EP 0 155 041 A2 Frequency doubler circuit known that a pulse signal generated with a duty cycle of 1: 1. At this Frequency doubler circuit is an input signal once directly and another time delays the inputs of one EXOR gate supplied. At the output of the EXOR gate a double frequency pulse signal is removable. The Duty cycle of the pulse signal obtained is determined by the Delay time of a delay element determined. A pulse signal obtained by the EXOR link subsequently converted into a ramp-shaped signal and fed to an input of a comparator. On one voltage at the other input of this comparator, by integrating one output from the comparator Output pulse signal is derived. The disadvantage is that this known frequency doubler circuit one in the Pulse repetition rate fluctuating pulse signal only can follow within a small fluctuation range. With larger fluctuations, the desired remains Duty cycle of the output pulse signal of 1: 1 not constant. Neither in this known circuit arrangement still with the circuit arrangement mentioned above 90 ° phase error detected and eliminated.

Ferner ist aus US 3743945 ein Multifrequenz-Empfänger zur Verwendung in Tele kommunikationssystemen bekannt, welcher eine Schaltungsanordnung zur Umwandlung von sinusförmigen Eingangssignalen in Rechtecksignale enthält. Diese auch als Signalbe grenzer bezeichnete Schaltungsanordnung weist einen ersten und zweiten Komparator auf, deren erste Eingänge mit einem ersten sinusförmigen Signal und deren zweite Eingänge mit einem ersten und zweiten Regelsignal beaufschlagt sind. In gleicher Weise ist die Ver schaltung eines dritten und vierten Komparators vorgenommen. Die Ausgangssignale der Komparatoren sind dann einer logischen Verknüpfungseinrichtung zugeführt.Furthermore, from US 3743945 is a multi-frequency receiver for use in telephoto Communication systems known, which is a circuit arrangement for conversion contains sinusoidal input signals in square wave signals. This also as Signalbe Circuit arrangement designated as a limiter has a first and second comparator, their first inputs with a first sinusoidal signal and their second inputs are acted upon with a first and a second control signal. In the same way, the Ver circuit of a third and fourth comparator made. The output signals of the Comparators are then fed to a logic logic device.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die zwei phasen verschobene sinusförmige Signale in 90°-phasenverschobene Impulssignale mit je einem Tastverhältnis von 1 : 1 umge wandelt.The present invention is based on the object specify a circuit arrangement, the two phases shifted sinusoidal signals in 90 ° phase shift Pulse signals with a duty cycle of 1: 1 each vice changes.

Diese Aufgabe wird gelöst durch einen ersten und zweiten Komparator, deren erste Eingänge mit einem ersten sinusförmigen Signal und deren zweite Eingänge mit einem ersten und zweiten Regelsignal beaufschlagt sind, einen zweiten und dritten Komparator, deren erste Eingänge mit einem zweiten sinusförmigen Signal und deren zweite Eingänge mit einem dritten und vierten Regelsignal beaufschlagt sind, eine logische Verknüpfungseinrichtung, deren Eingängen die Ausgangssignale der ersten bis vierten Komparatoren zugeführt sind und an deren Ausgängen erste, zweite und dritte rechteckförmige Signale abnehmbar sind, von denen die ersten und zweiten rechteckförmigen Signale zueinander um 90° phasenverschoben sind und das dritte rechteckförmige Signal gegenüber dem ersten und zweiten rechteckförmigen Signal frequenzverdoppelt ist, einen ersten, zweiten und dritten Integrator zur Integration des ersten, zweiten und dritten rechteckförmigen Signals und eine Einrichtung zur Ableitung von ersten bis vierten Regelsignalen durch Verknüpfung der von dem ersten, zweiten und dritten Integrator abgegebenen Signale.This problem is solved by a first and a second Comparator whose first inputs match a first sinusoidal signal and its second inputs with a are applied to the first and second control signals, one second and third comparators, the first inputs of which a second sinusoidal signal and its second Inputs with a third and fourth control signal are acted upon, a logical linking device, whose inputs are the output signals of the first to fourth Comparators are fed and at their outputs first, second and third rectangular signals are removable, of which the first and second rectangular signals are 90 ° out of phase with each other and the third square wave signal opposite the first and second rectangular signal is frequency doubled, one first, second and third integrators to integrate the first, second and third rectangular signals and a device for deriving the first to fourth Control signals by linking the from the first, second and third integrator output signals.

Die erfindungsgemäße Schaltungsanordnung ist selbstabgleichend und alterungsstabil. Die Regelspannungen für die einzelnen Komparatoren werden abhängig vom Tastverhältnis und dem 90°-Phasenfehler der ausgegebenen rechteckförmigen Signale so beeinflußt, daß das Tastverhältnis jedes rechteckförmigen Signals 1 : 1 und die Phasenverschiebung der Signale zueinander je nach Drehrichtung +/-90° wird. Auf eine aufwendige Justierung der opto-elektrischen Abtasteinrichtung eines inkrementalen Drehgebers kann daher verzichtet werden. Darüber hinaus kann vorteilhaft ein inkrementaler Drehgeber mit relativ geringer Impulszahl verwendet werden, da durch eine Impulsvervierfachung die Impulsfrequenz erhöht wird, ohne daß ein zusätzlicher Phasenjitter auftritt.The circuit arrangement according to the invention is self-balancing and aging stable. The control voltages for the individual comparators are dependent on Duty cycle and the 90 ° phase error of the output rectangular signals influenced so that the Duty cycle of each rectangular signal 1: 1 and the Phase shift of the signals to each other depending on Direction of rotation +/- 90 °. On a complex adjustment the opto-electrical scanner one incremental encoder can therefore be omitted. In addition, an incremental Rotary encoder with a relatively low number of pulses used be, because by a pulse quadrupling the Pulse frequency is increased without an additional Phase jitter occurs.

Nach einer Weiterbildung der Erfindung genügt die logische Verknüpfungseinrichtung folgenden Wahrheitstabellen:
According to a development of the invention, the logical linking device satisfies the following truth tables:

Tabelle 1 Table 1

Tabelle 2 Table 2

Tabelle 3 Table 3

In den Tabellen bezeichnet A das Ausgangssignal des ersten Komparators, B das Ausgangssignal des zweiten Komparators, C das Ausgangssignal des dritten Komparators und D das Ausgangssignal des vierten Komparators. Mit Q1, Q2 und Q3 sind die Ausgangssignale der logischen Verknüpfungseinrichtung, mit L ein niedriger, z. B. Null Volt, und mit H ein hoher logischer Pegel, z. B. Vcc Volt, bezeichnet.In the tables, A denotes the output signal of the first Comparator, B the output signal of the second comparator, C the output signal of the third comparator and D that Output signal of the fourth comparator. With Q1, Q2 and Q3 are the output signals of the logical Linking device, with L a lower, z. B. Zero Volts, and with H a high logic level, e.g. B. Vcc volt, designated.

Aufgrund dieser Wahrheitstabellen ordnet die logische Verknüpfungseinrichtung den vier Signalübergängen pro Periode jeweils einen bestimmten Komparator zu. Diese Zuordnung erfolgt unabhängig von der Drehzahl und der Drehrichtung des inkrementalen Drehgebers. Die logische Verknüpfungseinrichtung ist zweckmäßigerweise als programmierbare Logik in Form eines PAL, GAL oder ASIC ausgeführt.Based on these truth tables, the logical Linking device the four signal transitions per Period to a specific comparator. This Assignment is independent of the speed and the Direction of rotation of the incremental encoder. The logical one Linking device is advantageously as programmable logic in the form of a PAL, GAL or ASIC executed.

Nach einer anderen Ausgestaltung der Erfindung besteht die Einrichtung zur Ableitung des ersten bis vierten Regelsignals im wesentlichen aus einem matrixförmigen Widerstandsnetzwerk, in welchem die von den Integratoren abgegebenen Ausgangssignale in Verbindung mit einer Invertierstufe linear addiert werden, so daß eine kontinuierliche Regelung der einzelnen Komparatoren möglich ist.According to another embodiment of the invention Device for deriving the first to fourth Control signal essentially from a matrix Resistance network in which the integrators output signals in connection with a Inverter stage are added linearly, so that a continuous control of the individual comparators is possible.

Nach einer anderen Weiterbildung der Erfindung sind die einzelnen Integratoren mit Operationsverstärkern aufgebaut, bei welchen in einer Zuleitung zum invertierenden Eingang ein Widerstand eingefügt ist, der invertierende Eingang mit dem Ausgang über einen Kondensator verbunden ist und der nicht invertierende Eingang an einem mittleren Potential, z. B. 1/2 Vcc Volt, liegt.According to another development of the invention individual integrators with operational amplifiers built, in which in a supply line to a resistor is inserted into the inverting input inverting input with the output via a Capacitor is connected and the non-inverting Input at a medium potential, e.g. B. 1/2 Vcc volt, lies.

Um bei einem Stillstand des Drehgebers einer Gefahr von Selbsterregung des Regelsystems zu begegnen, ist nach einer wieder anderen Weiterbildung jeder der Integratoren mit einer Schalteinrichtung ausgestattet, die bei einem Unterschreiten der Drehfrequenz um einen bestimmten Wert den Integrationsvorgang des Integrators unterbricht.To avoid a danger of the encoder coming to a standstill To counter self-excitement of the control system is after yet another training of each of the integrators equipped with a switching device that a Falling below the rotation frequency by a certain value interrupts the integrator's integration process.

Weitere Vorteile und Einzelheiten der Erfindung werden anhand eines Ausführungsbeispiels in der Zeichnung darge stellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:Further advantages and details of the invention will be Darge using an exemplary embodiment in the drawing and in the following description explained. Show it:

Fig. 1 ein Blockschaltbild zur Drehzahlregelung eines Gleichstrommotors nach dem Stand der Technik, Fig. 1 is a block diagram for speed control of a DC motor according to the prior art,

Fig. 2 eine Schaltungsanordnung zur Umformung von zwei sinusförmigen Signalen in drei rechteckförmige Signale gemäß der Erfindung, Fig. 2 shows a circuit arrangement for the forming of two sinusoidal signals in three square wave signals in accordance with the invention,

Fig. 3 Spannungs-Zeit-Diagramme zur Erläuterung der Schaltungsanordnung gemäß der Fig. 3, Fig. 3 voltage-time diagrams for explaining the circuit arrangement of Fig. 3,

Fig. 4 eine mögliche Schaltungsanordnung der logischen Verknüpfungseinrichtung und Fig. 4 shows a possible circuit arrangement of the logic logic device and

Fig. 5 Schaltungsvarianten zur Abschaltung der in der Fig. 2 enthaltenen Integratoren. Fig. 5 circuit variants for switching off the integrators contained in Fig. 2.

In den Figuren sind gleiche Teile mit gleichen Bezugs zeichen versehen.In the figures, the same parts have the same reference characters.

In der Fig. 1 bezeichnet 1 eine Phasenregelschleife, die in Abhängigkeit eines Soll/Ist-Vergleichs eine Regelspannung U_R erzeugt, die von einem Verstärker 2 in einen entsprechenden Motorstrom I für einen Motor 3 umgewandelt wird. Die Drehrichtung und die Größe der Drehzahl des Motors 3 wird von dem Motorstrom I bestimmt. Mit der Drehachse des Motors 3 ist ein inkrementaler Drehgeber 4 gekoppelt, der zwei sinusförmige Signale Φ1 und Φ2 erzeugt, die über Eingangsklemmen 5 und 6 einer Schaltungsanordnung 7 zur Impulsformung zugeleitet werden.In Fig. 1, 1 designates a phase-locked loop in dependence on a nominal / actual comparison generates a control voltage U _R which is converted by amplifier 2 into a corresponding motor current I for a motor 3. The direction of rotation and the size of the speed of the motor 3 is determined by the motor current I. With the axis of rotation of the motor 3 , an incremental rotary encoder 4 is coupled, which generates two sinusoidal signals Φ1 and Φ2, which are fed via input terminals 5 and 6 to a circuit arrangement 7 for pulse shaping.

Im allgemeinen geben inkrementale Drehgeber eine bestimmte Anzahl von Schwingungen pro Umdrehung ab. Für einfache Drehzahlregelungen genügt die Abgabe eines einzelnen Signals. Die Drehrichtung ist jedoch in diesem Fall nicht erkennbar. Bei aufwendigeren Drehzahlregelungssystemen verwendet man daher inkrementale Drehgeber, die zwei Signale abgeben, deren Schwingungen zueinander um 90° phasenverschoben sind. Ein derartiger inkrementaler Drehgeber wird beispielsweise von der Firma HEIDENHAIN unter der Typenbezeichnung ERO 1251 hergestellt. In general, incremental encoders give a specific one Number of vibrations per revolution. For simple A single delivery is sufficient for speed controls Signal. However, the direction of rotation is in this case not visible. With more complex ones Incremental speed control systems are therefore used Encoders that emit two signals, their vibrations are out of phase with each other by 90 °. Such one Incremental encoder is used, for example, by the company HEIDENHAIN under the type designation ERO 1251 manufactured.

Die Schaltungsanordnung 7 zur Impulsformung, die in Verbindung mit der Fig. 2 noch ausführlich erläutert wird, gibt an Ausgangsklemmen 8, 9 und 10 rechteckförmige Signale Q1, Q2 und Q3 ab, welche die Pegelwerte L = Null Volt und H = Vcc Volt annehmen können. Die rechteckförmigen Signale Q1 und Q2 sind aufbereitete Signale der beiden sinusförmigen Eingangssignale Φ1 und Φ2. Im Gegensatz zu den beiden sinusförmigen Eingangssignalen Φ1 und Φ2 weisen jedoch die beiden rechteckförmigen Ausgangssignale Q1 und Q2 exakt ein Tastverhältnis von 1 : 1 auf; ferner sind die beiden rechteckförmigen Ausgangssignale Q1 und Q2 exakt zueinander um 90° phasenverschoben. Das an der Ausgangsklemme 8 liegende rechteckförmige Signal Q3 weist eine Impulsreihe auf, deren Impulsfolgefrequenz doppelt so groß ist wie die der an den Ausgangsklemmen 9 und 10 liegenden rechteckförmigen Signale Q1 und Q2. Das rechteckförmige Signal Q3 wird als Ist-Signal einem Eingang der Phasenregelschleife 1 zugeführt. An einem anderen Eingang (Eingangsklemme 11) der Phasenregelschleife 1 liegt ein Impulssignal, dessen Impulsfolgefrequenz den Sollwert für einen Soll-Ist- Vergleich zur Ableitung der Regelspannung U_R am Ausgang der Phasenregelschleife 1 darstellt.The circuit arrangement 7 for pulse shaping, which will be explained in more detail in connection with FIG. 2, outputs rectangular signals Q1, Q2 and Q3 at output terminals 8 , 9 and 10 , which can assume the level values L = zero volts and H = Vcc volts . The rectangular signals Q1 and Q2 are processed signals of the two sinusoidal input signals Φ1 and Φ2. In contrast to the two sinusoidal input signals Φ1 and Φ2, however, the two rectangular output signals Q1 and Q2 have an exact duty cycle of 1: 1; Furthermore, the two rectangular output signals Q1 and Q2 are exactly 90 ° out of phase with each other. The rectangular signal Q3 located at the output terminal 8 has a pulse series whose pulse repetition frequency is twice as large as that of the rectangular signals Q1 and Q2 located at the output terminals 9 and 10 . The rectangular signal Q3 is fed as an actual signal to an input of the phase locked loop 1 . At another input (input terminal 11 ) of the phase locked loop 1 there is a pulse signal, the pulse repetition frequency of which represents the setpoint for a setpoint / actual comparison for deriving the control voltage U _R at the output of the phase locked loop 1 .

Das Blockschaltbild der Fig. 1 bildet einen geschlossenen Regelkreis zur Drehzahlregelung des Motors 3. Die Impulsfolgefrequenz des rechteckförmigen Signals Q3 folgt proportional der jeweils vorliegenden Drehzahl des Motors 3. Die Drehrichtung des Motors 3 läßt sich anhand der zwischen den rechteckförmigen Signale Q1 und Q2 herrschenden Phasenlage bestimmen.The block diagram of FIG. 1 forms a closed control loop for speed control of the motor 3 . The pulse repetition frequency of the rectangular signal Q3 is proportional to the present speed of the motor 3 . The direction of rotation of the motor 3 can be determined on the basis of the phase position prevailing between the rectangular signals Q1 and Q2.

In der Fig. 2 ist die Schaltungsanordnung 7 zur Impuls formung ausführlicher dargestellt. Das an der Eingangsklemme 5 aufgeschaltete sinusförmige Signal Φ1 gelangt an invertierende Eingänge von Komparatoren 12 und 13. In entsprechender Weise wird das an der Eingangsklemme 6 liegende kosinusförmige Signal Φ2 invertierenden Eingängen von Komparatoren 14 und 15 zugeführt. An einem Ausgang des Komparators 12 ist ein Signal A abnehmbar, das über eine Klemme 16 einer logischen Verknüpfungseinrichtung 17 zugeleitet wird. Weiterhin werden der logischen Verknüpfungseinrichtung 17 über eine Klemme 18 das an einem Ausgang des Komparators 13 abnehmbare Signal B sowie über eine Klemme 19 das am Ausgang des Komparators 14 liegende Signal C und über eine Klemme 20 das an einem Ausgang des Komparators 15 abgreifbare Signal D zugeleitet. Die logische Verknüpfungseinrichtung 17, die im weiteren Verlauf der Beschreibung noch näher erläutert wird, gibt an den Ausgangsklemmen 8 bis 10 die drei rechteckförmigen Signale Q1, Q2 und Q3 ab.In FIG. 2, the circuit arrangement is shown in more detail to the pulse 7 modeling. The sinusoidal signal Φ1 applied to input terminal 5 reaches inverting inputs of comparators 12 and 13 . In a corresponding manner, the cosine-shaped signal Φ2 at the input terminal 6 is fed to inverting inputs of comparators 14 and 15 . A signal A can be taken off at an output of the comparator 12 and is fed to a logic logic device 17 via a terminal 16 . Furthermore, the logic combination device 17 is fed via a terminal 18 the signal B which can be taken off at an output of the comparator 13, via a terminal 19 the signal C at the output of the comparator 14 and via a terminal 20 the signal D which can be tapped at an output of the comparator 15 . The logic logic device 17 , which will be explained in more detail in the further course of the description, outputs the three rectangular signals Q1, Q2 and Q3 at the output terminals 8 to 10 .

Das rechteckförmige Signal Q1, das die logischen Pegel H und L annehmen kann, ist an der Ausgangsklemme 9 abgreifbar; es wird einem ersten Integrator zugeleitet, der aus einem Operationsverstärker 21, einem Widerstand 22 und einem Kondensator 23 besteht. Entsprechend wird das an der Ausgangsklemme 10 erhältliche rechteckförmige Signal Q2 einem zweiten Integrator zugeführt, der aus einem Operationsverstärker 24, einem Widerstand 25 und einem Kondensator 26 besteht. Das an der Ausgangsklemme liegende rechteckförmige Signal Q3 gelangt zu einem dritten Integrator, der mit einem Operationsverstärker 27, einem Widerstand 28 und einem Kondensator 29 aufgebaut ist. Die drei Integratoren sind identisch beschaltet. In der Zuleitung eines jeden Operationsverstärkers 21, 24 bzw. 27 liegt jeweils der Widerstand 22, 25 bzw. 28. Der Ausgang und der invertierende Eingang eines jeden Operationsverstärkers 21, 24 bzw. 27 ist über den Kondensator 23, 26 bzw. 29 verbunden. Die invertierenden Eingänge der Operationsverstärker 21, 24 bzw. 27 liegen an einem mittleren Potential von 1/2 Vcc Volt, wobei Vcc die Betriebsspannung ist.The rectangular signal Q1, which can assume the logic levels H and L, can be tapped at the output terminal 9 ; it is fed to a first integrator, which consists of an operational amplifier 21 , a resistor 22 and a capacitor 23 . Correspondingly, the rectangular signal Q2 obtainable at the output terminal 10 is fed to a second integrator, which consists of an operational amplifier 24 , a resistor 25 and a capacitor 26 . The rectangular signal Q3 located at the output terminal reaches a third integrator which is constructed with an operational amplifier 27 , a resistor 28 and a capacitor 29 . The three integrators are wired identically. Resistors 22 , 25 and 28 are located in the feed line of each operational amplifier 21 , 24 and 27 . The output and the inverting input of each operational amplifier 21 , 24 and 27 are connected via the capacitor 23 , 26 and 29 , respectively. The inverting inputs of the operational amplifiers 21 , 24 and 27 are at an average potential of 1/2 Vcc volt, where Vcc is the operating voltage.

Die Ausgänge der drei Integratoren liegen an einem Widerstandsnetzwerk, bei welchem der Ausgang des Operationsverstärkers 21 über eine Reihenschaltung zweier Widerstände 30 und 31 mit dem Ausgang des Operationsverstärkers 27 verbunden ist der Ausgang des Operationsverstärkers 24 ist über eine andere Reihenschaltung, die aus den Widerständen 32 und 33 besteht, mit dem Ausgang des Operationsverstärkers 27 verbunden. An einem Abgriff der beiden Widerstände 30 und 31 ist ein Regelsignal a abnehmbar, das dem nicht invertierenden Eingang des Komparators 12 aufgeschaltet ist. Der Abgriff der Widerstände 32 und 33 ist mit dem nicht-invertierenden Eingang des Komparators 14 verbunden; an diesem Eingang liegt das Regelsignal c.The outputs of the three integrators are connected to a resistor network, in which the output of the operational amplifier 21 is connected to the output of the operational amplifier 27 via a series connection of two resistors 30 and 31 ; the output of the operational amplifier 24 is connected via another series connection consisting of the resistors 32 and 33 is connected to the output of the operational amplifier 27 . A control signal a, which is applied to the non-inverting input of the comparator 12, can be removed at a tap of the two resistors 30 and 31 . The tap of resistors 32 and 33 is connected to the non-inverting input of comparator 14 ; the control signal c is present at this input.

An den Ausgang des Operationsverstärkers 27 ist ferner eine Invertierstufe 34 angeschlossen, die das integrierte Signal des rechteckförmigen Signals Q3 invertiert. Der Ausgang der Invertierstufe 34 liegt über eine Reihenschaltung zweier Widerstände 35 und 36 an dem Ausgang des Operationsverstärkers 21 sowie über eine Reihenschaltung zweier Widerstände 37 und 38 an dem Ausgang des Operationsverstärkers 24. Der Abgriff der aus den Widerständen 35 und 36 gebildeten Reihenschaltung liegt an dem nicht-invertierenden Eingang des Komparators 13. Das Signal an diesem Abgriff ist als Regelsignal b bezeichnet. Der nicht invertierende Eingang des Komparators 15 ist mit einem Regelsignal d beaufschlagt, das an dem Abgriff der Reihenschaltung der Widerstände 37 und 38 erhältlich ist.An inverting stage 34 is also connected to the output of the operational amplifier 27 and inverts the integrated signal of the rectangular signal Q3. The output of the inverting stage 34 is connected to the output of the operational amplifier 21 via a series connection of two resistors 35 and 36 and to the output of the operational amplifier 24 via a series connection of two resistors 37 and 38 . The tap of the series circuit formed from the resistors 35 and 36 is located at the non-inverting input of the comparator 13 . The signal at this tap is referred to as control signal b. The non-inverting input of the comparator 15 is supplied with a control signal d, which is available at the tap of the series connection of the resistors 37 and 38 .

Die Wirkungsweise der Schaltungsanordnung soll nachfolgend anhand der in Fig. 3 dargestellten Spannungs-Zeit- Diagramme erläutert werden. Es sei angenommen, daß das von dem inkrementalen Drehgeber 4 ausgegebene erste Signal Φ1 einen etwa kosinusförmigen und das zweite Signal Φ2 einen etwa sinusförmigen Signalverlauf aufweist, wobei die Phasenlage gegenüber einer Soll-Phasenlage voreilend ist. Außerdem sei angenommen, daß die beiden Signale Φ1 und Φ2 mit einem Gleichstromfehler behaftet sind.The mode of operation of the circuit arrangement will be explained below with reference to the voltage-time diagrams shown in FIG. 3. It is assumed that the first signal .phi.1 output by the incremental rotary encoder 4 has an approximately cosine-shaped and the second signal .phi.2 has an approximately sinusoidal waveform, the phase position being ahead of a desired phase position. It is also assumed that the two signals Φ1 and Φ2 have a DC fault.

Für die logische Verknüpfungseinrichtung 17 gilt folgende Vereinbarung:
The following agreement applies to the logical linking device 17 :

Tabelle 1 Table 1

Tabelle 2 Table 2

Tabelle 3 Table 3

In diesen Tabellen bezeichnen A, B, C und D die Ausgangssignale der Komparatoren 12, 13, 14 und 15. Mit Q1, Q2 und Q3 sind die rechteckförmigen Ausgangssignale an den Klemmen 8, 9 und 10 benannt und mit L ein niedriger und mit H ein hoher logischer Pegel.In these tables, A, B, C and D denote the output signals of the comparators 12 , 13 , 14 and 15 . Q1, Q2 and Q3 denote the rectangular output signals at terminals 8 , 9 and 10 and L a low and H a high logic level.

Aufgabe der logischen Verknüpfungseinrichtung 17 ist es, den vier Signalübergängen pro Periode jeweils einen bestimmten Komparator zuzuordnen. Die Zuordnung soll dabei unabhängig von der Drehzahl und der Drehrichtung des inkrementalen Drehgebers 4 erfolgen. Eine mögliche Ausführungsform der logischen Verknüpfungseinrichtung 17 ist in der Fig. 4 dargestellt, die später beschrieben wird.It is the task of the logic combination device 17 to assign a particular comparator to the four signal transitions per period. The assignment should take place independently of the speed and the direction of rotation of the incremental rotary encoder 4 . A possible embodiment of the logic logic device 17 is shown in FIG. 4, which will be described later.

Zur Erläuterung der Wirkungsweise sei ein Ausgangszustand vorausgesetzt, bei welchem die Integratoren 21 bis 23, 27 bis 29 sowie 24 bis 26 an ihren Ausgängen zunächst einen Pegel von Null Volt führen. Da die Invertierstufe 34 eine Verstärkung von -1 aufweist, nimmt der Ausgang der Invertierstufe 34 ebenfalls einen Pegel von Null Volt an. Die Widerstände 30 bis 33 und 35 bis 38 weisen gleiche Widerstandswerte auf, so daß die Regelsignale a', b', c' und d' ebenfalls einen Pegel von Null Volt aufweisen. In der Fig. 3, Zeile d und e sind die beiden anliegenden sinusförmig verlaufenden Signale Φ1 und Φ2 dargestellt, die in horizontaler Richtung durch eine strichpunktierte Null-Volt-Linie a' = b' bzw. c' = d' geschnitten werden. An den Ausgängen der Komparatoren 12 bis 15 entstehen Signale A' = B' = Q1' und C' = D' = Q2'; diese Signale sind in der Fig. 3, Zeilen a und b dargestellt. Durch eine Exclusiv- Oder-Verknüpfung der Signale Q1' und Q2' entsteht das Signal Q3' gemäß der Fig. 3, Zeile c.To explain the mode of operation, an initial state is assumed in which the integrators 21 to 23 , 27 to 29 and 24 to 26 initially have a level of zero volts at their outputs. Since the inverting stage 34 has a gain of -1, the output of the inverting stage 34 also assumes a level of zero volts. The resistors 30 to 33 and 35 to 38 have the same resistance values, so that the control signals a ', b', c 'and d' also have a level of zero volts. In Fig. 3, line d and e are the two applied sinusoidal extending signals shown Φ1 and Φ2, which in the horizontal direction by a dotted zero-volt line a '= b' and are cut c '= d'. Signals A '= B' = Q1 'and C' = D '= Q2' are generated at the outputs of the comparators 12 to 15 ; these signals are shown in Fig. 3, lines a and b. An exclusive-OR combination of the signals Q1 'and Q2' results in the signal Q3 'according to FIG. 3, line c.

In dem vorliegenden Beispiel ist das Tastverhältnis der Signale Q1', Q2' und Q3' nicht 1 : 1. Das Signal Q1' hat daher einen Mittelwert von <1/2 Vcc, Q2' einen Mittelwert von <1/2 Vcc und Q3 einen Mittelwert von <1/2 Vcc, wobei Vcc dem logischen Pegel H entspricht. Die Ausgangsspannung der Integratoren 21 bis 29 ändert sich in Abhängigkeit der anliegenden rechteckförmigen Signale Q1, Q2 und Q3. Eine Änderung der Ausgangsspannung an dem Integrator 21 bis 23 wirkt sich gleichsinnig auf die Regelsignale a und b aus und damit auf das Tastverhältnis von dem rechteckförmigen Signal Q1. Entsprechend wirkt sich auch eine Änderung der Ausgangsspannung an dem Ausgang des Integrators 24 bis 26 aus. Hier ändern sich die Regelsignale c und d gleichsinnig, wodurch das Tastverhältnis des recht eckförmigen Signals Q2 beeinflußt wird. Eine Änderung der Ausgangsspannung an dem Ausgang des Integrators 27 bis 29 wirkt sich dagegen gegensinnig auf die Regelsignale a und b sowie c und d aus, so daß nicht das Tastverhältnis von den rechteckförmigen Signalen Q1 und Q2, sondern die Phasenlage dieser Signale zueinander und damit auch das Tastverhältnis des rechteckförmigen Signals Q3 beeinflußt wird. Die Wirkungen sind somit weitgehend unabhängig voneinander. Die drei zu regelnden Fehler können unabhängig voneinander und gleichzeitig korrigiert werden. Die Änderungen in den Spannungspegeln dauern so lange an, bis ein Zustand erreicht ist, bei welchem gemäß der Fig. 3, Zeilen d und e, das Regelsignal a < 0 V, das Regelsignal b < 0 V, das Regelsignal c < 0 V und das Regelsignal d < 0 V ist. Bei diesen Regelsignalen stellen sich an den Ausgängen der Komparatoren 12 bis 15 rechteckförmige Ausgangssignale A, B, C und D ein, die in der Fig. 3 in den Zeilen f, g, h und i mit entsprechender zeitlicher Zuordnung zu den sinusförmigen Signalen 41 und 42 in den Zeilen d und e dargestellt sind.In the present example, the duty cycle of the signals Q1 ', Q2' and Q3 'is not 1: 1. The signal Q1' therefore has an average of <1/2 Vcc, Q2 'has an average of <1/2 Vcc and Q3 one Average of <1/2 Vcc, where Vcc corresponds to logic level H. The output voltage of the integrators 21 to 29 changes depending on the rectangular signals Q1, Q2 and Q3 present. A change in the output voltage at the integrator 21 to 23 has the same effect on the control signals a and b and thus on the duty cycle of the rectangular signal Q1. A change in the output voltage at the output of the integrator 24 to 26 also has a corresponding effect. Here, the control signals c and d change in the same direction, which affects the duty cycle of the right-angled signal Q2. A change in the output voltage at the output of the integrator 27 to 29 , however, has an opposite effect on the control signals a and b and c and d, so that it is not the pulse duty factor of the rectangular signals Q1 and Q2, but the phase relationship of these signals to one another and thus also the duty cycle of the rectangular signal Q3 is affected. The effects are therefore largely independent of one another. The three errors to be controlled can be corrected independently and simultaneously. The changes in the voltage levels continue until a state is reached in which, according to FIG. 3, lines d and e, the control signal a <0 V, the control signal b <0 V, the control signal c <0 V and the control signal is d <0 V. With these control signals, 12 to 15 rectangular output signals A, B, C and D appear at the outputs of the comparators, which are shown in FIG. 3 in lines f, g, h and i with a corresponding temporal assignment to the sinusoidal signals 41 and 42 are shown in lines d and e.

In der Fig. 3 sind die Ausgangssignale A, B, C und D (Zeilen f bis i) an dem Teil verdickt gezeichnet, der über die logische Verknüpfungseinrichtung 17 entsprechend den Tabellen 1 und 2 das Ausgangssignal Q1 und Q2 bestimmt. Die entsprechenden rechteckförmigen Signale Q1, Q2 und Q3 sind in der Fig. 3 in den Zeilen j, k und l dargestellt, wobei an den rechteckförmigen Signalen Q1 und Q2 entsprechend zugeordnete Abschnitte ebenfalls etwas dicker gezeichnet sind. Die Mittelwerte der rechteckförmigen Signale Q1 bis Q3 betragen jetzt jeweils exakt 1/2 Vcc Volt. In Fig. 3, the output signals A, B, C and D (lines f to i) are shown thickened on the part that determines the output signal Q1 and Q2 via the logic logic device 17 according to Tables 1 and 2. The corresponding rectangular signals Q1, Q2 and Q3 are shown in FIG. 3 in lines j, k and l, sections correspondingly assigned to the rectangular signals Q1 and Q2 likewise being drawn somewhat thicker. The mean values of the rectangular signals Q1 to Q3 are now exactly 1/2 Vcc volts.

Die Zeitkonstanten der drei Integratoren 21 bis 29 sind vorzugsweise so zu dimensionieren, daß bei der tiefsten auszuregelnden Frequenz eine Drehzahlregelung noch keine unerwünschten Beeinflussungen in den rechteckförmigen Signalen Q1 bis Q3 verursacht. Sollte die Frequenz geringer werden, beispielsweise durch einen Stillstand des Motors 3, könnte die vorliegende Schaltungsanordnung in Selbsterregung geraten. Bei einem Stillstand liegen keine Signalwechsel in den rechteckförmigen Signalen Q1, Q2 und Q3 vor, so daß der Ausgangspegel über eine längere Zeitperiode auf einem niedrigen oder hohen Pegel verharrt. Die nachgeschalteten Integratoren 21 bis 29 integrieren die anliegenden Signalpegel weiter auf, so daß sich die Ausgangsspannungen an den Integratoren 21 bis 29 ändern und damit die Regelspannungen a bis d für die Komparatoren 12 bis 15. Damit ändern sich aber auch die rechteckförmigen Signale Q1, Q2 und Q3, so daß das System mit einer sehr niedrigen Eigenfrequenz zu oszillieren beginnt.The time constants of the three integrators 21 to 29 should preferably be dimensioned such that, at the lowest frequency to be regulated, speed control does not yet cause any undesirable influences in the rectangular signals Q1 to Q3. Should the frequency become lower, for example due to a standstill of the motor 3 , the present circuit arrangement could become self-excited. At a standstill there are no signal changes in the rectangular signals Q1, Q2 and Q3, so that the output level remains at a low or high level over a longer period of time. The downstream integrators 21 to 29 further integrate the applied signal levels, so that the output voltages at the integrators 21 to 29 change and thus the control voltages a to d for the comparators 12 to 15 . This also changes the rectangular signals Q1, Q2 and Q3, so that the system begins to oscillate at a very low natural frequency.

Bei Drehzahlregelsystemen, bei welchen im Stillstand die Position erfaßt werden muß, ist diese Unstabilität unerwünscht. Nach einer Weiterbildung der Erfindung wird das Oszillieren der Schaltungsanordnung durch Abschalten der Integratoren unterhalb einer bestimmten Arbeitsfrequenz der Drehzahlregelung verhindert.In speed control systems in which the Position must be grasped, this is instability undesirable. After a further development of the invention the oscillation of the circuit arrangement by switching off of integrators below a certain one Operating frequency of the speed control prevented.

Die Fig. 5 zeigt zwei Varianten zur Abschaltung der Integratoren; nachfolgend beispielhaft anhand des Integrators 21 bis 23. Bei der ersten Variante erfolgt die Abschaltung des Integratores 21 bis 23 durch Kurzschließen des Integrationskondensators 23 mit einem gesteuerten Schalter 39. Bei einer zweiten Variante wird mit einem gesteuerten Schalter 40 die Eingangsleitung aufgetrennt. Das erforderliche Steuersignal für die Umschalter 39 bzw. 40 liefert eine Einrichtung 41 zur Frequenzmessung. Die Einrichtung 41 zur Frequenzmessung prüft, ob die Frequenz des Signals an Klemme 9 einen bestimmten Wert f₀ unterschreitet. Figs. 5 shows two variants for switching off the integrators; in the following, using the integrator 21 to 23 as an example. In the first variant, the integrator 21 to 23 is switched off by short-circuiting the integrating capacitor 23 with a controlled switch 39 . In a second variant, the input line is cut using a controlled switch 40 . The required control signal for the changeover switch 39 or 40 is provided by a device 41 for frequency measurement. The device 41 for frequency measurement checks whether the frequency of the signal at terminal 9 falls below a certain value f ₀ .

Die Variante, bei der der Integrationskondensator 23 mit einem gesteuerten Schalter 39 kurzgeschlossen wird, ist am einfachsten anzuwenden. Bei dieser Variante muß jedoch bei jedem Start das System neu einlaufen, da die Positions erfassung im Stillstand ohne Nachkorrektur arbeitet. Wird dagegen nach der anderen Variante die Eingangszuleitung unterbrochen, so bleiben die Korrekturwerte auch im Still stand gespeichert, so daß bei einem Neustart kein Einlauf erforderlich ist.The variant in which the integration capacitor 23 is short-circuited with a controlled switch 39 is the easiest to use. With this variant, however, the system has to be restarted each time the system is started, since position detection works at a standstill without correction. If, on the other hand, the input supply line is interrupted according to the other variant, the correction values remain stored even when the machine is stopped, so that no run-in is required when restarting.

Anstelle der analogen Integratoren können selbstverständlich auch digitale Integratoren treten, bei denen die Korrekturwerte digital gespeichert werden. Derartige digitale Integratoren verursachen bei einem längeren Stillstand des Motors 3 auch keine Driftprobleme.Instead of the analog integrators, digital integrators can of course also be used, in which the correction values are stored digitally. Such digital integrators do not cause any drift problems when the motor 3 is idle for a long time.

Die Fig. 4 zeigt eine mögliche Schaltungsanordnung der logischen Verknüpfungseinrichtung 17. Diese Schaltungs anordnung besteht im wesentlichen aus zwei identischen Signalzweigen, die die rechteckförmigen Signale Q1 und Q2 anhand der Ausgangssignale A bis D entsprechend den eingangs erwähnten Tabellen 1 und 2 erzeugen. In dem oberen Signalweg, der zur Ableitung des rechteckförmigen Signals Q1 vorgesehen ist, sind die Eingänge eines NOR- Gatters 42 und eines AND-Gatters 43 an den Klemmen 19 und 20 angeschlossen. Ein Ausgangssignal des NOR-Gatters 42 wird nachfolgend mit dem Ausgangssignal A an Klemme 16 in einem NAND-Gatter 44 UND-verknüpft und einem Eingang eines aus AND-Gattern 45 und 46 bestehenden Flipflop zugeleitet. In gleicher Weise wird das Ausgangssignal des AND- Gatters 43 mit dem an Klemme 18 liegenden Ausgangssignal B in einem NAND-Gatter 47 UND-verknüpft und einem weiteren Eingang des NAND-Gatters 45 zugeführt. Weiterhin wird das Ausgangssignal des NAND-Gatters 42 mit dem Ausgangssignal des NAND-Gatters 44 in einem NAND-Gatter 48 UND-verknüpft und einem Eingang des NAND-Gatters 46 zugeleitet. Einem anderen Eingang des NAND-Gatters 46 ist das in einem NAND- Gatter 49 UND-verknüpfte Ausgangssignal des NAND- Gatters 47 und des AND-Gatters 43 zugeführt. An einem Ausgang des NAND-Gatters 45 ist das rechteckförmige Signal Q1 (Klemme 9) abnehmbar. FIG. 4 shows one possible circuit arrangement of the logic operation means 17. This circuit arrangement consists essentially of two identical signal branches, which generate the rectangular signals Q1 and Q2 based on the output signals A to D according to the tables 1 and 2 mentioned at the outset. In the upper signal path, which is provided to derive the rectangular signal Q1, the inputs of a NOR gate 42 and an AND gate 43 are connected to the terminals 19 and 20 . An output signal of the NOR gate 42 is subsequently AND-linked with the output signal A at terminal 16 in a NAND gate 44 and fed to an input of a flip-flop consisting of AND gates 45 and 46 . In the same way, the output signal of the AND gate 43 is AND-linked with the output signal B at terminal 18 in a NAND gate 47 and fed to a further input of the NAND gate 45 . Furthermore, the output signal of the NAND gate 42 is ANDed with the output signal of the NAND gate 44 in a NAND gate 48 and fed to an input of the NAND gate 46 . The output signal of the NAND gate 47 and the AND gate 43 , which is AND-linked in a NAND gate 49, is fed to another input of the NAND gate 46 . The rectangular signal Q1 (terminal 9 ) can be removed at an output of the NAND gate 45 .

In dem unteren Zweig werden die an den Klemmen 16 und 18 liegenden Ausgangssignale A und B in entsprechender Weise mit Gattern 42' bis 49' verarbeitet, so daß das rechteckförmige Signal Q2 an einer Klemme 10 abnehmbar ist. Durch ein Exclusiv-Oder-Gatter 50 werden die beiden rechteckförmigen Signale Q1 und Q2 einer Exclusiv-Oder- Verknüpfung unterworfen, um - gemäß der Tabelle 3 - das rechteckförmige Signal Q3 (Klemme 8) zu erzeugen.In the lower branch, the output signals A and B at terminals 16 and 18 are processed in a corresponding manner with gates 42 'to 49 ', so that the rectangular signal Q2 at terminal 10 can be removed. An exclusive-OR gate 50 subjects the two rectangular signals Q1 and Q2 to an exclusive-OR operation in order to generate the rectangular signal Q3 (terminal 8 ) according to Table 3.

Claims

1. Circuit arrangement for converting sinusoidal signals (Φ1, Φ2) into rectangular signals (Q1, Q2, Q3), comprising:
a first and second comparator ( 12 , 13 ), the first inputs of which are supplied with a first sinusoidal signal ((1) and the second inputs of which are supplied with a first and second control signal (a, b),
a second and third comparator ( 14 , 15 ), the first inputs of which are supplied with a second sinusoidal signal (Φ2) and the second inputs of which are supplied with a third and fourth control signal (c, d),
a logic combiner ( 17 ), the inputs of which are fed to output signals (A, B, C, D) of the first to fourth comparators ( 12 to 15 ) and the outputs of which have first, second and third rectangular signals (Q1, Q2 and Q3) removable of which the first and second rectangular signals (Q1, Q2) are 90 ° out of phase with respect to one another and the third rectangular signal (Q3) is frequency-doubled compared to the first and second rectangular signals (Q1, Q2),
a first, second and third integrator ( 21 to 29 ) for integrating the first, second and third rectangular signals (Q1, Q2, Q3) and
means ( 30 to 38 ) for deriving first to fourth control signals (a, b, c, d) by combining signals output by the first, second and third integrators ( 21 to 29 ).

2. Circuit arrangement according to claim 1, characterized in that the logic device ( 17 ) meets the following truth tables:
A denotes the output signal of the first comparator ( 12 ), B the output signal of the second comparator ( 13 ), C the output signal of the third comparator ( 14 ), D the output signal of the fourth comparator ( 15 ), Q1, Q2 and Q3 the output signals of the logic logic device ( 17 ) and with L a low and with H a high logic level.

3. Circuit arrangement according to claim 1, characterized by a device ( 30 to 38 ) for deriving the first to fourth control signals (a, b, c, d) with

1. an inverter stage ( 34 ), the input of which is connected to an output of the third integrator ( 27 to 29 ),
2. a first voltage divider ( 30 , 31 ) which lies between the output of the third integrator ( 27 to 29 ) with an output of the first integrator ( 21 to 23 ) and at whose tap the first control signal (a) for an input of the first Comparator ( 12 ) is removable,
3. a second voltage divider ( 32 , 33 ), which connects the output of the third integrator ( 27 to 29 ) to an output of the second integrator ( 24 to 26 ), at whose tap the second control signal (b) for an input of the second comparator ( 13 ) is removable,
4. a third voltage divider ( 35 , 36 ) which connects an output of the inverting stage ( 34 ) to an output of the first integrator ( 21 to 23 ), at the tap of which the third control signal (c) for an input of the third comparator ( 14 ) is removable, and
5. a fourth voltage divider ( 37 , 38 ) which connects the output of the inverting stage ( 34 ) to the output of the second integrator ( 24 to 26 ), at the tap of which the fourth control signal (d) for an input of the fourth comparator ( 15 ) is removable.

4. Circuit arrangement according to claim 3, characterized in that the resistors ( 30 to 33 , 35 to 38 ) of the first to fourth voltage divider have the same resistance values.

5. Circuit arrangement according to claim 1, characterized in that each of the integrators ( 21 to 29 ) has an operational amplifier ( 21 , 24 , 27 ), in which a resistor ( 22 , 25 , 28 ) is inserted in a feed line to the inverting input, the inverting input is connected to the output via a capacitor ( 23 , 26 , 29 ) and the non-inverting input is at a medium potential which corresponds exactly to the mean value between the low level L and the high level H.

6. Circuit arrangement according to claim 1 and 5, characterized in that each of the integrators ( 21 to 29 ) is equipped with a switching stage ( 39 , 40 ), which falls below the frequency of the applied rectangular signal (Q1, Q2, Q3) a certain value interrupts the integration process of the integrator ( 21 to 29 ).