DE4401064C1

DE4401064C1 - Circuit arrangement for modulation, demodulation, coordinate transformation or angle measurement

Info

Publication number: DE4401064C1
Application number: DE4401064A
Authority: DE
Inventors: Werner Prof Dr Ing Zimmermann
Original assignee: Individual
Current assignee: Individual
Priority date: 1994-01-15
Filing date: 1994-01-15
Publication date: 1995-04-06
Anticipated expiration: 2014-01-16

Abstract

In quadrature modulation or demodulation, in phase measuring devices, in evaluation circuits for resolvers and in the control of induction machines, the multiplication of - normally sinusoidal - signals at different frequencies is often required. This multiplication can be implemented with the aid of a simple AND circuit if the one signal occurs as a parallel digital data word (d) and the other signal c occurs as a serial digital data stream c. It is shown, inter alia, how a digital phase-locked loop and measurement circuit can be set up with basic logic circuits of this type. <IMAGE>

Description

State of the art

In der Nachrichtentechnik wird bei der Phasenmodulation eines Trägersignals d=sinωt mit einem Nutzsignal c=cosϕ(t) in einem sogenannten Mischer das ProduktIn telecommunications, phase modulation is one Carrier signal d = sinωt with a useful signal c = cosϕ (t) in one so-called mixer the product

c · d = cosϕ(t) · sinωtcd = cosϕ (t) sinωt

gebildet. Dieser Mischer wird häufig als Multiplikationsnetzwerk 1 realisiert (Fig. 1). Liegen das Trägersignal [d, q] = [sinωt, cosωt] und das Nutzsignal [c, s]=[cosϕ(t), sinϕ(t)] als Quadratursignale vor, so kann die Modulation gemäßeducated. This mixer is often implemented as a multiplication network 1 ( FIG. 1). If the carrier signal [d, q] = [sinωt, cosωt] and the useful signal [c, s] = [cosϕ (t), sinϕ (t)] are available as quadrature signals, the modulation can be carried out in accordance with

[c, s] · [d, q]^T = cosϕ(t) · sinωt + sinϕ(t) · cosωt = sin(ωt+ϕ(t))[c, s] · [d, q] ^T = cosϕ (t) · sinωt + sinϕ (t) · cosωt = sin (ωt + ϕ (t))

mit Hilfe von zwei Multiplikationsnetzwerken 1, 2 und einem Addi tionsnetzwerk 3 gebildet werden.with the help of two multiplication networks 1 , 2 and an addition network 3 are formed.

In der Meßtechnik, z. B. in Netzwerkanalysatoren oder in Radar systemen, bzw. in der Regelungstechnik, z. B. bei der Regelung von Drehfeldmaschinen, müssen Transformationen von Signalen mit beliebigem zeitlichem Verlauf zwischen unterschiedlichen ortho gonalen Koordinatensystemen [d, q] und [a, b] durchgeführt wer den, die teilweise schnell gegeneinander rotieren (Fig. 3a). Ei ne derartige Transformation kann gemäßIn measurement technology, e.g. B. in network analyzers or in radar systems, or in control engineering, z. B. in the control of induction machines, transformations of signals with any time course between different ortho-gonal coordinate systems [d, q] and [a, b] who performed, which sometimes rotate quickly against each other ( Fig. 3a). Such a transformation can be done according to

a = [cosϕ(t) -sinϕ(t)] · [d, q]^T
b = [sinϕ(t) cosϕ(t)] · [d, q]^T a = [cosϕ (t) -sinϕ (t)] · [d, q] ^T
b = [sinϕ (t) cosϕ (t)] · [d, q] ^T

mit vier Multiplikationsnetzwerken 1, 2, 4, 5 und zwei Additions netzwerken 3, 6 durchgeführt werden (Fig. 3b).with four multiplication networks 1 , 2 , 4 , 5 and two addition networks 3 , 6 are performed ( Fig. 3b).

Allen diesen Aufgabenstellungen ist gemeinsam, daß ein- oder mehrfach das Produkt einer langsam veränderlichen Größe, z. B. c, und einer schnell veränderlichen Größe, z. B. sinωt, gebildet werden muß. Solche Einrichtungen können z. B. mit Hilfe multipli zierender Digital-Analog-Wandler realisiert werden, wie in DE 33 38 658, DE 34 07 741 oder in DE 40 03 453.4 beschrieben und sind mittlerweile auch in Form integrierter Schaltungen erhältlich, z. B. Analog Devices AD2S100, AD2S2110, AD1S14. Diese Anord nungen sind allerdings nur dann vorteilhaft, wenn zwei der Ein gangsgrößen und die Ausgangsgrößen in analoger Form, die beiden anderen Eingangsgrößen in digitaler Form vorliegen. Liegen alle Signale in analoger Form vor, so müssen aufwendige Analogmulti plizierer oder Analog-Digital-Wandler eingesetzt werden; liegen alle Signale in digitaler Form vor, wie bei vielen modernen Ge rätekonzepten, so sind zusätzliche Digital-Analog-Wandler not wendig (sh. z. B. Tietze, U.; Schenk, C.: Halbleiterschaltungs technik. Springer Verlag).All of these tasks have in common that one or multiple times the product of a slowly changing size, e.g. B. c, and a rapidly changing size, e.g. B. sinωt must become. Such facilities can e.g. B. with the help of multipli decorative digital-to-analog converter can be realized, as in DE 33 38 658, DE 34 07 741 or described in DE 40 03 453.4 and are now also available in the form of integrated circuits, e.g. B. Analog Devices AD2S100, AD2S2110, AD1S14. This arrangement However, it is only advantageous if two of the ones output variables and the output variables in analog form, the two other input variables are available in digital form. All lie Signals in analog form, so complex analog multis duplicators or analog-digital converters can be used; lie all signals in digital form, as with many modern Ge concepts, additional digital-to-analog converters are necessary manoeuvrable (see e.g. Tietze, U .; Schenk, C .: semiconductor circuit technology. Springer Verlag).

Die direkte Realisierung der Multiplikation mit Hilfe digitaler Multiplikationsnetzwerke ist sehr aufwendig. So ist z. B. aus DE 40 18 029 A1 eine Anordnung bekannt, bei der bei einem Multipli kationsvorgang der Multiplikand so oft zur vorherigen Produkt zwischensumme addiert wird, daß die Anzahl der Additionen dem Zahlenwert einer Multiplikator-Ziffer entspricht. Dort wird vor ausgesetzt, daß Multiplikand und Multiplikator stellenwertmäßig in "5211-Codierung" dargestellt sind. Die Anordnung besteht aus einem Addiernetzwerk, Schieberegistern und einem umfangreichen Steuerwerk.The direct realization of the multiplication with the help of digital Multiplication networks are very complex. So z. B. from DE 40 18 029 A1 an arrangement is known in which in a Multipli cation process the multiplicand so often to the previous product subtotal is added that the number of additions to the Numerical value corresponds to a multiplier number. There will be exposed that multiplicand and multiplier in place are shown in "5211 coding". The arrangement consists of an adding network, shift registers and an extensive one Control unit.

Object of the invention

Die Aufgabe der neuartigen Schaltungsanordnung liegt darin, die in den o.g. Einsatzfällen erforderliche Multiplikation dann be sonders einfach auszuführen, wenn sowohl die Eingangsgrößen als auch die Ausgangsgrößen in digitaler Form vorliegen. Dabei wird die Multiplikation auf eine einfache UND-Verknüpfung zurückge führt.The task of the novel circuit arrangement is that in the above Multiplication required then be particularly easy to carry out if both the input variables and the output variables are also available in digital form. Doing so the multiplication back to a simple AND operation leads.

Vorteile und zweckmäßige Ausgestaltungen und Weiterbildungen sind in den Unteransprüchen gekennzeichnet.Advantages and practical refinements and training are marked in the subclaims.

Description of the embodiments

Fig. 4a zeigt das Grundprinzip der vorliegenden Erfindung. Die erforderliche Multiplikation der Signale wird ganz besonders einfach, wenn der eine Multiplikand in Form eines parallelen di gitalen n-bit-Datenworts (d), der andere Multiplikand in Form eines seriellen digitalen 1-bit-Datenstroms c vorliegt. Die Mul tiplikation 1 kann dann auf eine UND-Verknüpfung 10 des Daten worts (d) mit dem Datenstrom c zurückgeführt werden. Dabei wird jede der n Stellen des parallelen Datenworts (d) in einem UND- Glied (11), (12) bis (1n) mit dem gerade anliegenden Bit des se riellen Datenstroms c verknüpft. Die Ausgangssignale der n UND- Glieder bilden das Produkt (c · d). Fig. 4b zeigt beispielhaft den zeitlichen Verlauf des in Fig. 4a nicht dargestellten Taktsig nals, des n-bit-Datenworts (d), das hier vereinfachend hexadezi mal dargestellt ist, des 1-bit-Datenstroms c sowie des n-bit- Produkts (c · d). Das n-bit-Produkt (c · d) wird im selben Takt ge bildet, mit dem der serielle Datenstrom c angelegt wird. Das pa rallele Datenwort (d) kann ebenfalls taktsynchron angelegt wer den, es kann aber auch für mehrere Taktzyklen konstant anliegen. FIG. 4a shows the basic principle of the present invention. The required multiplication of the signals becomes particularly simple if one multiplicand is in the form of a parallel digital n-bit data word (d) and the other multiplicand is in the form of a serial digital 1-bit data stream c. The multiplication 1 can then be traced back to an AND operation 10 of the data word (d) with the data stream c. Each of the n positions of the parallel data word (d) is linked in an AND gate ( 11 ), ( 12 ) to ( 1 n) with the currently applied bit of the serial data stream c. The output signals of the n AND gates form the product (c · d). Fig. 4b shows an example of the time course of the clock signal not shown in Fig. 4a, the n-bit data word (d), which is shown here in simplified hexadecimal times, the 1-bit data stream c and the n-bit product (cd). The n-bit product (c · d) is formed in the same cycle with which the serial data stream c is applied. The parallel data word (d) can also be created in isochronous mode, but it can also be constant for several clock cycles.

Fig. 5 stellt ein weiteres Ausführungsbeispiel der erfindungsge mäßen Schaltungsanordnung dar, wenn die Signale [d, q] und [c, s] wie in Fig. 2 als Quadratursignale vorliegen, wobei (d) und (q) parallele n-bit-Datenworte seien, c und s serielle l-bit-Daten ströme. Die Multiplikationen (c · d) und (s · q) werden ausgeführt, indem jede Stelle des parallelen n-bit-Datenworts (d) mit dem gerade anliegenden Bit des seriellen Datenstroms c, jede Stelle des n-bit-Datenworts (q) mit dem gerade anliegenden Bit des se riellen Datenstroms s in den UND-Gliedern 10 bzw. 20 verknüpft wird. Die je n Ausgangssignale der UND-Glieder 10 bzw. 20 werden dann in einem digitalen n-bit-Addierer 30 zum (n+1)-bit-Ergeb niswort (c · d+s · q) summiert. Fig. 5 shows a further embodiment of the circuit arrangement according to the invention when the signals [d, q] and [c, s] are present as quadrature signals as in FIG. 2, with (d) and (q) parallel n-bit data words let, c and s serial l-bit data streams. The multiplications (c · d) and (s · q) are carried out in that each position of the parallel n-bit data word (d) with the currently applied bit of the serial data stream c, each position of the n-bit data word (q) with the currently applied bit of the serial data stream s in the AND gates 10 and 20 , respectively. The n output signals of the AND gates 10 and 20 are then summed in a digital n-bit adder 30 to form the (n + 1) -bit result word (c * d + s * q).

Fig. 6 stellt ein Ausführungsbeispiel dar, bei dem die erfin dungsgemäße Anordnung entsprechend Fig. 3b zur Koordinatentrans formation eingesetzt wird. Dabei werden die parallelen Datenwor te (d) und (q) mit den seriellen Datenströmen c und s in den UND-Gliedern 10, 20, 40 und 50 "multipliziert" und in den beiden digitalen Summationsgliedern 30 und 60 paarweise addiert bzw. subtrahiert. Fig. 6 shows an embodiment in which the inventive arrangement according to Fig. 3b is used for coordinate transformation. The parallel data words te (d) and (q) are "multiplied" by the serial data streams c and s in the AND gates 10 , 20 , 40 and 50 and added or subtracted in pairs in the two digital summation elements 30 and 60 .

Fig. 7 zeigt eine Weiterbildung der erfindungsgemäßen Anordnung, bei der das Ausgangssignal der Schaltung nach Fig. 4, 5 oder 6 durch einen Digital-Analog-Wandler (7) in ein analoges Signal (70) umgewandelt wird. Das analoge Signal (70) kann zusätzlich durch ein Filter (8), z. B. einen Tiefpaß, gefiltert werden. Statt eines analogen Filters kann natürlich auch ein digitales Filter eingesetzt werden, in diesem Fall kann der Digital-Analog-Wandler (7) entfallen, wenn das Ausgangssignal (80) des Fil ters (8) nur digital weiterverarbeitet werden soll. FIG. 7 shows a development of the arrangement according to the invention, in which the output signal of the circuit according to FIG. 4, 5 or 6 is converted into an analog signal ( 70 ) by a digital-analog converter ( 7 ). The analog signal ( 70 ) can additionally by a filter ( 8 ), for. B. a low-pass filter. Instead of an analog filter, a digital filter can of course also be used, in which case the digital-to-analog converter ( 7 ) can be omitted if the output signal ( 80 ) of the filter ( 8 ) is only to be processed digitally.

Fig. 8 zeigt eine umfangreichere Weiterbildung der erfindungsge mäßen Anordnung. Die Aufgabe der Schaltungsanordnung besteht da rin, den Phasenwinkel α(t) und die Winkelgeschwindigkeit ω=dα/dt des analogen Quadratursignals [cosα(t), sinα(t)] digital zu mes sen. Die Analogsignale werden mit Hilfe jeweils eines Sigma-Del ta-Analog-Digital-Wandlers (9a) bzw. (9b) in zwei digitale 1- bit-Datenströme c und s umgewandelt. Solche Sigma-Delta-Analog- Digital-Wandler sind Stand der Technik (sh. z. B. Pfeifer, H.: Analog/Digital-Umsetzung mit einem Pulsdichtemodulator. Elektro nik H.19 (1985), S.75-77) und werden z. B. in CD-Spielern einge setzt. Die Datenströme c und s werden in den UND-Gliedern (10) und (20) mit den parallelen Datenworten (d) und (q) "multipli ziert". Die Datenworte (d) und (q) werden durch eine in einem ROM-Speicher (100) enthaltene Tabelle gemäß (d)=sinϕ und (q)=cosϕ aus einem digitalen Eingangswort (ϕ) gebildet. Das Ein gangswort (ϕ) ist der Zählerstand eines Zählers (110), der eine Eingangsfrequenz f zählt. Die Eingangsfrequenz f wird durch ei nen spannungsgesteuerten Oszillator (120) erzeugt, der durch ei nen Regler (130) angesteuert wird. An den Eingängen des Reglers (130) liegen die Produkte (c · d) und (s · q), gegebenenfalls über vorgeschaltete Filter (8a) und (8b). Wenn Fig. 8 shows a more extensive development of the arrangement according to the invention. The task of the circuit arrangement is there to digitally measure the phase angle α (t) and the angular velocity ω = dα / dt of the analog quadrature signal [cosα (t), sinα (t)]. The analog signals are each converted into two digital 1-bit data streams c and s with the aid of a sigma-delta analog-digital converter ( 9 a) and ( 9 b). Such sigma-delta analog-digital converters are state of the art (see, for example, Pfeifer, H .: analog / digital conversion with a pulse density modulator. Electronics H.19 (1985), pp. 75-77) and z. B. sets in CD players. The data streams c and s are "multiplied" in the AND gates ( 10 ) and ( 20 ) with the parallel data words (d) and (q). The data words (d) and (q) are formed from a digital input word (ϕ) by a table according to (d) = sinϕ and (q) = cosϕ contained in a ROM memory ( 100 ). The input word (ϕ) is the counter reading of a counter ( 110 ) that counts an input frequency f. The input frequency f is generated by a voltage-controlled oscillator ( 120 ) which is controlled by a regulator ( 130 ). The products (c · d) and (s · q) are located at the inputs of the controller ( 130 ), possibly via upstream filters ( 8 a) and ( 8 b). If

(c · d) ≈ cosα · sinϕ< (s · q) ≈ sinα · cosϕ(cd) ≈ cosαsinϕ <(sq) ≈ sinαcosϕ

ist, erhöht der Regler (130) über sein Ausgangs signal (135) die Frequenz f und damit ϕ, sonst verringert er die Frequenz. Gegebenenfalls kann der Regler auch negative Frequen zen f<0 vorgeben, dies entspricht einer Umkehr der Zählrichtung des Zählers (110) und damit einer Verringerung von ϕ. Im einge schwungenen Zustand des Regelkreises wird (c · d) = (s · q), der Zählerstand (ϕ) entspricht dann dem gesuchten Meßwert für α, das Ausgangssignal (135) des Reglers (130) ist der gesuchten Kreisfrequenz ω=dα/dt proportional. is, the controller ( 130 ) increases the frequency f and thus ϕ via its output signal ( 135 ), otherwise it reduces the frequency. If necessary, the controller can also specify negative frequencies f <0, this corresponds to a reversal of the counting direction of the counter ( 110 ) and thus a reduction in ϕ. In the steady state of the control loop (c · d) = (s · q), the counter reading (ϕ) then corresponds to the measured value sought for α, the output signal ( 135 ) of the controller ( 130 ) is the desired angular frequency ω = dα / dt proportional.

In der Anordnung nach Fig. 9 entfällt der spannungsgesteuerte Os zillator (120). Der Regler (130) wird als einfacher Vergleicher (131) ausgeführt, an dessen Eingängen die Ausgangssignale (c · d) und (s · q) anliegen, eventuell wiederum über zwei Filter (8a) und (8b) geführt. Der Vergleicher (131) schaltet die Zählfrequenz f auf einen Wert f₁, wenn (c · d) < (s · q) ist, ansonsten auf einen kleineren (oder negativen) Wert f₂. Im eingeschwungenen Zustand des Regelkreises wird wieder (c · d) = (s · q), der Zählerstand (ϕ) entspricht dann dem gesuchten Meßwert für α, der Mittelwert des Ausgangssignals (136) des Vergleichers (131) ist der gesuchten Kreisfrequenz ω=dα/dt proportional. Der Mittelwert (137) kann aus dem Ausgangssignal (136) durch ein Tiefpaßfilter (8c) gewon nen werden.In the arrangement according to FIG. 9, the voltage-controlled oscillator ( 120 ) is omitted. The controller ( 130 ) is designed as a simple comparator ( 131 ), at the inputs of which the output signals (c · d) and (s · q) are present, possibly again through two filters ( 8 a) and ( 8 b). The comparator ( 131 ) switches the counting frequency f to a value f₁ if (c · d) <(s · q), otherwise to a smaller (or negative) value f₂. In the steady state of the control loop again (c · d) = (s · q), the counter reading (ϕ) then corresponds to the measured value sought for α, the mean value of the output signal ( 136 ) of the comparator ( 131 ) is the sought angular frequency ω = dα / dt proportional. The mean ( 137 ) can be won from the output signal ( 136 ) through a low-pass filter ( 8 c).

Eine weitere Ausgestaltung ist in Fig. 10 dargestellt. Dabei wird statt des Zählers (110) und des spannungsgesteuerten Oszillators (120) eine Addierstufe (140) eingesetzt, auf deren einen Eingang (141) des Datenwort (ϕ) zurückgekoppelt wird, während am anderen Eingang (142) das Ausgangssignal (135) des Reglers (130) an liegt.Another embodiment is shown in FIG. 10. Instead of the counter ( 110 ) and the voltage-controlled oscillator ( 120 ), an adder stage ( 140 ) is used, to whose one input ( 141 ) the data word (ϕ) is fed back, while at the other input ( 142 ) the output signal ( 135 ) of Controller ( 130 ) is on.

Statt durch ein ROM (100) können die Datenworte (d) und (q) auch direkt aus dem Eingangswort (ϕ), z. B. durch einen digitalen Funktionsgenerator, erzeugt werden.Instead of using a ROM ( 100 ), the data words (d) and (q) can also be obtained directly from the input word (ϕ), e.g. B. generated by a digital function generator.

Claims

1. Circuit arrangement for modulating / demodulating a carrier signal with a useful signal in which the one signal is in the form of a parallel digital data word, the other signal in the form of a serial digital data stream, characterized in that the modulation / demodulation is carried out by each Place of the parallel data word (d) is linked in an AND gate ( 10 ) with the serial data stream c.

2. Circuit arrangement according to claim 1, in which the carrier signal [d, q] and the useful signal [c, s] are present as quadrature signals, characterized in that
that the signal c is ANDed with the signal d and the signal s with the signal q, and
that the output words (c · d) and (s · q) of the AND operations ( 10 ) and ( 20 ) are added or subtracted in an addition stage ( 30 ).

3. Circuit arrangement according to claim 2, characterized in that additionally the signal s with the signal d and the signal c is AND-linked with the signal q, and that the output words (c · q) and (s · d) of the AND- Links ( 40 ) or ( 50 ) are added or subtracted in an addition step ( 60 ).

4. Circuit arrangement according to one of the preceding claims, characterized in that the output words of the AND operations ( 10 ), ( 20 ), ( 40 ), ( 50 ), the addition stages ( 30 ), ( 60 ) and / or the digital Analog converter ( 7 ) can be filtered by filter ( 8 ).

5. Circuit arrangement according to one of the preceding claims, characterized in that the output words of the AND operations ( 10 ), ( 20 ), ( 40 ), ( 50 ), the addition stages ( 30 ), ( 60 ) and / or the filter stages ( 8 ) can be converted into analog signals by digital-to-analog converter ( 7 ).

6. Circuit arrangement according to one of claims 1-3, characterized in that the serial data streams c, s are formed by sigma-delta analog-digital converter ( 9 ) from analog input signals.

7. Circuit arrangement according to one of claims 1-3, characterized in that the parallel data words (d), (q) with the help of egg ner in a ROM memory ( 100 ) table, z. B. ge according to (q) = cosϕ and (d) = sinϕ, from a time-varying digital input word (ϕ) = ϕ (t) are formed.

8. Circuit arrangement according to one of claims 1-3 or 7, characterized in that the parallel data words (d), (q) and / or the input word (ϕ) are formed in a digital counter ( 110 ) that the input frequency f counts.

9. Circuit arrangement according to one of claims 1-3 or 7, characterized in that the parallel data words (d), (q) and / or the input word (ϕ) are formed in an adder ( 140 ), on one input ( 141 ) the word (ϕ) is fed back, and at the other input ( 142 ) the output signal ( 135 ) of a controller ( 130 ) is present.

10. Circuit arrangement according to claim 8 or 9, characterized in that the input frequency f of the counter ( 110 ) or the input word ( 142 ) of the adder ( 140 ) is formed by a controller ( 130 ), at the inputs of which the output words Addition stages ( 30 ), ( 60 ) or the subsequent filter circuits ( 8 ) or the analog-digital converter ( 7 ) are present.

11. Circuit arrangement according to claim 10, characterized in that the controller ( 130 ) consists of a comparator ( 131 ) which sets the input frequency f to the value f₁ when (c · d) <(s · q), and on the value f₂ <f₁ if (c · d) <(s · q).

12. Circuit arrangement according to claim 11, characterized in that a measured value ( 137 ) for the input frequency f of the counter ( 110 ) by filtering ( 8 c) of the output signal ( 136 ) of the comparator ( 131 ) is obtained.