DE4345342C2 - Semiconductor DRAM with stacked capacitor - Google Patents

Semiconductor DRAM with stacked capacitor

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DE4345342C2
DE4345342C2 DE4345342A DE4345342A DE4345342C2 DE 4345342 C2 DE4345342 C2 DE 4345342C2 DE 4345342 A DE4345342 A DE 4345342A DE 4345342 A DE4345342 A DE 4345342A DE 4345342 C2 DE4345342 C2 DE 4345342C2
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capacitor electrode
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film
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Katsuhiko Tamura
Atsuko Kawai
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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Abstract

The top capacitor electrode has coupled top and bottom layers, while a lower capacitor electrode (7) surrounds the top capacitor electrode lower layer. Between the top and bottom capacitor electrode is a capacitor insulating film (8). The top capacitor electrode top layer (9b) is so shaped that it covers the top face and both side faces of the bottom capacitor electrode. Pref. the bottom capacitor electrode has two electrode layers (7a,b) in electric interconnection. The first electrode layer is of such configuration as to extend below the lower layer of the top capacitor electrode (9a), with a capacitor insulating film in between.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines DRAMs.The present invention relates to a method for Manufacture a DRAM.

Aus der DE 40 31 411 A1 ist ein Verfahren zur Herstellung ei­ nes DRAMs zu entnehmen. Der DRAM weist einen Transistor und einen Kondensator auf. Der Kondensator weist eine untere Kon­ densatorelektrode und eine obere Kondensatorelektrode mit ei­ ner oberen und einer unteren Schicht auf.DE 40 31 411 A1 describes a method for producing egg to remove the DRAM. The DRAM has a transistor and a capacitor. The capacitor has a lower con capacitor electrode and an upper capacitor electrode with egg an upper and a lower layer.

Aus der JP 2-79462 A kann noch eine Halbleiter-Speicheranlage entnommen werden, bei der eine Anschlußschicht auf einem Source/Drain-Bereich gebildet wird und darauf eine Zwischen­ schichtisolationsschicht gebildet wird.From JP 2-79462 A can still be a semiconductor storage system are taken, in which a connection layer on a Source / drain region is formed and there is an intermediate layer insulation layer is formed.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. The following is a description of exemplary embodiments with reference to FIG Characters.  

Von den Figuren zeigen:From the figures show:

Fig. 1 eine Schnittansicht eines ersten DRAM mit einem Stapeltypkondensator zur Erläuterung einer er­ sten Ausführungsform der Erfindung; Fig. 1 is a sectional view of a first DRAM having a stack type capacitor for explaining he sten embodiment of the invention;

Fig. 2 eine Schnittansicht zum Verdeutlichen eines ersten Schritts eines Herstellungsprozesses des DRAM ent­ sprechend Fig. 1; Fig. 2 is a sectional view showing a first step of a manufacturing process of the DRAM accordingly Fig. 1;

Fig. 3 eine Schnittansicht zum Verdeutlichen eines zwei­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 3 is a sectional view showing a two-th step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 4 eine Schnittansicht zum Verdeutlichen eines drit­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 4 is a sectional view showing a third step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 5 eine Schnittansicht zum Verdeutlichen eines vier­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 5 is a sectional view showing a fourth step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 6 eine Schnittansicht zum Verdeutlichen eines fünf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 6 is a sectional view showing a fifth step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 7 eine Schnittansicht zum Verdeutlichen eines sech­ sten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 7 is a sectional view showing a sixth step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 8 eine Schnittansicht zum Verdeutlichen eines sieb­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 8 is a sectional view showing a seventh step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 9 eine Schnittansicht zum Verdeutlichen eines achten Schritts des Herstellungsprozesses des DRAM ent­ sprechend Fig. 1; Fig. 9 is a sectional view showing an eighth step of the manufacturing process of the DRAM accordingly Fig. 1;

Fig. 10 eine Schnittansicht zum Verdeutlichen eines neun­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 10 is a sectional view illustrating a ninth step in the manufacturing process of the DRAM corresponding to FIG. 1;

Fig. 11 eine Schnittansicht zum Verdeutlichen eines zehn­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 11 is a sectional view for illustrating a ten-th step of the manufacturing process of the DRAM in accordance with Fig. 1;

Fig. 12 eine Schnittansicht zum Verdeutlichen eines elften Schritts des Herstellungsprozesses des DRAM ent­ sprechend Fig. 1; Fig. 12 is a sectional view showing an eleventh step of the manufacturing process of the DRAM accordingly Fig. 1;

Fig. 13 eine Schnittansicht zum Verdeutlichen eines zwölf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; Fig. 13 is a sectional view showing a twelve-th step of the manufacturing process of the DRAM corresponding to Fig. 1;

Fig. 14 eine Schnittansicht zum Verdeutlichen eines drei­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 14 is a sectional view for illustrating a three tenth step of the manufacturing process of the DRAM corresponding to FIG. 1;

Fig. 15 eine Schnittansicht zum Verdeutlichen eines vier­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 15 is a sectional view showing a four tenth step of the manufacturing process of the DRAM corresponding to FIG. 1;

Fig. 16 eine Schnittansicht zum Verdeutlichen eines fünf­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 16 is a sectional view illustrating a five tenth step of the manufacturing process of the DRAM corresponding to FIG. 1;

Fig. 17 eine Schnittansicht zum Verdeutlichen eines sech­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 17 is a sectional view illustrating a sixth tenth step of the manufacturing process of the DRAM corresponding to FIG. 1;

Fig. 18 eine Schnittansicht zum Verdeutlichen eines sieb­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 18 is a sectional view for illustrating a sieve tenth step of the manufacturing process of the DRAM in accordance with Fig. 1;

Fig. 19 eine Schnittansicht zum Verdeutlichen eines acht­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 19 is a sectional view for illustrating a tenth eight step of the manufacturing process of the DRAM in accordance with Fig. 1;

Fig. 20 eine Schnittansicht zum Verdeutlichen eines neun­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 1; FIG. 20 is a sectional view for illustrating a nineteenth step of the manufacturing process of the DRAM in accordance with Fig. 1;

Fig. 21 eine Schnittansicht mit dem Aufbau eines DRAM mit einem Stapeltypkondensator entsprechend einer ersten Ausführungsform der Erfindung; 21 is a sectional view showing the structure of a DRAM with a stacked type capacitor according to a first embodiment of the invention.

Fig. 22 eine Schnittansicht zum Verdeutlichen eines ersten Schritts des Herstellungsverfahrens entsprechend der in Fig. 21 gezeigten ersten Ausführungsform; FIG. 22 is a sectional view showing a first step of the manufacturing method according to the first embodiment shown in FIG. 21;

Fig. 23 eine Schnittansicht zum Verdeutlichen eines zwei­ ten Schritts des Herstellungsprozesses entspre­ chend der in Fig. 21 gezeigten ersten Ausfüh­ rungsform; FIG. 23 is a sectional view showing a second step of the manufacturing process according to the first embodiment shown in FIG. 21;

Fig. 24 eine Schnittansicht zum Verdeutlichen eines drit­ ten Schritts des Herstellungsprozesses der in Fig. 21 gezeigten Ausführungsform; FIG. 24 is a sectional view showing a third step of the manufacturing process of the embodiment shown in FIG. 21;

Fig. 25 eine Schnittansicht zum Verdeutlichen eines vier­ ten Schritts des Herstellungsprozesses entspre­ chend der in Fig. 21 gezeigten Ausfüh­ rungsform; Fig. 25 is a sectional view showing a fourth step of the manufacturing process according to the embodiment shown in Fig. 21;

Fig. 26 eine Schnittansicht zum Verdeutlichen eines fünf­ ten Schritts des Herstellungsprozesses entspre­ chend der in Fig. 21 gezeigten Ausfüh­ rungsform; Fig. 26 is a sectional view showing a fifth step of the manufacturing process according to the embodiment shown in Fig. 21;

Fig. 27 eine Schnittansicht zum Verdeutlichen eines sech­ sten Schritts des Herstellungsprozesses entspre­ chend der in Fig. 21 gezeigten Ausfüh­ rungsform; Fig. 27 is a sectional view showing a sixth step of the manufacturing process according to the embodiment shown in Fig. 21;

Fig. 28 eine Schnittansicht mit einem zweiten DRAM mit einem Stapeltypkondensator zur Erläuterung einer zweiten Aus­ führungsform der Erfindung; FIG. 28 is a sectional view of a second DRAM having a stack type capacitor for explaining a second imple mentation of the invention;

Fig. 29 eine Schnittansicht zum Illustrieren eines ersten Schritts eines Herstellungsverfahrens des DRAM entsprechend Fig. 28. Fig. 29 is a sectional view for illustrating a first step of a manufacturing process of the DRAM in accordance with FIG. 28.

Fig. 30 eine Schnittansicht zum Verdeutlichen eines zwei­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 30 is a sectional view for illustrating a second step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 31 eine Schnittansicht zum Verdeutlichen eines drit­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 31 is a sectional view showing a third step of the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 32 eine Schnittansicht zum Verdeutlichen eines vier­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 32 is a sectional view illustrating a fourth step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 33 eine Schnittansicht zum Verdeutlichen eines fünf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 33 is a sectional view showing a fifth step of the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 34 eine Schnittansicht zum Verdeutlichen eines sech­ sten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 34 is a sectional view showing a sixth step in the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 35 eine Schnittansicht zum Verdeutlichen eines sieb­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 35 is a sectional view showing a seventh step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 36 eine Schnittansicht zum Verdeutlichen eines achten Schritts des Herstellungsprozesses des DRAM ent­ sprechend Fig. 28; Fig. 36 is a sectional view showing an eighth step of the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 37 eine Schnittansicht zum Verdeutlichen eines neun­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 37 is a sectional view showing a ninth step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 38 eine Schnittansicht zum Verdeutlichen eines zehn­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 38 is a sectional view showing a tenth step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 39 eine Schnittansicht zum Verdeutlichen eines elften Schritts des Herstellungsprozesses des DRAM ent­ sprechend Fig. 28; FIG. 39 is a sectional view for illustrating an eleventh step of the manufacturing process of the DRAM accordingly FIG. 28;

Fig. 40 eine Schnittansicht zum Verdeutlichen eines zwölf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 40 is a sectional view showing a twelve-th step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 41 eine Schnittansicht zum Verdeutlichen eines drei­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 41 is a sectional view illustrating a three tenth step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 42 eine Schnittansicht zum Verdeutlichen eines vier­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 42 is a sectional view showing a four tenth step of the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 43 eine Schnittansicht zum Verdeutlichen eines fünf­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 43 is a sectional view illustrating a five tenth step of the manufacturing process of the DRAM corresponding to FIG. 28;

Fig. 44 eine Schnittansicht zum Verdeutlichen eines sech­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 44 is a sectional view showing a sixth step of the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 45 eine Schnittansicht zum Verdeutlichen eines sieb­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; FIG. 45 is a sectional view for illustrating a sieve tenth step of the manufacturing process of the DRAM in accordance with FIG. 28;

Fig. 46 eine Schnittansicht zum Verdeutlichen eines acht­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 46 is a sectional view for illustrating a tenth eight step of the manufacturing process of the DRAM in accordance with FIG. 28;

Fig. 47 eine Schnittansicht zum Verdeutlichen eines neun­ zehnten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 28; Fig. 47 is a sectional view showing a nine tenth step of the manufacturing process of the DRAM corresponding to Fig. 28;

Fig. 48 eine Schnittansicht mit einem Aufbau eines DRAM mit einem Stapeltypkondensator entsprechend einer zweiten Ausführungsform; FIG. 48 is a sectional view showing a structure of a DRAM with a stacked type capacitor according to a second embodiment;

Fig. 49 eine Schnittansicht zum Verdeutlichen eines ersten Schritts eines Herstellungsprozesses des DRAM ent­ sprechend der in Fig. 48 gezeigten Aus­ führungsform; FIG. 49 is a sectional view for illustrating a first step of a manufacturing process of the DRAM accordingly the off shown in Figure 48 guide die.

Fig. 50 eine Schnittansicht zum Verdeutlichen eines zwei­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 48 gezeigten Ausführungsform; FIG. 50 is a sectional view showing a second step of the manufacturing process of the DRAM according to the embodiment shown in FIG. 48;

Fig. 51 eine Schnittansicht zum Verdeutlichen eines drit­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 48 gezeigten Ausführungsform;A sectional view for illustrating a drit th step of the manufacturing process of the DRAM in accordance with the embodiment of Figure 51 in Figure 48 is shown..;

Fig. 52 eine Schnittansicht zum Verdeutlichen eines vier­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 48 gezeigten Ausführungsform;A sectional view corresponding to illustrate a four-th step of the manufacturing process of the DRAM of the embodiment of Figure 52 in Figure 48 is shown..;

Fig. 53 eine Schnittansicht zum Verdeutlichen eines fünf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 48 gezeigten Ausführungsform; FIG. 53 is a sectional view showing a fifth step of the manufacturing process of the DRAM according to the embodiment shown in FIG. 48;

Fig. 54 eine Schnittansicht zum Verdeutlichen eines sech­ sten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 48 gezeigten Ausführungsform; Fig. 54 is a sectional view showing a sixth step of the manufacturing process of the DRAM according to the embodiment shown in Fig. 48;

Fig. 55 eine Schnittansicht mit einem dritten DRAM mit einem Sta­ peltypkondensator zur Erläuterung einer dritten Ausführungs­ form der Erfindung; FIG. 55 is a sectional view showing a third DRAM with a Sta the invention peltypkondensator for explaining a third embodiment;

Fig. 56 eine Schnittansicht zum Verdeutlichen eines ersten Schritts des Herstellungsprozesses des DRAM ent­ sprechend Fig. 55; Fig. 56 is a sectional view showing a first step of the manufacturing process of the DRAM corresponding to Fig. 55;

Fig. 57 eine Schnittansicht zum Verdeutlichen eines zwei­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 55; FIG. 57 is a sectional view for illustrating a second step of the manufacturing process of the DRAM corresponding to FIG. 55;

Fig. 58 eine Schnittansicht zum Verdeutlichen eines drit­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 55; FIG. 58 is a sectional view showing a third step of the manufacturing process of the DRAM corresponding to FIG. 55;

Fig. 59 eine Schnittansicht zum Verdeutlichen eines vier­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 55; FIG. 59 is a sectional view for illustrating a four-th step of the manufacturing process of the DRAM in accordance with Fig. 55;

Fig. 60 eine Schnittansicht zum Verdeutlichen eines fünf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend Fig. 55; FIG. 60 is a sectional view showing a fifth step of the manufacturing process of the DRAM corresponding to FIG. 55;

Fig. 61 eine Schnittansicht mit dem Aufbau eines DRAM mit einem Stapeltypkondensator entsprechend einer dritten Ausführungsform; 61 is a sectional view showing the structure of a DRAM with a stacked type capacitor according to a third embodiment.

Fig. 62 eine Schnittansicht zum Verdeutlichen eines ersten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 61 gezeigten Ausführungsform; FIG. 62 is a sectional view showing a first step in the manufacturing process of the DRAM according to the embodiment shown in FIG. 61;

Fig. 63 eine Schnittansicht zum Verdeutlichen eines zwei­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 61 gezeigten Ausführungsform; FIG. 63 is a sectional view for illustrating a two-th step of the manufacturing process of the DRAM of the embodiment according to Fig 61 in shown.

Fig. 64 eine Schnittansicht zum Verdeutlichen eines drit­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 61 gezeigten Ausführungsform;A sectional view corresponding to illustrate a drit th step of the manufacturing process of the DRAM of the embodiment of Figure 64 in Figure 61 shown..;

Fig. 65 eine Schnittansicht zum Verdeutlichen eines vier­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 61 gezeigten Ausführungsform; Is a sectional view for illustrating a four-th step of the manufacturing process of the DRAM of the embodiment 65 according to Figure 61 shown in..;

Fig. 66 eine Schnittansicht zum Verdeutlichen eines fünf­ ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 61 gezeigten Ausführungsform;A sectional view corresponding to illustrate a five-th step of the manufacturing process of the DRAM of the embodiment of Figure 66 in Figure 61 shown..;

Fig. 67 eine Schnittansicht zum Verdeutlichen eines sech­ sten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 61 gezeigten Ausführungsform. Fig. 67 is a sectional view for illustrating a sixteenth sten step of the manufacturing process of the DRAM in accordance with the in embodiment of Fig. 61st

Es folgt eine Beschreibung der bevorzugten Ausführungsformen der Erfindung im Zusammenhang mit den Figuren.A description of the preferred embodiments of the invention follows in connection with the figures.

Wie in Fig. 1 gezeigt, umfaßt ein erster DRAM, der zur Erläuterung der Er­ findung beschrieben wird, ein P-Typ Siliziumsubstrat 1, einen in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 1 gebildeten Feldoxidfilm 2 für die Isolation von Elementen, Source/Drain-Bereiche 3a, 3b, die einen vorbe­ stimmten Abstand voneinander entfernt gebildet sind und zwischen sich einen Kanalbereich 14 in einem aktiven Bereich aufweisen, und umgeben vom Feldoxidfilm 2, eine auf dem Kanalbereich 14 ge­ bildete Gateelektrode 5 mit einem dazwischenliegenden Gateoxid­ film 4, einen Zwischenschichtisolationsfilm 6, der die Gateelek­ trode 5 bedeckend gebildet ist, eine elektrisch mit dem Source/Drain-Bereich 3a verbundene untere Kondensatorelektrode 7 (7a, 7b), einen Kondensatorisolationsfilm 8 (8a, 8b, 8c), der entlang der Oberfläche der unteren Kondensatorelektrode 7 gebil­ det ist, eine obere Kondensatorelektrode 9 (9a, 9b), die auf der Oberfläche eines Kondensatorisolationsfilms 8 gebildet ist, ei­ nen Zwischenschichtisolationsfilm 10, der die obere Kondensator­ elektrode 9 bedeckend gebildet ist und eine Kontaktöffnung 10a auf den Source/Drain-Bereich 3b aufweist, eine elektrisch mit dem Source/Drain-Bereich 3b verbunden gebildete Bitleitung 11 in der Kontaktöffnung 10a, die sich entlang der Oberfläche des Zwi­ schenschichtisolationsfilm 10 erstreckt, einen die gesamte Ober­ fläche bedeckenden Zwischenschichtisolationsfilm 12, dessen Oberfläche plan ist, und eine Aluminiumverbindung 13, die auf dem Isolationszwischenschichtfilm 12 gebildet ist und der Gateelektrode 5 entspricht.As shown in FIG. 1, a first DRAM described for explaining the invention includes a P-type silicon substrate 1 , a field oxide film 2 formed in a predetermined area on the main surface of the P-type silicon substrate 1 for element isolation , Source / drain regions 3 a, 3 b, which are formed a predetermined distance apart and have a channel region 14 between them in an active region, and surrounded by field oxide film 2 , a gate electrode 5 formed on the channel region 14 with a ge Intermediate gate oxide film 4 , an interlayer insulation film 6 , which is formed covering the gate electrode 5 , an electrically connected to the source / drain region 3 a lower capacitor electrode 7 ( 7 a, 7 b), a capacitor insulation film 8 ( 8 a, 8 b , 8 c), which is formed along the surface of the lower capacitor electrode 7 , an upper capacitor electrode 9 ( 9 a, 9 b), which on the surface of a con densatorisolationsfilms 8 is formed, egg NEN interlayer insulating film 10, the electrode, the upper capacitor 9 is formed covering and a contact hole 10 has a on the source / drain region 3b, an electrically to the source / drain region 3 b bit line 11 formed extends in the contact hole 10 a, the rule insulation film along the surface of the Zvi 10, an the entire upper surface covering the interlayer insulation film 12 whose surface is flat, and an aluminum compound 13, which is formed on the insulating interlayer film 12 and the gate electrode 5 corresponds.

Die Source/Drain-Bereiche 3a und 3b sowie die Gateelektrode S bilden den Transfergattertransistor der Speicherzelle. Die untere Kondensatorelektrode 7, der Kondensatorisolationsfilm 8 und die obere Kondensatorelektrode 9 bilden einen Stapeltypkondensator zum Speichern einer einem Datensignal entsprechenden Ladung. Die untere Kondensatorelektrode 7 ist aus Polysilizium gebildet, deren Dicke im Bereich von 100 nm bis 200 nm liegt. Die obere Kondensatorelektrode 9 ist aus dotiertem Polysilizium gebildet, deren Dicke etwa im Bereich von 100 nm bis 300 nm liegt. Der Kondensatorisolationsfilm 8 ist aus einem SiO2-Film gebildet, dessen Dicke etwa im Bereich zwischen 3 nm und 20 nm.The source / drain regions 3 a and 3 b and the gate electrode S form the transfer gate transistor of the memory cell. The lower capacitor electrode 7 , the capacitor insulation film 8 and the upper capacitor electrode 9 form a stack type capacitor for storing a charge corresponding to a data signal. The lower capacitor electrode 7 is formed from polysilicon, the thickness of which is in the range from 100 nm to 200 nm. The upper capacitor electrode 9 is formed from doped polysilicon, the thickness of which is approximately in the range from 100 nm to 300 nm. The capacitor insulation film 8 is formed from an SiO 2 film, the thickness of which is approximately in the range between 3 nm and 20 nm.

Die obere Kondensatorelektrode 9 wird aus einer oberen Kondensatorelektrode 9a in der unteren Schicht und einer oberen Kondensatorelektrode 9b in der oberen Schicht gebildet. Die obere Kondensatorelektrode 9a in der unteren Schicht und die obere Kondensatorelektrode 9b in der oberen Schicht sind elektrisch miteinander in ihren mittleren Bereichen verbunden. Die obere Kondensatorelektrode 9a in der unteren Schicht ist sich entlang der Hauptoberfläche des P-Typ Silizium­ substrats 1 erstreckend gebildet. Die untere Kondensatorelektrode 7 ist die untere Schicht der oberen Kondensatorelektrode 9a umgebend gebildet. Genauer gesagt, die untere Kondensatorelektrode 7 ist aus einer unteren Kondensator­ elektrode 7a einer unteren Schicht gebildet, die sich über die Gateelektrode 4 erstreckt, mit einem dazwischen gebildeten Zwischenschichtisolationsfilm 6, und einer oberen Schicht der unteren Kondensatorelektrode 7b, die elektrisch mit der unteren Schicht der unteren Kondensatorelektrode 7b verbunden ist und die Seiten und oberen Oberflächen der unteren Schicht der oberen Kondensatorelektrode 9a bedeckt. Außerdem ist bei dieser Ausführungsform die obere Kondensatorelektrode 9b so gebildet, daß sie die obere Oberfläche und beide Seitenwände der unteren Kondensatorelektroden 7 bedeckt.The upper capacitor electrode 9 is formed from an upper capacitor electrode 9 a in the lower layer and an upper capacitor electrode 9 b in the upper layer. The upper capacitor electrode 9 a in the lower layer and the upper capacitor electrode 9 b in the upper layer are electrically connected to one another in their central regions. The upper capacitor electrode 9 a in the lower layer is formed extending along the main surface of the P-type silicon substrate 1 . The lower capacitor electrode 7 is formed surrounding the lower layer of the upper capacitor electrode 9 a. More specifically, the lower capacitor electrode 7 is formed from a lower capacitor electrode 7 a, a lower layer extending over the gate electrode 4 , with an interlayer insulation film 6 formed therebetween, and an upper layer of the lower capacitor electrode 7 b, which is electrically connected to the lower one Layer of the lower capacitor electrode 7 b is connected and the sides and upper surfaces of the lower layer of the upper capacitor electrode 9 a covered. In addition, in this embodiment, the upper capacitor electrode 9 b is formed to cover the upper surface and both side walls of the lower capacitor electrodes 7 .

Wie oben beschrieben, wird die obere Kondensatorelektrode 9 aus einer unteren Schicht der oberen Elektrode 9a und einer unteren Schicht der oberen Kondensatorelektrode 9b gebildet, und die untere Kondensator­ elektrode 7 ist so gebildet, daß sie die untere Schicht der oberen Kondensatorelektrode 9a umgibt. Die untere Schicht der oberen Kondensatorelektrode 9b ist so gebildet, daß sie die gesamte obere Oberfläche und beide Seitenwände der unteren Elektrode 7b bildet.As described above, the upper capacitor electrode 9 is formed from a lower layer of the upper electrode 9 a and a lower layer of the upper capacitor electrode 9 b, and the lower capacitor electrode 7 is formed so that it surrounds the lower layer of the upper capacitor electrode 9 a , The lower layer of the upper capacitor electrode 9 b is formed so that it forms the entire upper surface and both side walls of the lower electrode 7 b.

Mit einem derartigen Aufbau kann die Fläche, in der die untere Kondensatorelektrode 7 und die Obere Kondensatorelektrode 9 einander gegenüberstehen, in derselben Ebene verdoppelt werden, verglichen mit dem in Fig. 69 gezeigten herkömmlichen DRAM, was zu einer verdoppelten Kondensatorkapazität führt. Daher kann, selbst wenn Elemente weiter in ihrer Größe bei zunehmender Integrationsdichte von Halbleitervorrichtungen verringert werden, eine hinreichende Kondensatorkapazität zum stabilen Speichern von Daten sichergestellt werden.With such a structure, the area in which the lower capacitor electrode 7 and the upper capacitor electrode 9 face each other can be doubled in the same plane as compared with the conventional DRAM shown in Fig. 69, resulting in a doubled capacitor capacitance. Therefore, even if elements are further reduced in size with increasing integration density of semiconductor devices, sufficient capacitor capacity for stably storing data can be ensured.

Unter Bezug auf die Fig. 1 und 2-20 folgt eine Beschreibung eines Herstellungsprozesses des ersten DRAM.A description will be given of a manufacturing process of the first DRAM with reference to FIGS. 1 and 2-20.

Wie in Fig. 2 gezeigt, wird ein Feldoxidfilm 2 in einem vorbe­ stimmten Bereich auf der Hauptoberfläche des P-Typ Silizium­ substrats 1 durch thermische Oxidation gebildet. As shown in Fig. 2, a field oxide film 2 is formed in a predetermined area on the main surface of the P-type silicon substrate 1 by thermal oxidation.

Dann wird, wie in Fig. 3 gezeigt, nachdem eine Gateoxidfilm­ schicht (nicht gezeigt) durch thermische Oxidation gebildet worden ist, eine Gateelektrodenschicht (nicht gezeigt) aus Polysilizium durch CVD gebildet. Eine Oxidfilmschicht (nicht gezeigt) wird auf der Gateelektrodenschicht gebildet. Durch Bemustern mit Photolithographie- und Ätztechniken werden der Gateoxidfilm 4, die Gateelektrode 5 und der Oxidfilm 6a gebildet. Unter Benutzung der Gateelektrode 5 und des Oxidfilms 6a als Maske wird eine schräg gedrehte Ionenimplantation bei 40- 50 KeV durchgeführt, mit etwa 3 × 103 Atomen/cm2, zum Bilden von Source/Drain-Bereichen 3a und 3b.Then, as shown in FIG. 3, after a gate oxide film layer (not shown) is formed by thermal oxidation, a gate electrode layer (not shown) made of polysilicon is formed by CVD. An oxide film layer (not shown) is formed on the gate electrode layer. By patterning with photolithography and etching techniques, the gate oxide film 4 , the gate electrode 5 and the oxide film 6 a are formed. Using the gate electrode 5 and the oxide film 6 a as a mask, an obliquely rotated ion implantation is carried out at 40-50 KeV, with about 3 × 10 3 atoms / cm 2 , to form source / drain regions 3 a and 3 b.

Dann wird, wie in Fig. 4 gezeigt, nach dem Bilden einer Oxid­ filmschicht 6b auf der gesamten Oberfläche, ein isotropes Ätzen durchgeführt, zum Erzeugen eines wie in Fig. 5 gezeigten Seitenwandoxidfilm 6b.Then, as shown in Fig Seitenwandoxidfilm 6 is 5. 4, after forming an oxide film layer 6 on the entire surface b, carried out isotropic etching, for generating a as shown in Fig. B.

Dann wird, wie in Fig. 6 gezeigt, eine Polysiliziumschicht 7a, die eine untere Kondensatorelektrode bildet, mit einer Dicke im Bereich von etwa 100-200 nm auf der gesamten Oberfäche durch CVD bei einer Temperatur zwischen 550-650°C gebildet. Die Poly­ siliziumschicht 7a wird durch Photolithographie- und Ätztechni­ ken bemustert, und die in Fig. 7 gezeigte untere Kondensator­ elektrode 7a wird erhalten. Die Oberfläche der unteren Kondensa­ torelektrode 7a wird oxidiert, zum Bilden eines SiO2-Films (Kondensatorisolationsfilm) 8a. Der Kondensatorisolationsfilm 8a wird so gebildet, daß er eine Dicke etwa im Bereich zwischen 30- 200 Å aufweist. Ein aus SiO2 und Si3N4 gebildeter Zweischicht­ film kann auch anstelle des SiO2-Films 8a benutzt werden.Then, as shown in Fig. 6, a polysilicon layer 7 a, which forms a lower capacitor electrode, is formed with a thickness in the range of about 100-200 nm on the entire surface by CVD at a temperature between 550-650 ° C. The poly silicon layer 7 a is patterned by photolithography and etching techniques, and the lower capacitor electrode 7 a shown in FIG. 7 is obtained. The surface of the lower Kondensa gate electrode 7 a is oxidized to form an SiO 2 film (capacitor insulating film) 8 a. The capacitor insulation film 8 a is formed so that it has a thickness approximately in the range between 30-200 Å. A two-layer film formed from SiO 2 and Si 3 N 4 can also be used instead of the SiO 2 film 8 a.

Wie in Fig. 8 gezeigt, nachdem die Polysiliziumschicht 9a mit einer Dicke im Bereich von etwa 100-300 nm auf der gesamten Oberfläche durch CVD bei einer Temperatur zwischen 500-650°C gebildet worden ist, wird die gebildete Polysiliziumschicht 9a zum bilden einer oberen Kondensatorelektrode 9a in der oberen Schicht bemustert, wie in Fig. 9 gezeigt.As shown in Fig. 8, after the polysilicon layer 9 a with a thickness in the range of about 100-300 nm has been formed on the entire surface by CVD at a temperature between 500-650 ° C, the formed polysilicon layer 9 a to be formed an upper capacitor electrode 9 a patterned in the upper layer, as shown in Fig. 9.

Wie in Fig. 10 gezeigt, wird die Oberfläche der oberen Konden­ satorelektrode 9a in der unteren Schicht oxidiert, zum Bilden eines SiO2-Films (Kondensatorisolationsfilm) 8b mit einer Dicke im Bereich zwischen 3-20 nm.As shown in Fig. 10, the surface of the upper capacitor electrode 9 a in the lower layer is oxidized to form an SiO 2 film (capacitor insulation film) 8 b with a thickness in the range between 3-20 nm.

Wie in Fig. 11 gezeigt, wird ein vorbestimmter Teil des Konden­ satorisolationsfilms 8a, auf welchem die obere Kondensatorelek­ trode 9a nicht gebildet ist und der die Oberfläche der unteren Kondensatorelektrode 7a bedeckte, durch Photolithographie- und Ätztechniken entfernt. Dadurch wird ein vorbestimmter Oberflä­ chenbereich der unteren Kondensatorelektrode 7a freigelegt.As shown in Fig. 11, a predetermined part of the capacitor insulation film 8 a, on which the upper capacitor electrode 9 a is not formed and which covered the surface of the lower capacitor electrode 7 a, is removed by photolithography and etching techniques. As a result, a predetermined surface area of the lower capacitor electrode 7 a is exposed.

Dann wird, wie in Fig. 12 gezeigt, eine Polysiliziumschicht 7b mit einer Dicke etwa im Bereich zwischen 100-200 nm durch CVD bei einer Temperatur zwischen 550-650°C gebildet. Die Polysili­ ziumschicht 7b ist elektrisch mit der unteren Kondensatorelek­ trode 7a verbunden.Then, as shown in FIG. 12, a polysilicon layer 7 b with a thickness approximately in the range between 100-200 nm is formed by CVD at a temperature between 550-650 ° C. The polysilicon layer 7 b is electrically connected to the lower capacitor electrode 7 a.

Wie in Fig. 13 gezeigt, wird die Polysiliziumschicht 7b durch Photolithographie- und Ätztechniken bemustert, und die obere Schicht der unteren Kondensatorelektrode 7b wird gebildet. Die obere Schicht der unteren Kondensatorelektrode 7b wird so bemu­ stert, daß sie nicht in dem Bereich gebildet wird, der oberhalb des zentralen Bereichs der unteren Schicht der oberen Kondensa­ torelektrode 9a liegt.As shown in Fig. 13, the polysilicon layer 7 is b by photolithography and etching techniques patterned, and the upper layer of the lower capacitor electrode 7 is formed b. The upper layer of the lower capacitor electrode 7 b is patterned so that it is not formed in the region which lies above the central region of the lower layer of the upper capacitor electrode 9 a.

Wie in Fig. 14 gezeigt, werden die Oberflächen der unteren Kon­ densatorelektroden 7a und 7b oxidiert, zum Bilden eines SiO2- Films (Kondensatorisolationsfilm) 8c mit einer Dicke im Bereich zwischen 3-20 nm.As shown in FIG. 14, the surfaces of the lower capacitor electrodes 7 a and 7 b are oxidized to form an SiO 2 film (capacitor insulation film) 8 c with a thickness in the range between 3-20 nm.

Wie in Fig. 15 gezeigt, wird ein vorbestimmter Teil des Konden­ satorisolationsfilms 8b, auf welchem die untere Kondensatorelek­ trode 7b nicht gebildet ist weggeätzt. Damit wird ein vorbe­ stimmter Bereich der Oberfläche der unteren Schicht der oberen Kondensatorelektrode 9a freigelegt.As shown in Fig. 15, a predetermined part of the capacitor insulation film 8 b on which the lower capacitor electrode 7 b is not formed is etched away. Thus, a predetermined area of the surface of the lower layer of the upper capacitor electrode 9 a is exposed.

Wie in Fig. 16 gezeigt, wird eine Polysiliziumschicht 9b mit einer Dicke im Bereich zwischen 100-300 nm auf der Gesamtoberfläche durch CVD bei einer Temperatur zwischen 550-650°C gebil­ det.As shown in FIG. 16, a polysilicon layer 9 b with a thickness in the range between 100-300 nm is formed on the entire surface by CVD at a temperature between 550-650 ° C.

Dann wird, wie in Fig. 17 gezeigt, die Polysiliziumschicht 9b durch Photolithographie- und Ätztechniken bemustert, und die obere Schicht der oberen Kondensatorelektrode 9b wird gebildet. Die obere Schicht der oberen Kondensatorelektrode 9b wird so be­ mustert, daß sie die obere Oberfläche und beide Seitenwände der unteren Kondensatorelektrode 7b und beide Seitenwände der unte­ ren Kondensatorelektrode 7a bedeckt. Damit werden die unteren Kondensatorelektroden 7 (7a, 7b) und die oberen Kondensatorelek­ troden 9 (9a, 9b) gebildet. Genauer gesagt, die unteren Konden­ satorelektroden 7a und 7b werden die untere Schicht der oberen Elektrode 9a umgebend gebildet, und die obere Schicht der oberen Kondensatorelektrode 9b ist die obere Oberfläche und beide Sei­ ten der unteren Kondensatorelektrode 7b bedeckend gebildet, so­ wie beide Seiten der unteren Kondensatorelektrode 7a.Then, as shown in FIG. 17, the polysilicon layer 9 b by photolithography and etching techniques patterned, and the upper layer of the upper capacitor electrode 9 is formed b. The upper layer of the upper capacitor electrode 9 b is patterned so that it covers the upper surface and both side walls of the lower capacitor electrode 7 b and both side walls of the lower capacitor electrode 7 a. So that the lower capacitor electrodes 7 ( 7 a, 7 b) and the upper capacitor electrodes 9 ( 9 a, 9 b) are formed. More specifically, the lower capacitor electrodes 7 a and 7 b, the lower layer of the upper electrode 9 a are formed surrounding, and the upper layer of the upper capacitor electrode 9 b is the upper surface and covering both sides of the lower capacitor electrode 7 b, so formed like both sides of the lower capacitor electrode 7 a.

Dann wird, wie in Fig. 18 gezeigt, der Isolationszwischen­ schichtfilm 10 auf der gesamten Oberfläche gebildet.Then, as shown in Fig. 18, the interlayer insulation film 10 is formed on the entire surface.

Wie in Fig. 19 gezeigt, wird eine Kontaktöffnung 10a in dem Be­ reich oberhalb des Source/Drain-Bereichs 3b des Zwischenschicht­ isolationsfilm 10 durch Photolithographie- und Ätztechniken ge­ bildet.As shown in Fig. 19, a contact opening 10 a is formed in the region above the source / drain region 3 b of the interlayer insulation film 10 by photolithography and etching techniques.

Dann wird, wie in Fig. 20 gezeigt, eine beispielsweise aus ei­ nem Zweischichtfilm von Polysiliziumschichten gebildete Bitlei­ tung 11 oder eine Polysiliziumschicht in eine Metallsilizid­ schicht gebildet. Schließlich wird, wie in Fig. 1 gezeigt, ein aus PSG-Film oder einem TEOS-Film gebildeter Isolationszwischen­ schichtfilm 12 gebildet. Die Oberfläche des Zwischenschichtiso­ lationsfilm 12 wird durch Schmelzen oder Rückätzmethoden glatt (plan) gemacht. Aluminiumverbindungen 13 werden voneinander um eine vorbestimmte Entfernung entfernt und der Gateelektrode 5 entsprechend auf dem Zwischenschichtisolationsfilm 12 gebildet. Dadurch wird der erste DRAM vervollständigt. Die untere Kondensatorelektrode 7 (7a, 7b), die obere Kondensatorelektrode 9 (9a, 9b) und der Kondensatorisola­ tionsfilm 8 (8a, 8b, 8c) werden dieselben Schritte wie bei einem herkömmlichen Verfahren zum Bilden eines Films gebildet, und alle werden sie durch Durchführen eines herkömmlichen Verfahrens zur Filmbildung eine Anzahl von Malen durchgeführt.Then, as shown in FIG. 20, a bit line 11 formed of, for example, a two-layer film of polysilicon layers or a polysilicon layer is formed in a metal silicide layer. Finally, as shown in FIG. 1, an interlayer insulation film 12 formed of PSG film or TEOS film is formed. The surface of the interlayer insulation film 12 is made smooth by melting or etch-back methods. Aluminum compounds 13 are separated from each other by a predetermined distance and formed on the interlayer insulation film 12 in accordance with the gate electrode 5 . This completes the first DRAM. The lower capacitor electrode 7 ( 7 a, 7 b), the upper capacitor electrode 9 ( 9 a, 9 b) and the capacitor insulation film 8 ( 8 a, 8 b, 8 c) are the same steps as in a conventional method for forming a film , and they are all performed a number of times by performing a conventional film forming method.

Wie in Fig. 21 gezeigt, umfaßt ein DRAM entsprechend einer ersten Ausführungsform der Erfindung ein P-Typ Siliziumsubstrat 21, einen in einem vorbestimmten Bereich der Hauptoberfläche des P-Typ Sili­ ziumsubstrats 21 gebildeten Feldoxidfilm 22 zur Elementiso­ lation, ein Paar Source/Drain-Bereichen 23a und 23b, die vonein­ ander um einen Abstand entfernt sind und zwischen sich einen Ka­ nalbereich 36 in einem aktiven Bereich aufweisen, der von dem Feldoxidfilm 22 umgeben ist, eine Gateelektrode 25, die auf dem Kanalbereich 36 mit einem dazwischenliegenden Gateoxidfilm 24 gebildet ist, einen Isolationszwischenschichtfilm 26, der die Gateelektrode 25 bedeckend gebildet ist, eine untere Konden­ satorelektrode 27 (27a, 27b), die elektrisch mit dem Source/Drain-Bereich 23a verbunden ist, einen Kondensatorisola­ tionsfilm 28 (28a, 28b, 28c), der auf der Oberfläche der unteren Kondensatorelektrode 27 gebildet ist, obere Kondensatorelektro­ den 29 (29a, 29b), die auf der Oberfläche des Kondensatorisola­ tionsfilms 28 gebildet sind, eine Anschlußschicht (Verbindungs­ schicht) 32, die aus Polysilizium gebildet ist und elektrisch mit den Source/Drain-Bereich 23b verbunden ist und sich über die Gateelektrode 25 erstreckt mit einem Zwischenschichtisola­ tionsfilm 3 dazwischen, einen Siliziumoxidfilm 33, der zur Isolation zwischen der Anschlußschicht 32, der unteren Kondensatorelektrode 27 und der oberen Kondensatorelektrode 29 gebildet ist, einen Isolationszwischenschichtfilm 30, der die obere Kondensatorelektrode 29 bedeckend gebildet ist und eine Kontaktöffnung 30a in der Anschlußschicht 32 aufweist, eine Bit­ leitung 31, die aus einem Zweischichtfilm von Polysilizium­ schichten oder einer Polysiliziumschicht und einer Metall­ silizidschicht gebildet ist und elektrisch mit der Anschluß­ schicht 32 in der Kontaktöffnung 30a verbunden ist und sich entlang der Oberfläche des Zwischenschichtisolationsfilms 30 erstreckend gebildet ist, einen Isolationszwischenschichtfilm 34, der die gesamte Oberfläche bedeckend gebildet ist und dessen Oberfläche plan gemacht wurde, sowie Aluminiumverbindungen 35, die voneinander um vorbestimmte Abstände entfernt auf dem Zwi­ schenschichtisolationsfilm 34 gebildet sind und der Gateelek­ trode 25 entsprechen.As shown in FIG. 21, a DRAM according to a first embodiment of the invention comprises a P-type silicon substrate 21 , a field oxide film 22 formed in a predetermined area of the main surface of the P-type silicon substrate 21 for element isolation, a pair of source / drain Areas 23 a and 23 b that are spaced apart from one another and have a channel region 36 between them in an active region, which is surrounded by the field oxide film 22 , a gate electrode 25 , which is on the channel region 36 with an intermediate gate oxide film 24 is formed, an insulating interlayer film 26 , which is formed covering the gate electrode 25 , a lower capacitor electrode 27 ( 27 a, 27 b) which is electrically connected to the source / drain region 23 a, a capacitor insulation film 28 ( 28 a, 28 b, 28 c), which is formed on the surface of the lower capacitor electrode 27 , the upper capacitor electrode 29 ( 29 a, 29 b), which on the surface he of the capacitor insulation film 28 are formed, a connection layer (connection layer) 32 , which is formed of polysilicon and is electrically connected to the source / drain region 23 b and extends over the gate electrode 25 with an interlayer insulation film 3 in between, a silicon oxide film which is formed for insulation between the connection layer 32, the lower capacitor electrode 27 and the upper capacitor electrode 29 33, an insulating interlayer film 30, the upper capacitor electrode 29 is formed covering and a contact hole a in the terminal layer 32 having 30, a bit line 31, the layers of a two-layer film of polysilicon or is formed of a polysilicon layer and a metal silicide layer and electrically connected to the connection layer 32 in the contact hole 30 a is connected and is formed along the surface of the interlayer insulation film 30 to extend, a Isolationszwische Layer film 34 , which is formed to cover the entire surface and the surface of which has been made flat, and aluminum compounds 35 , which are formed from one another by predetermined distances on the interlayer insulation film 34 and correspond to the gate electrode 25 .

Die Source/Drain-Bereiche 23a und 23b und die Gateelektrode 25 bilden den Transfergatetransistor der Speicherzelle. Die untere Kondensatorelektrode 27, der Kondensatorisolationsfilm 28 und die obere Kondensatorelektrode 29 bilden einen Kondensator zum Speichern einer Ladung entsprechend einem Datensignal. Die unte­ ren Kondensatorelektroden 27a und 27b sind jeweils mit einer Dicke im Bereich zwischen 100-200 nm gebildet. Die Kondensator­ isolationsfilme 28a, 28b und 28c sind jeweils mit einer Dicke etwas im Bereiche zwischen 3-20 nm gebildet. Die oberen Konden­ satorelektroden 2% und 29b sind jeweils mit einer Dicke im Be­ reich 100-300 nm gebildet. Die untere Kondensatorelektrode 27 und die obere Kondensatorelektrode 29 sind beide aus Polysili­ ziumschichten gebildet.The source / drain regions 23 a and 23 b and the gate electrode 25 form the transfer gate transistor of the memory cell. The lower capacitor electrode 27 , the capacitor insulation film 28 and the upper capacitor electrode 29 form a capacitor for storing a charge in accordance with a data signal. The lower capacitor electrodes 27 a and 27 b are each formed with a thickness in the range between 100-200 nm. The capacitor insulation films 28 a, 28 b and 28 c are each formed with a thickness somewhat in the range between 3-20 nm. The upper capacitor electrodes 2% and 29b are each formed with a thickness in the range of 100-300 nm. The lower capacitor electrode 27 and the upper capacitor electrode 29 are both formed of polysilicon layers.

Entsprechend der ersten Ausführungsform, wie es der Fall bei dem in Fig. 1 gezeigten ersten DRAM ist, wird die untere Schicht der oberen Kondensatorelektrode 29a sich in Rich­ tung entlang der Hauptoberfläche des P-Typ Siliziumsubstrats 21 erstreckend gebildet. Die untere Schicht der oberen Kondensator­ elektrode 29a und die obere Schicht der oberen Kondensatorelek­ trode 29b sind elektrisch in ihren zentralen Bereichen verbun­ den. Die untere Schicht der oberen Kondensatorelektrode 29a ist so gebildet, daß sie von der unteren Kondensatorelektrode 27 (27a, 27b) umgeben ist. Die obere Schicht der oberen Konden­ satorelektrode 29b ist so gebildet, daß sie die obere Oberfläche und beide Seitenwände der unteren Kondensatorelektrode 27b umgibt, sowie beide Seitenwände der unteren Kondensator­ elektrode 27a.According to the first embodiment, as is the case with the first DRAM shown in FIG. 1, the lower layer of the upper capacitor electrode 29 a is formed extending in the direction along the main surface of the P-type silicon substrate 21 . The lower layer of the upper capacitor electrode 29 a and the upper layer of the upper capacitor electrode 29 b are electrically connected in their central areas. The lower layer of the upper capacitor electrode 29 a is formed so that it is surrounded by the lower capacitor electrode 27 ( 27 a, 27 b). The upper layer of the upper condensate sator electrode 29 b is formed so that it surrounds the upper surface b and both side walls of the lower capacitor electrode 27, and both side walls of the lower capacitor electrode 27a.

Im Gegensatz zum in Fig. 1 gezeigten ersten DRAM ist bei der ersten Ausführungsform die Anschlußschicht 32 zwischen der Bitleitung 31 und dem Source/Drain-Bereich 23b vorgesehen. In contrast to the first DRAM shown in FIG. 1, the connection layer 32 is provided between the bit line 31 and the source / drain region 23 b in the first embodiment.

Der Siliziumoxidfilm 33 ist ein Ende der Anschlußschicht 32 be­ deckend gebildet. Damit ist die untere Kondensatorelektrode 27a so gebildet, daß sie über dem Siliziumoxidfilm 33 liegt. Als Er­ gebnis wird ein abgestufter Bereich, der dem Siliziumoxidfilm 33 entspricht, an der unteren Kondensatorelektrode 27a erzeugt, und eine Kondensatorkapazität wird durch den Betrag des abgestuften Bereichs erhöht, verglichen mit Fig. 1.The silicon oxide film 33 is an end of the connection layer 32 be formed covering. So that the lower capacitor electrode 27 a is formed so that it lies over the silicon oxide film 33 . As a result, a stepped area corresponding to the silicon oxide film 33 is generated on the lower capacitor electrode 27 a, and a capacitor capacity is increased by the amount of the stepped area compared with FIG. 1.

Folglich kann bei dem Aufbau der ersten Aus­ führungsform die Kondensatorkapazität weiter erhöht werden, ver­ glichen mit dem in Fig. 1 gezeigten Aufbau.Consequently, the capacitor capacitance can be further increased in the structure of the first embodiment, compared with the structure shown in FIG. 1.

Auch wird bei der ersten Ausführungsform die Toleranz der Kontaktposition der Bitleitung 31 aufgeweitet, der gestufte Be­ reich der Bitleitung 31 wird vermindert, und dadurch wird die Bildung der Bitleitung 31 erleichtert.Also, in the first embodiment, the tolerance of the contact position of the bit line 31 is widened, the stepped area of the bit line 31 is reduced, and thereby the formation of the bit line 31 is facilitated.

Unter Bezug auf die Fig. 21 bis 27 folgt eine Beschreibung eines Herstellungsprozesses des DRAM entsprechend der ersten Ausführungsform.A description will be given of a manufacturing process of the DRAM according to the first embodiment with reference to FIGS. 21 to 27.

Wie in Fig. 22 gezeigt, wird ein Feldoxidfilm 22 zur Element­ isolation in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 21 durch thermische Oxidation ge­ bildet. Der Gateoxidfilm 24, die Gateelektrode 25 und ein Oxid­ film 26a auf der Gateelektrode 25 werden gebildet. Dann wird eine Ionenimplantation durchgeführt, unter Benutzung von ihnen als Masken, zum Bilden von Source/Drain-Bereichen 23a und 23b. Diese Ionenimplantation wird durch eine schräge Rotations-Ionen­ implantation mit Phosphor (P) durchgeführt, bei 40-50 KeV, mit etwa 3 × 103 Atomen/cm2. Dann wird ein Seitenwandoxidfilm 26b auf dem Seitenwandabschnitt der Gateelektrode 25 gebildet. Damit wird ein Zwischenschichtisolationsfilm 26 (26a, 26b) die Gate­ elektrode 25 bedeckend gebildet.As shown in FIG. 22, a field oxide film 22 for element isolation is formed in a predetermined area on the main surface of the P-type silicon substrate 21 by thermal oxidation. The gate oxide film 24 , the gate electrode 25 and an oxide film 26 a on the gate electrode 25 are formed. Then an ion implantation is performed, using them as masks, to form source / drain regions 23 a and 23 b. This ion implantation is carried out by an oblique rotation ion implantation with phosphorus (P), at 40-50 KeV, with about 3 × 10 3 atoms / cm 2 . Then, a sidewall oxide film 26 b is formed on the sidewall portion of the gate electrode 25 . Thus, an interlayer insulation film 26 ( 26 a, 26 b) covering the gate electrode 25 is formed.

Dann wird, wie in Fig. 23 gezeigt, die Polysiliziumschicht 32a durch CVD gebildet. Then, as shown in FIG. 23, the polysilicon layer 32 a formed by CVD.

Wie in Fig. 24 gezeigt, wird die Polysiliziumschicht 32a (siehe Fig. 23) durch Photolithographie- und Ätztechniken bemustert, zum Bilden der Anschlußschicht 32.As shown in Fig. 24, the polysilicon layer 32 a (see Fig. 23) is patterned by photolithography and etching techniques to form the connection layer 32 .

Wie in Fig. 25 gezeigt, wird die Siliziumoxidfilmschicht 33a (Fig. 25) durch Photolithographie- und Ätztechniken bemustert, und der Siliziumoxidfilm 33 wird so gebildet, daß er ein Ende der An­ schlußschicht 32 bedeckt (Fig. 26). Dann wird unter Benutzung eines Her­ stellungsprozesses, der identisch mit dem Herstellungsprozess in den Fig. 6 bis 20 ist, ein Aufbau wie in Fig. 27 gezeigt erzeugt. Wie in Fig. 21 gezeigt, nachdem der Zwischenschichtisolationsfilm 34 gebildet ist, wer­ den Aluminiumverbindungen 35 gebildet, womit der DRAM der ersten Ausführungsform vollständig beendet ist.As shown in Fig. 25, the silicon oxide film 33 a (FIG. 25) patterned by photolithography and etching techniques, and the silicon oxide film 33 is so formed to an end of the circuit layer 32 to cover (FIG. 26). Then, using a manufacturing process identical to the manufacturing process in FIGS. 6 to 20, a structure as shown in FIG. 27 is created. As shown in FIG. 21, after the interlayer insulation film 34 is formed, the aluminum compounds 35 are formed, whereby the DRAM of the first embodiment is completely finished.

Wie in Fig. 28 gezeigt, umfaßt ein zweiter DRAM, der zur Erläuterung der Erfin­ dung beschrieben wird, ein P-Typ Siliziumsubstrat 41, einen in einem vorbestimmten Bereich auf der Oberfläche des P-Typ Sili­ ziumsubstrats 41 gebildeten Feldoxidfilm 42 zur Elementisola­ tion, Source/Drain-Bereiche 43a und 43b, die voneinander um einen vorbestimmten Abstand entfernt gebildet sind und zwischen sich einen Kanalbereich 54 in einem aktiven Bereich aufweisen, der von dem Feldoxidfilm 42 umgeben ist, eine Gateelektrode 45, die auf dem Kanalbereich 54 gebildet ist, mit einem dazwischen­ liegenden Gateoxidfilm 44, einen Isolationszwischenschichtfilm 46, der die Gateelektrode 45 bedeckend gebildet ist, eine untere Kondensatorelektrode 47 (47a, 47b, 47c), die elektrisch mit dem Source/Drain-Bereich 43a verbunden ist, einen Kondensatorisola­ tionsfilm 48 (48a, 48b, 48c, 48d), der auf der Oberfläche der unteren Kondensatorelektrode 47 gebildet ist, eine obere Konden­ satorelektrode 49 (49a, 49b), die auf der Oberfläche des Konden­ satorisolationsfilms 48 gebildet ist, einen Isolationszwischen­ schichtfilm 50, der die obere Kondensatorelektrode 49 bedeckend gebildet ist und eine Kontaktöffnung 50a auf dem Source/Drain- Bereich 43b aufweist, eine Bitleitung 51, die elektrisch mit dem Source/Drain-Bereich 43b in der Kontaktöffnung 50a verbunden ist und sich entlang der Oberfläche des Isolationszwischenschicht­ films erstreckt, einen Isolationszwischenschichtfilm 52 aus einem PSG-Film oder einem TEOS-Film, der die gesamte Oberfläche bedeckend gebildet ist und dessen Oberfläche glatt gemacht ist, sowie Aluminiumverbindungen, die auf dem Zwischenschichtisola­ tionsfilm 52 gebildet sind und der Gateelektrode 45 entsprechen. Die Source/Drain-Bereiche 43a und 43b und die Gateelektrode 45 bilden den Transfergatetransistor einer Speicherzelle. Die un­ tere Kondensatorelektrode 47 und die obere Kondensatorelektrode 49 sind beide aus Polysiliziumschichten gebildet. Der Kondensa­ torisolationsfilm 48 ist aus einem Mehrschichtfilm von SiO2-Fil­ men oder SiO2- und SiO3N4-Filmen gebildet.As shown in FIG. 28, a second DRAM described for explaining the invention includes a P-type silicon substrate 41 , a field oxide film 42 formed in a predetermined area on the surface of the P-type silicon substrate 41 for elementation, Source / drain regions 43 a and 43 b, which are formed from one another by a predetermined distance and have a channel region 54 between them in an active region which is surrounded by the field oxide film 42 , a gate electrode 45 which is formed on the channel region 54 is, with an intermediate gate oxide film 44 , an insulating interlayer film 46 , which is formed covering the gate electrode 45 , a lower capacitor electrode 47 ( 47 a, 47 b, 47 c), which is electrically connected to the source / drain region 43 a, a capacitor insulation film 48 ( 48 a, 48 b, 48 c, 48 d) formed on the surface of the lower capacitor electrode 47 , an upper capacitor electrode 49 ( 49 a, 49 b), which is formed on the surface of the capacitor insulation film 48 , an insulation interlayer film 50 which covers the upper capacitor electrode 49 and has a contact opening 50 a on the source / drain region 43 b, a bit line 51 , which is electrically connected to the source / drain region 43 b in the contact opening 50 a and extends along the surface of the insulation interlayer film, an insulation interlayer film 52 made of a PSG film or a TEOS film, which is formed covering the entire surface and the surface thereof is made smooth, and aluminum compounds formed on the interlayer insulation film 52 and corresponding to the gate electrode 45 . The source / drain regions 43 a and 43 b and the gate electrode 45 form the transfer gate transistor of a memory cell. The lower capacitor electrode 47 and the upper capacitor electrode 49 are both formed from polysilicon layers. The capacitor insulation film 48 is formed of a multilayer film of SiO 2 films or SiO 2 and SiO 3 N 4 films.

Die untere Kondensatorelektrode 47 ist aus einer unteren Konden­ satorelektrode 47a einer ersten Schicht, einer unteren Kondensa­ torelektrode 47b einer zweiten Schicht und einer unteren Konden­ satorelektrode 47c einer dritten Schicht gebildet, während die obere Kondensatorelektrode 49 aus einer oberen Kondensatorelek­ trode 49a einer ersten Schicht und einer oberen Kondensatorelek­ trode 49b einer zweiten Schicht gebildet ist. Die obere Konden­ satorelektrode 49b der zweiten Schicht und die obere Kondensatorelektrode 49a der ersten Schicht an zwei Punkten elektrisch verbunden. Die untere Kondensatorelektrode 47 ist aus drei Abschnitten gebildet, die sich in vertikaler Richtung zur Hauptoberfläche des P-Typ Siliziumsubstrats 41 erstrecken, und die untere Kondensatorelektrode 47 im zentralen Abschnitt ist in Form eines T gebildet. Die untere Kondensatorelektrode 47 ist die erste Schicht der oberen Kondensatorelektrode 49a umgebend gebildet.The lower capacitor electrode 47 is composed of a lower condensate sator electrode 47 a of a first layer, a lower Kondensa gate electrode 47 b of a second layer and a lower condensate sator electrode 47 c a third layer formed, while the upper capacitor electrode 49 trode of an upper Kondensatorelek 49 a a first layer and an upper capacitor electrode 49 b of a second layer is formed. The upper electrode condensate sator 49 a of the first layer at two points b electrically connected to the second layer and the upper capacitor electrode 49th The lower capacitor electrode 47 is formed of three sections that extend in the vertical direction to the main surface of the P-type silicon substrate 41 , and the lower capacitor electrode 47 in the central section is formed in a T shape. The lower capacitor electrode 47 is formed surrounding the first layer of the upper capacitor electrode 49 a.

Die untere Kondensator­ elektrode 47 besteht aus einer Dreischichtstruktur der ersten, der zwei­ ten und der dritten Schicht, und daher ist ihre Höhe gemessen von der Oberfläche des P-Typ Siliziumsubstrats 41 höher als bei dem in Fig. 1 gezeigten Aufbau. Als Ergebnis kann die einander gegenüberstehende Fläche zwischen der unteren Kondensa­ torelektrode 47 und der oberen Kondensatorelektrode 49 weiter vergrößert werden, verglichen mit dem in Fig. 1 gezeigten Aufbau. Daher kann eine Kondensatorkapazität, die drei- oder viermal so groß wie beim in Fig. 69 gezeigten herkömmlichen DRAM ist, auf derselben Grundfläche erzielt werden. Selbst wenn daher die Elementgrößen weiter verringert werden, entsprechend einer zunehmenden Integration von Halbleitervorrichtungen, kann eine hinreichende Kondensatorkapazität für das stabile Speichern von Daten sichergestellt werden. Die Dicke der unteren Kondensator­ elektroden 47a, 47b und 47c liegt jeweils im Bereich zwischen 1000-2000 Å, und die Dicken der oberen Kondensatorelektroden 49a und 49b liegen jeweils im Bereich zwischen 100-300 nm. Die Dic­ ken der Kondensatorisolationsfilme 48a, 48b, 48c und 48d liegen jeweils etwa im Bereich zwischen 3-20 nm.The lower capacitor electrode 47 consists of a three-layer structure of the first, the second and the third layer, and therefore its height measured from the surface of the P-type silicon substrate 41 is higher than that of the structure shown in FIG. 1. As a result, the opposed area between the lower capacitor electrode 47 and the upper capacitor electrode 49 can be further increased compared to the structure shown in FIG. 1. Therefore, a capacitor capacitance three or four times that of the conventional DRAM shown in Fig. 69 can be obtained on the same footprint. Therefore, even if the element sizes are further reduced in accordance with increasing integration of semiconductor devices, sufficient capacitor capacity can be ensured for the stable storage of data. The thickness of the lower capacitor electrodes 47 a, 47 b and 47 c is in the range between 1000-2000 Å, and the thicknesses of the upper capacitor electrodes 49 a and 49 b are in the range between 100-300 nm. The thickness of the capacitor insulation films 48 a, 48 b, 48 c and 48 d are each approximately in the range between 3-20 nm.

Unter Bezug auf die Fig. 28-47 folgt eine Beschreibung des Herstellungsprozesses des zweiten DRAM.A description will be given of the manufacturing process of the second DRAM with reference to FIGS. 28-47.

Wie in Fig. 29 gezeigt, wird ein Feldoxidfilm 42 auf einem P- Typ Siliziumsubstrats 41 durch thermische Oxidation gebildet. Nachdem eine Gateoxidfilmschicht (nicht gezeigt) durch thermi­ sche Oxidation gebildet worden ist, wird eine Gateelektroden­ schicht (nicht gezeigt) aus Polysilizium gebildet. Dann wird ei­ ne Oxidfilmschicht (nicht gezeigt) auf der Gateelektrodenschicht gebildet. Diese Schichten werden durch Photolithographie- und Ätztechniken bemustert, und ein Gateoxidfilm 44, eine Gateelek­ trode 45 und ein Oxidfilm 46a werden gebildet. Unter Benutzung des Gateoxidfilms 44, der Gateelektrode 45 und des Oxidfilms 46a als Masken wird eine schräge Rotations-Ionenimplantation durch­ geführt, bei 40-50 KeV mit etwa 3 × 103 Atomen/cm2, und Source/Drain-Bereiche 43a und 43b werden gebildet. Nach der Bildung eines Oxidfilms (nicht gezeigt) auf der gesamten Ober­ fläche, wird anisotropes Ätzen durchgeführt, zum Bilden eines Seitenwandoxidfilms 46b auf den Seitenwänden der Gateelektrode 45a und des Oxidfilms 46a. Damit wird ein Isolationszwischen­ schichtfilm 46, der aus dem Oxidfilm 46a und dem Seitenwandoxid­ film 46b besteht, gebildet.As shown in FIG. 29, a field oxide film 42 is formed on a P-type silicon substrate 41 by thermal oxidation. After a gate oxide film layer (not shown) is formed by thermal oxidation, a gate electrode layer (not shown) is formed from polysilicon. Then, an oxide film layer (not shown) is formed on the gate electrode layer. These layers are patterned by photolithography and etching techniques, and a gate oxide film 44 , a gate electrode 45 and an oxide film 46 a are formed. Using the gate oxide film 44 , the gate electrode 45 and the oxide film 46 a as masks, an oblique rotational ion implantation is carried out, at 40-50 KeV with about 3 × 10 3 atoms / cm 2 , and source / drain regions 43 a and 43 b are formed. After the formation of an oxide film (not shown) on the entire upper surface, anisotropic etching is performed for forming a Seitenwandoxidfilms 46 b on the side walls of the gate electrode 45 a and the oxide film 46 a. Thus, an insulation intermediate layer film 46 , which consists of the oxide film 46 a and the side wall oxide film 46 b, is formed.

Wie in Fig. 30 gezeigt, wird eine Polysiliziumschicht (untere Kondensatorelektrode in der ersten Schicht) 47a mit einer Dicke im Bereich zwischen 100-200 nm durch CVD bei einer Temperatur zwischen 550-650°C gebildet.As shown in Fig. 30, a polysilicon layer (lower capacitor electrode in the first layer) 47 a with a thickness in the range between 100-200 nm is formed by CVD at a temperature between 550-650 ° C.

Dann wird, wie in Fig. 31 gezeigt, ein Siliziumoxidfilm (Kondensatorisolationsfilm in der ersten Schicht) mit einer Dicke im Bereich zwischen 3-20 nm auf der Oberfläche der unte­ ren Kondensatorelektrode 47a der ersten Schicht durch thermische Oxidation gebildet.Then, as shown in FIG. 31, a silicon oxide film (capacitor insulation film in the first layer) with a thickness in the range between 3-20 nm is formed on the surface of the lower capacitor electrode 47 a of the first layer by thermal oxidation.

Wie in Fig. 32 gezeigt, wird die erste Schicht des Kondensator­ isolationsfilms 48a durch Photolithographie- und Ätztechniken bemustert.As shown in Fig. 32, the first layer of the capacitor insulation film 48 a is patterned by photolithography and etching techniques.

Wie in Fig. 33 gezeigt, wird eine Polysiliziumschicht (untere Kondensatorelektrode) 47b mit einer Dicke etwa im Bereich zwi­ schen 100-200 nm durch CVD bei einer Temperatur zwischen 500- 650°C gebildet.As shown in Fig. 33, a polysilicon layer (lower capacitor electrode) 47 b is formed with a thickness approximately in the range between 100-200 nm by CVD at a temperature between 500-650 ° C.

Wie in Fig. 34 gezeigt, wird eine untere Kondensatorelektrode 47b in der zweiten Schicht, die auf dem Kondensatorisolations­ film 48a in der ersten Schicht positioniert ist, durch Photoli­ thographie- und Ätztechniken entfernt.As shown in Fig. 34, a lower capacitor electrode 47 b in the second layer, which is positioned on the capacitor insulation film 48 a in the first layer, is removed by photolithography and etching techniques.

Wie in Fig. 35 gezeigt, wird die Oberfläche der zweiten Schicht der unteren Kondensatorelektrode 47b oxidiert, zum Bilden eines Siliziumoxidfilms (Kondensatorisolationsfilm der zweiten Schicht) 48b mit einer Dicke etwa im Bereich zwischen 3-20 nm gebildet. Damit sind der Kondensatorisolationsfilm 48a der er­ sten Schicht und der Kondensatorisolationsfilm 48b der zweiten Schicht miteinander verbunden.As shown in FIG. 35, the surface of the second layer of the lower capacitor electrode 47 b is oxidized to form a silicon oxide film (capacitor insulation film of the second layer) 48 b with a thickness approximately in the range between 3-20 nm. Thus, the capacitor insulation film 48 a of the first layer and the capacitor insulation film 48 b of the second layer are connected to one another.

Wie in Fig. 36 gezeigt, wird eine Polysiliziumschicht (obere Kondensatorelektrode der ersten Schicht) 49a mit einer Dicke et­ wa im Bereich zwischen 100-300 nm durch CVD bei einer Tempera­ tur zwischen 550-650°C gebildet.As shown in Fig. 36, a polysilicon layer (upper capacitor electrode of the first layer) 49 a with a thickness et wa in the range between 100-300 nm is formed by CVD at a temperature between 550-650 ° C.

Wie in Fig. 37 gezeigt, wird eine obere Kondensatorelektrode 49a der ersten Schicht in eine vorbestimmte Form bemustert, durch Photolithographie- und Ätztechniken. Genauer gesagt wird ein vorbestimmter Teil der oberen Kondensatorelektrode 49a der ersten Schicht in dem Bereich oberhalb der unteren Kondensator­ elektrode 47b der zweiten Schicht entfernt.As shown in Fig. 37, an upper capacitor electrode 49 a of the first layer in a predetermined shape is patterned by photolithography and etching techniques. More specifically, a predetermined part of the upper capacitor electrode 49 a of the first layer in the region above the lower capacitor electrode 47 b of the second layer is removed.

Dann wird, wie in Fig. 38 gezeigt, ein Siliziumoxidfilm (Kondensatorisolationsfilm der dritten Schicht) 48c mit einer Dicke etwa im Bereich zwischen 3-20 nm auf der Oberfläche der oberen Kondensatorelektrode 48c der ersten Schicht durch thermi­ sche Oxidation gebildet.Then, as shown in FIG. 38, a silicon oxide film (capacitor insulation film of the third layer) 48 c having a thickness approximately in the range between 3-20 nm is formed on the surface of the upper capacitor electrode 48 c of the first layer by thermal oxidation.

Dann wird, wie in Fig. 39 gezeigt, der Kondensatorisolations­ film 48b der zweiten Schicht im Bereich des Randes der oberen Kondensatorelektrode 49a der ersten Schicht gebildet.Then, as shown in Fig. 39, the capacitor insulation film 48 b of the second layer in the region of the edge of the upper capacitor electrode 49 a of the first layer is formed.

Wie in Fig. 40 gezeigt, wird eine Polysiliziumschicht (untere Kondensatorelektrode der dritten Schicht) 47c mit einer Dicke etwa im Bereich zwischen 100-200 nm durch CVD bei einer Tempe­ ratur zwischen 550-650°C gebildet.As shown in Fig. 40, a polysilicon layer (lower capacitor electrode of the third layer) 47 c is formed with a thickness approximately in the range between 100-200 nm by CVD at a temperature between 550-650 ° C.

Wie in Fig. 41 gezeigt, wird ein Teil der unteren Kondensator­ elektrode 47c der dritten Schicht über der oberen Kondensator­ elektrode 49a der ersten Schicht entfernt, und ein Teil des Be­ reichs, in welchem die untere Kondensatorelektrode 47a der er­ sten Schicht, die untere Kondensatorelektrode 47b der zweiten Schicht und die untere Kondensatorelektrode 47c der dritten Schicht aufeinander gestapelt sind, wird entfernt. Dadurch wird die untere Elektrode 47 der unteren Kondensatorelektrode 47a der ersten Schicht, der unteren Kondensatorelektrode 47b der zweiten Schicht und der unteren Kondensatorelektrode 47c der dritten Schicht gebildet.As shown in Fig. 41, a part of the lower capacitor electrode 47 c of the third layer on the upper capacitor electrode 49 a of the first layer is removed, and a part of Be Reich, in which the lower capacitor electrode 47 a which it most layer, the lower capacitor electrode 47 b of the second layer and the lower capacitor electrode 47 c of the third layer are stacked on one another is removed. Thereby, the third layer, the lower electrode 47 is formed of the lower capacitor electrode 47 a of the first layer, the lower capacitor electrode 47 b of the second layer and the lower capacitor electrode 47 c.

Jetzt wird, wie in Fig. 42 gezeigt, ein Kondensatorisolations­ film 48d der vierten Schicht auf einem Siliziumoxidfilm mit ei­ ner Dicke etwa im Bereich zwischen 3-20 nm gebildet, auf den Oberflächen der unteren Kondensatorelektrode 47a der ersten Schicht, der unteren Kondensatorelektrode 47b der zweiten Schicht und der unteren Kondensatorelektrode 47c der dritten Schicht. Now, as shown in Fig. 42, a capacitor insulation film 48 d of the fourth layer is formed on a silicon oxide film having a thickness approximately in the range between 3-20 nm, on the surfaces of the lower capacitor electrode 47 a of the first layer, the lower capacitor electrode 47 b of the second layer and the lower capacitor electrode 47 c of the third layer.

Dann wird, wie in Fig. 43 gezeigt, der Kondensatorisolations­ film 48c der dritten Schicht auf der oberen Kondensatorelektrode 49a der ersten Schicht in dem Teil, der durch die untere Konden­ satorelektrode 47c freigelassen wurde, entfernt.Then, as shown in Fig. 43, the capacitor insulation film 48 c of the third layer on the upper capacitor electrode 49 a of the first layer in the part which has been released by the lower capacitor electrode 47 c is removed.

Wie in Fig. 44 gezeigt, wird eine Polysiliziumschicht (obere Kondensatorelektrode der zweiten Schicht) 49b mit einer Dicke etwa im Bereich zwischen 100-300 nm auf der gesamten Oberfläche durch CVD bei einer Temperatur zwischen 550-650°C gebildet. Da­ durch wird die obere Kondensatorelektrode 49, gebildet aus der oberen Kondensatorelektrode 49a der ersten Schicht und der obe­ ren Kondensatorelektrode 49b der zweiten Schicht, gebildet.As shown in FIG. 44, a polysilicon layer (upper capacitor electrode of the second layer) 49 b with a thickness approximately in the range between 100-300 nm is formed on the entire surface by CVD at a temperature between 550-650 ° C. Since the upper capacitor electrode 49 is formed by the upper capacitor electrode 49 a of the first layer and the upper capacitor electrode 49 b of the second layer.

Wie in Fig. 45 gezeigt, wird ein Isolationszwischenschichtfilm 10 auf der gesamten Oberfläche gebildet.As shown in Fig. 45, an interlayer insulation film 10 is formed on the entire surface.

Wie in Fig. 46 gezeigt, wird eine Kontaktöffnung 50a in dem Isolationszwischenschichtfilm 50 gebildet, auf dem Source/Drain- Bereich 43b.As shown in Fig. 46, a contact opening 50 a is formed in the interlayer insulation film 50 , on the source / drain region 43 b.

Wie in Fig. 47 gezeigt, wird eine elektrisch mit dem Source/Drain-Bereich 43b in der Kontaktöffnung 50a verbundene Bitleitung sich entlang der Oberfläche des Zwischenschichtisola­ tionsfilms 50 erstreckend gebildet.As shown in FIG. 47, a bit line electrically connected to the source / drain region 43 b in the contact opening 50 a is formed extending along the surface of the interlayer insulation film 50 .

Schließlich wird, wie in Fig. 28 gezeigt, ein Zwischenschicht­ isolationsfilm 52 die Bitleitung 51 bedeckend gebildet. Die Oberfläche des Zwischenschichtisolationsfilms 52 wird durch Schmelzen oder eine Rückätzmethode plan gemacht. Aluminiumver­ bindungen 53 werden auf der Oberfläche des planen Isolationszwi­ schenschichtfilms 52 gebildet und entsprechend der Gateelektrode 45. Damit ist der zweite DRAM vollständig gebildet.Finally, as shown in FIG. 28, an interlayer insulation film 52 covering the bit line 51 is formed. The surface of the interlayer insulation film 52 is made flat by melting or an etch-back method. Aluminum compounds 53 are formed on the surface of the planar insulation layer film 52 and corresponding to the gate electrode 45 . The second DRAM is thus completely formed.

Wie in Fig. 48 gezeigt, umfaßt ein DRAM entsprechend einer zweiten Ausführungsform der Erfindung ein P-Typ Siliziumsubstrat 61, einen in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 61 gebildeten Feldoxidfilm 52 zur Isolation von Elementen, ein Paar von Source/Drain-Bereichen 63a und 63b, die um einen vorbestimmten Abstand voneinander entfernt gebildet sind und zwischen sich einen Kanalbereich 76 aufweisen, in einem aktiven Bereich, umgeben vom Feldoxidfilm 62, eine auf dem Ka­ nalbereich 76 gebildete Gateelektrode 65 mit einem dazwischen gebildeten Gateoxidfilm 64, einen die Gateelektrode 65 bedeckend gebildeten Zwischenschichtisolationsfilm 66, eine untere Konden­ satorelektrode 67 (67a, 67b, 67c), die elektrisch mit dem Source/Drain-Bereich 63a verbunden ist, eine Kondensatorisola­ tionsfilm 68 (68a, 68b, 68c, 68d), der auf der Oberfläche der unteren Kondensatorelektrode 67 gebildet ist, eine obere Konden­ satorelektrode 69 (69a, 69b), die auf der Oberfläche des Konden­ satorisolationsfilm 68 gebildet ist, eine Anschlußschicht 72, die elektrisch mit dem Source/Drain-Bereich 63b verbunden ist und sich über die Gateelektrode 65 erstreckt, mit einem dazwi­ schen gebildeten Zwischenschichtisolationsfilm 66, einen Sili­ ziumoxidfilm 73, der ein Ende der Anschlußschicht 72 über der Gateelektrode 65 bedeckt, zur Isolation zwischen der Anschluß­ schicht, der unteren Kondensatorelektrode 67 und der oberen Kon­ densatorelektrode 69, einen Zwischenschichtisolationsfilm 70, der die obere Kondensatorelektrode 69 bedeckend gebildet ist und eine Kontaktöffnung 70a auf die Anschlußschicht 72 aufweist, eine elektrisch mit der Anschlußschicht 72 in der Kontaktöffnung 70a verbundene Bitleitung 71, die sich entlang der Oberfläche des Isolationzwischenschichtfilms 70 erstreckt, einen aus einem PSG-Film oder TEOS-Film gebildeten Zwischenschichtisolationsfilm 74, dessen Oberfläche plan gemacht ist und der die Bitleitung 71 bedeckt, sowie eine Aluminiumverbindung 75, die auf dem Isola­ tionszwischenschichtfilm 74 gebildet ist, entsprechend der Gate­ elektrode 65. Die Source/Drain-Bereiche 63a, 63b sowie die Gate­ elektrode 65 bilden den Transfergattertransistor einer Speicher­ zelle.As shown in FIG. 48, a DRAM according to a second embodiment of the invention includes a P-type silicon substrate 61 , a field oxide film 52 formed in a predetermined area on the main surface of the P-type silicon substrate 61 for element isolation, a pair of source / Drain regions 63 a and 63 b, which are formed a predetermined distance apart and have a channel region 76 between them, in an active region surrounded by field oxide film 62 , a gate electrode 65 formed on channel region 76 with a gate oxide film formed therebetween 64 , an interlayer insulation film 66 covering the gate electrode 65 , a lower capacitor electrode 67 ( 67 a, 67 b, 67 c) which is electrically connected to the source / drain region 63 a, a capacitor insulation film 68 ( 68 a, 68 b, 68 c, 68 d), which is formed on the surface of the lower capacitor electrode 67 , an upper capacitor electrode 69 ( 69 a, 69 b), which is formed on the surface of the capacitor insulation film 68 , a connection layer 72 which is electrically connected to the source / drain region 63 b and extends over the gate electrode 65 , with an intermediate layer insulation film 66 formed therebetween, a sili ziumoxidfilm 73 72 covers over the gate electrode 65, layer one end of the terminal layer for isolation between the terminal of the capacitor lower electrode 67 and the upper Kon densatorelektrode 69, an interlayer insulating film 70, the upper capacitor electrode 69 is formed covering and a contact hole 70 a having on the terminal layer 72, electrically connected to the terminal layer 72 in the contact opening 70 a bit line connected 71 which extends along the surface of the insulating interlayer film 70, an interlayer insulating film 74 formed of a PSG film or TEOS film whose surface is planarized and the bitlei device 71 covered, and an aluminum compound 75 , which is formed on the insulation interlayer film 74 , corresponding to the gate electrode 65th The source / drain regions 63 a, 63 b and the gate electrode 65 form the transfer gate transistor of a memory cell.

Der Kondensator entsprechend der zweiten Ausführungsform weist im wesentlichen denselben Aufbau wie der Kondensator des in Fig. 28 gezeigten Aufbaus auf. Allerdings liegt bei dieser zweiten Ausführungsform die Anschlußschicht 72 zwischen Bitleitungen 71 und dem Source/Drain-Bereich 63b. Ferner liegt der Siliziumoxidfilm 73 zwischen der Anschlußschicht 72, der unteren Kondensatorelektrode 67 und der oberen Kondensator­ elektrode 69. Daher ist bei der zweiten Ausführungsform die ein­ ander gegenüberliegende Fläche zwischen der unteren Kondensator­ elektrode 67 und der oberen Kondensatorelektrode 69 um den Be­ trag vergrößert, der dem abgestuften Bereich des Siliziumoxid­ films 73 entspricht. Als Ergebnis wird die Kapazität des Konden­ sators dieser Ausführungsform um den Betrag des Stufenbereichs des Siliziumoxidfilms 73 verglichen mit dem in Fig. 28 gezeig­ ten Aufbau vergrößert. Genauer gesagt, die Ka­ pazität des Kondensators ist etwa 3-4 Mal so groß wie die des herkömmlichen DRAM aus Fig. 69 auf derselben Grundfläche. Eine ausreichende Kondensatorkapazität zum Erreichen eines stabilen Speicherns von Daten kann sichergestellt werden, selbst wenn die Elementgrößen durch zunehmende hohe Integration weiter vermindert werden. Ebenfalls bei der zweiten Ausführungsform erleichtert das Plazieren der Anschlußschicht 72 zwischen der Bitleitung 71 und dem Source/Drain-Bereich 63d das Bilden von Bitleitungen 71. Genauer gesagt, mit dem Vorliegen der Anschlußschichten 72 wird die Toleranz für die Kontaktposition der Bitleitung 71 ausgedehnt, und der Stufenabschnitt der Bitleitung 71 wird vermindert, wodurch die Bildung der Bitleitung 71 erleichtert wird. Die Dicke der unteren Kondensatorelektrode 67a der ersten Schicht, der unteren Kondensatorelektrode 67b der zweiten Schicht und der unteren Kondensatorelektrode 67c der dritten Schicht liegt jeweils etwa im Bereich zwischen 100-200 nm. Die Dicke des Kondensatorisolationsfilms 68a der ersten Schicht, des Kondensatorisolationsfilms 68b der zweiten Schicht, des Konden­ satorisolationsfilms 68c der dritten Schicht und des Konden­ satorisolationsfilms 68d der vierten Schicht liegt jeweils im Bereich zwischen 3-20 nm. Die Dicke der oberen Kondensator­ elektrode 69a der ersten Schicht und der oberen Kondensatorelek­ trode 69b der zweiten Schicht liegt jeweils im Bereich zwischen 100-300 nm. The capacitor according to the second embodiment has substantially the same structure as the capacitor of the structure shown in FIG. 28. In this second embodiment, however, the connection layer 72 lies between bit lines 71 and the source / drain region 63 b. Furthermore, the silicon oxide film 73 is between the connection layer 72 , the lower capacitor electrode 67 and the upper capacitor electrode 69th Therefore, in the second embodiment, the opposite surface between the lower capacitor electrode 67 and the upper capacitor electrode 69 is increased by the amount corresponding to the stepped area of the silicon oxide film 73 . As a result, the capacitance of the capacitor of this embodiment is increased by the amount of the step area of the silicon oxide film 73 compared to the structure shown in FIG. 28. More specifically, the capacitance of the capacitor is about 3-4 times as large as that of the conventional DRAM of Fig. 69 on the same footprint. Sufficient capacitor capacity to achieve stable data storage can be ensured even if the element sizes are further reduced by increasing high integration. Also in the second embodiment, placing the connection layer 72 between the bit line 71 and the source / drain region 63 d facilitates the formation of bit lines 71 . More specifically, with the presence of the connection layers 72 , the tolerance for the contact position of the bit line 71 is widened, and the step portion of the bit line 71 is reduced, thereby facilitating the formation of the bit line 71 . The thickness of the lower capacitor electrode 67 a of the first layer, the lower capacitor electrode 67 b of the second layer and the lower capacitor electrode 67 c of the third layer is in each case approximately in the range between 100-200 nm. The thickness of the capacitor insulation film 68 a of the first layer, the Capacitor insulation film 68 b of the second layer, the capacitor insulation film 68 c of the third layer and the capacitor insulation film 68 d of the fourth layer are each in the range between 3-20 nm. The thickness of the upper capacitor electrode 69 a of the first layer and the upper capacitor electrode 69 b of the second layer is in the range between 100-300 nm.

Nachfolgend wird unter Bezug auf die Fig. 48 bis 54 eine Be­ schreibung des Herstellungsprozesses des DRAM entsprechend der zweiten Ausführungsform vorgenommen.A description will now be given of the manufacturing process of the DRAM according to the second embodiment with reference to FIGS . 48 to 54.

Wie in Fig. 49 gezeigt, wird ein Feldoxidfilm 62 in einem vor­ gegebenen Bereich auf der Hauptoberfläche des P-Typ Silizium­ substrats 61 durch thermische Oxidation gebildet. Nachdem der Gateoxidfilm 64, die Gateelektrode 65 und der Oxidfilm 66a ge­ bildet sind, wird eine schräge (geneigte) Rotations-Ionenimplan­ tation von Phosphor (P) ausgeführt, wobei sie als Maske bei 40- 50 KeV benutzt werden, mit etwa 3 × 103 Atomen/cm2, und die Source/Drain-Bereiche 63 und 63b werden in einer selbst-ausrich­ tenden Weise ausgebildet. Nachdem eine Oxidfilmschicht (nicht gezeigt) auf der gesamten Oberfläche gebildet worden ist, wird ein Seitenwandoxidfilm 66b auf beiden Seitenwänden der Gateelek­ trode 65 durch anisotropes Ätzen gebildet.As shown in Fig. 49, a field oxide film 62 is formed in a predetermined area on the main surface of the P-type silicon substrate 61 by thermal oxidation. After the gate oxide film 64 , the gate electrode 65 and the oxide film 66 a are formed, an oblique (inclined) rotational ion implantation of phosphorus (P) is carried out using them as a mask at 40-50 KeV, about 3 × 10 3 atoms / cm 2 , and the source / drain regions 63 and 63 b are formed in a self-aligning manner. After an oxide film layer (not shown) is formed on the entire surface, a side wall oxide film 66 b is formed on both side walls of the gate electrode 65 by anisotropic etching.

Wie in Fig. 50 gezeigt, wird eine Polysiliziumschicht 72a durch CVD gebildet. Die Polysiliziumschicht 72a wird durch Photolitho­ graphie- und Ätztechniken bemustert, und Anschlußschichten 72 mit einer wie in Fig. 51 gezeigt Form werden gebildet.As shown in Fig. 50, a polysilicon layer 72 a is formed by CVD. The polysilicon layer 72 is a graphie- by Photolitho and patterned etching techniques, and terminal layers 72 with a shown in Fig. 51 shape are formed.

Wie in Fig. 52 gezeigt, wird eine Siliziumoxidfilmschicht 73a durch CVD gebildet. Die Siliziumoxidfilmschicht 73a wird durch Photolithographie- und Ätztechniken bemustert, und eine Sili­ ziumoxidfilm 73 mit der wie in Fig. 53 gezeigten Form wird ge­ bildet. Genauer gesagt, der Siliziumoxidfilm 73 ist so geformt, daß er einen Kantenabschnitt der Anschlußschicht 72 über der Gateelektrode 65 bedeckt. Danach wird eine Form, wie in Fig. 54 gezeigt, durch dieselben Schritte wie beim Herstellungsprozess des zweiten DRAM aus den Fig. 30 bis 47 erzeugt.As shown in Fig. 52, a silicon oxide film 73a by CVD is formed. The silicon oxide film 73 is patterned by a photolithography and etching techniques, and a Sili ziumoxidfilm 73 with as in Fig. 53 shown shape is formed ge. Specifically, the silicon oxide film 73 is shaped to cover an edge portion of the connection layer 72 over the gate electrode 65 . Thereafter, a shape as shown in FIG. 54 is generated by the same steps as in the manufacturing process of the second DRAM of FIGS. 30 to 47.

Schließlich wird, wie in Fig. 48 gezeigt, ein Zwischenschicht­ isolationsfilm 74 aus einem PSG-Film oder TEOS-Film, die Bitlei­ tungen 71 bedeckend, gebildet. Die Oberfläche des Zwischen­ schichtisolationsfilms 74 wird plan gemacht, durch Schmelzen oder Rückätzmethoden. Eine Aluminiumverbindung 75, die der Gateelektrode 65 entspricht, wird auf dem Zwischenschichtisolations­ film 74 gebildet. Dadurch wird der DRAM entsprechend der zweiten Ausführungsform fertiggestellt.Finally, as shown in FIG. 48, an interlayer insulation film 74 made of a PSG film or TEOS film covering the bit lines 71 is formed. The surface of the interlayer insulation film 74 is made flat by melting or etching back. An aluminum compound 75 , which corresponds to the gate electrode 65 , is formed on the interlayer insulation film 74 . This completes the DRAM according to the second embodiment.

Wie in Fig. 55 gezeigt, umfaßt ein dritter DRAM, der zur Erläuterung der Erfindung gezeigt ist, ein P-Typ Siliziumsubstrat 81, einen in einem vorbe­ stimmten Bereich auf der Hauptoberfläche des P-Typ Silizium­ substrats 81 gebildeten Feldoxidfilm 82 zur Isolation von Ele­ menten, ein Paar von Source/Drain-Bereichen 83a und 83b, die einen vorbestimmten Abstand voneinander entfernt gebildet sind und dazwischen einen Kanalbereich 94 aufweisen, in einem aktiven Bereich, umgeben vom Feldoxidfilm 82, eine Gateelektrode 85, die auf dem Kanalbereich 94 mit einem dazwischenliegenden Gateoxid­ film 84 gebildet ist, einen die Gateelektrode 85 bedeckend ge­ bildeten Zwischenschichtisolationsfilm 86, eine untere Kondensa­ torelektrode 87 (87a, 87b), die elektrisch mit den Source/Drain- Bereich 83a verbunden ist und sich über die Gateelektrode 85 er­ streckt, mit einem dazwischenliegenden Zwischenschichtisola­ tionsfilm 86, einen Kondensatorisolationsfilm 88 (88a, 88b, 88c), der auf der Oberfläche der unteren Kondensatorelektrode 87 gebildet ist, eine obere Kondensatorelektrode 89 (89a, 89b), die auf der Oberfläche des Kondensatorisolationsfilms 88 gebildet ist, einen Zwischenschichtisolationsfilm 90, der die obere Kon­ densatorelektrode 89 bedeckend gebildet ist und eine Kontaktöff­ nung 90a auf den Source/Drain-Bereich 83b hinunter aufweist, eine elektrisch mit dem Source/Drain-Bereich 83b verbundene Bit­ leitung 91 in der Kontaktöffnung 90a, die sich entlang der Ober­ fläche des Zwischenschichtisolationsfilms 90 erstreckend gebil­ det ist, einen Zwischenschichtisolationsfilm 92, der aus einem PSG-Film oder einem TEOS-Film gebildet ist, dessen Oberfläche plan gemacht wurde und der die Bitleitung 91 bedeckend gebildet ist, sowie Aluminiumverbindung 93, die auf dem Zwischenschicht­ isolationsfilm 92 gebildet ist und der Gateelektrode 85 ent­ spricht.As shown in Fig. 55, comprising a third DRAM, which is shown to explain the invention, a P-type silicon substrate 81, a in a vorbe voted area on the main surface of the P-type silicon substrate 81 field oxide film formed 82 for the isolation of Ele ment, a pair of source / drain regions 83 a and 83 b, which are formed a predetermined distance apart and have a channel region 94 therebetween, in an active region surrounded by field oxide film 82 , a gate electrode 85 which is on the channel region 94 is formed with an intermediate gate oxide film 84 , an interlayer insulation film 86 covering the gate electrode 85 , a lower capacitor electrode 87 ( 87 a, 87 b), which is electrically connected to the source / drain region 83 a and extends over the gate electrode 85 he stretches, with an intermediate layer insulation film 86 , a capacitor insulation film 88 ( 88 a, 88 b, 88 c), which on the O Surface of the lower capacitor electrode 87 is formed, an upper capacitor electrode 89 ( 89 a, 89 b), which is formed on the surface of the capacitor insulation film 88 , an interlayer insulation film 90 , which is formed covering the upper capacitor electrode 89 and a contact opening 90 a having the source / drain region 83 b down, a electrically in the contact hole 90 a, the area along the top of the interlayer insulation film 90 is det extending gebil to the source / drain region 83 line b connected to bit 91, an interlayer insulating film 92, which is formed from a PSG film or a TEOS film, the surface of which has been made flat and which covers the bit line 91 , and aluminum compound 93 which is formed on the interlayer insulation film 92 and speaks to the gate electrode 85 .

Die Source/Drain-Bereiche 83a und 83b sowie die Gateelektrode 85 bilden den Transfergatetransistor einer Speicherzelle. Die un­ tere Kondensatorelektrode 87, der Kondensatorisolationsfilm 88 und die obere Kondensatorelektrode 89 bilden einen Stapelkon­ densator zum Speichern einer einem Datensignal entsprechenden Ladung.The source / drain regions 83 a and 83 b and the gate electrode 85 form the transfer gate transistor of a memory cell. The lower capacitor electrode 87 , the capacitor insulating film 88 and the upper capacitor electrode 89 form a stack capacitor for storing a charge corresponding to a data signal.

Mit anderen Worten, die untere Kondensatorelektrode 87 ist aus einer unteren Kondensatorelektrode 87a einer ersten Schicht ge­ bildet, die elektrisch mit dem Source/Drain-Bereich 83a verbun­ den ist und sich über die Gateelektrode 85 erstreckend gebildet ist, mit dem Zwischenschichtisolationsfilm 86, sowie der unteren Kondensatorelektrode 87b der zweiten Schicht, die sich senkrecht zur Hauptoberfläche des P-Typ Siliziumsubstrats 81 erstreckend gebildet ist. Die obere Kondensatorelektrode 89 ist aus einer oberen Kondensatorelektrode 89a der ersten Schicht gebildet, die sich entlang der Oberfläche des P-Typ Siliziumsubstrats erstrec­ kend gebildet ist, sowie einer oberen Kondensatorelektrode 89b einer zweiten Schicht, die elektrisch in einer vorbestimmten Po­ sition mit der oberen Kondensatorelektrode 89a der ersten Schicht verbunden ist und die obere Oberfläche und beiden Sei­ tenwände der unteren Kondensatorelektrode 87 bedeckend gebildet ist. Ferner ist die untere Kondensatorelektrode 87 aus drei Ab­ schnitten gebildet, die sich senkrecht zur Hauptoberfläche des P-Typ Siliziumsubstrats 81 erstrecken, wobei der zentrale Ab­ schnitt so geformt ist, daß er eine T-Form aufweist. Mit anderen Worten, die untere Kondensatorelektrode 87 ist die obere Konden­ satorelektrode 89a der ersten Schicht umgebend gebildet. Damit ist die Kondensatorkapazität etwa 2-3 mal so groß wie die des in Fig. 69 gezeigten herkömmlichen DRAM auf derselben Grundfläche. Daher ist auch eine hinrei­ chende Kondensatorkapazität sichergestellt, zum sicheren Spei­ chern von Daten, selbst wenn Elementgrößen bei zunehmender Inte­ grationsdichte verringert werden. Die unteren Kondensatorelek­ troden 87a und 87b sind aus Polysilizium gebildet, und jede weist eine Dicke im Bereich zwischen 100-200 nm auf. Der Kon­ densatorisolationsfilme 88 (88a, 88b, 88c) ist aus einem Zwei­ schichtfilm von SiO2-Filmen gebildet, oder einem SiO2-Film und einem SiO3N4-Film und weist eine Dicke etwa im Bereich zwischen 3-20 nm auf. Die oberen Kondensatorelektroden 89a und 89b sind aus Polysilizium gebildet und weisen jeweils eine Dicke etwa im Bereich zwischen 100 und 300 nm auf. In other words, the lower capacitor electrode 87 is formed from a lower capacitor electrode 87 a of a first layer which is electrically connected to the source / drain region 83 a and which extends over the gate electrode 85 , with the interlayer insulation film 86 , and the lower capacitor electrode 87 b of the second layer, which is formed extending perpendicular to the main surface of the P-type silicon substrate 81 . The upper capacitor electrode 89 is formed from an upper capacitor electrode 89 a of the first layer, which is formed along the surface of the P-type silicon substrate, and an upper capacitor electrode 89 b of a second layer, which is electrically in a predetermined position with the upper capacitor electrode 89 a of the first layer is connected and the upper surface and two side walls of the lower capacitor electrode 87 is formed covering. Furthermore, the lower capacitor electrode 87 is formed from three sections which extend perpendicularly to the main surface of the P-type silicon substrate 81 , the central section being shaped to have a T-shape. In other words, the lower capacitor electrode 87 is formed around the upper capacitor electrode 89 a of the first layer. Thus, the capacitor capacitance is about 2-3 times as large as that of the conventional DRAM shown in Fig. 69 on the same footprint. Therefore, a sufficient capacitor capacity is ensured for the safe storage of data, even if element sizes are reduced with increasing integration density. The lower capacitor electrodes 87 a and 87 b are formed from polysilicon, and each has a thickness in the range between 100-200 nm. The capacitor insulation films 88 ( 88 a, 88 b, 88 c) is formed from a two-layer film of SiO 2 films, or an SiO 2 film and an SiO 3 N 4 film, and has a thickness approximately in the range between 3- 20 nm. The upper capacitor electrodes 89 a and 89 b are formed from polysilicon and each have a thickness approximately in the range between 100 and 300 nm.

Nachfolgend wird unter Bezug auf die Fig. 55-60 eine Be­ schreibung eines Herstellungsprozesses des dritten DRAM vorgenommen.A description will now be given of a manufacturing process of the third DRAM with reference to FIGS . 55-60.

Wie in Fig. 56 gezeigt, wird ein Feldoxidfilm 82 zur Element­ isolation in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 81 durch thermische Oxidation gebil­ det. Der Gateoxidfilm 84, die Gateelektrode 85 und der Oxidfilm 86a werden gebildet. Unter Benutzung von diesen als Maske wird eine schräge Rotations-Ionenimplantation von Phosphor (P) bei 40-50 KeV durchgeführt, mit etwa 3 × 103 Atomen/cm2, zum Bilden von Source/Drain-Bereichen 83a und 83b. Nach dem Bilden eines Oxidfilms (nicht gezeigt) auf der gesamten Oberfläche, wird ein Seitenwandoxidfilm 86b auf beiden Seitenwänden der Gateelektrode 85 durch anisotropes Ätzen gebildet.As shown in FIG. 56, a field oxide film 82 for element isolation is formed in a predetermined area on the main surface of the P-type silicon substrate 81 by thermal oxidation. The gate oxide film 84 , the gate electrode 85 and the oxide film 86 a are formed. Using these as a mask, an oblique rotational ion implantation of phosphorus (P) is carried out at 40-50 KeV, with about 3 × 10 3 atoms / cm 2 , to form source / drain regions 83 a and 83 b. After forming an oxide film (not shown) on the entire surface, a side wall oxide film 86 b is formed on both side walls of the gate electrode 85 by anisotropic etching.

Dann wird, wie in Fig. 57 gezeigt, eine untere Kondensatorelek­ trode 87a der ersten Schicht mit einer Dicke etwa im Bereich zwischen 100-200 nm durch CVD gebildet, bei einer Temperatur zwischen 500-650°C.Then, as shown in Fig. 57, a lower capacitor electrode 87 a of the first layer with a thickness approximately in the range between 100-200 nm is formed by CVD, at a temperature between 500-650 ° C.

Wie in Fig. 58 gezeigt, wird ein Kondensatorisolationsfilm 88a der ersten Schicht aus SiO2 und mit einer Dicke im Bereich zwi­ schen 3 nm und 20 nm durch Oxidieren der Oberfläche der unteren Kondensatorelektrode 87a der ersten Schicht gebildet. Die obere Kondensatorelektrode 89a der ersten Schicht mit einer Dicke etwa im Bereich zwischen 100-300 nm wird auf der unteren Kon­ densatorelektrode 88a der ersten Schicht durch CVD bei einer Temperatur zwischen 550-650°C gebildet. Die obere Kondensator­ elektrode 89a der ersten Schicht wird durch Photolithographie- und Ätztechniken bemustert, zum Bilden einer oberen Kondensator­ elektrode 89a der ersten Schicht mit einer wie in Fig. 59 ge­ zeigten Form. Danach erfolgen dieselben Herstellungsschritte wie in den Fig. 38-47 gezeigt, und es wird ein Aufbau wie in Fig. 60 gezeigt geschaffen. As shown in Fig. 58, a capacitor insulation film 88 a of the first layer of SiO 2 and with a thickness in the range between 3 nm and 20 nm is formed by oxidizing the surface of the lower capacitor electrode 87 a of the first layer. The upper capacitor electrode 89 a of the first layer with a thickness approximately in the range between 100-300 nm is formed on the lower capacitor electrode 88 a of the first layer by CVD at a temperature between 550-650 ° C. The upper capacitor electrode 89 a of the first layer is patterned by photolithography and etching techniques to form an upper capacitor electrode 89 a of the first layer with a shape as shown in FIG. 59. Thereafter, the same manufacturing steps are carried out as shown in Figs. 38-47, and a structure as shown in Fig. 60 is created.

Schließlich wird, wie in Fig. 55 gezeigt, nach dem Bilden eines Isolationszwischenschichtfilms 92 zum Bedecken der Bitleitung 91, die Oberfläche des Isolationszwischenschichtfilms 92 plan gemacht, durch Schmelzen oder ein Zurückätzverfahren. Eine Alu­ miniumverbindung 93 wird der Gateelektrode 85 entsprechend auf dem Zwischenschichtisolationsfilm 92 gebildet. Dadurch wird der dritte DRAM fertiggestellt.Finally, as shown in FIG. 55, after forming an interlayer insulation film 92 to cover the bit line 91 , the surface of the interlayer insulation film 92 is made flat by melting or an etching back process. An aluminum compound 93 corresponding to the gate electrode 85 is formed on the interlayer insulation film 92 . This completes the third DRAM.

Wie in Fig. 61 gezeigt, umfaßt ein DRAM entsprechend einer dritten Ausführungsform der Erfindung ein P-Typ Siliziumsubstrat 101, einen in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 101 gebildeten Feldoxidfilm 102 zum Isolieren von Elementen, ein Paar von Source/Drain-Bereichen 103a und 103b, die voneinander um einen Abstand entfernt und zwischen sich einen Kanalbereich 114 aufweisend, in einem aktiven Bereich gebildet werden, umgeben vom Feldoxidfilm 102, eine Gateelek­ trode 105, die auf dem Kanalbereich 114 mit einem dazwischenlie­ genden Gateoxidfilm 104 gebildet ist, einen Zwischenschichtiso­ lationsfilm 106, der die Gateelektrode 105 bedeckend gebildeten ist, eine untere Kondensatorelektrode 107 (107a, 107b), die elektrisch mit dem Source/Drain-Bereich 103a verbunden ist und sich über die Gateelektrode 105 erstreckt, mit dem Zwischen­ schichtisolationsfilm 106, einen Kondensatorisolationsfilm 108 (108a, 108b, 108c), der auf der Oberfläche der unteren Kondensa­ torelektrode 107 gebildet ist, eine obere Kondensatorelektrode 109 (109a, 109b), die auf der Oberfläche des Kondensatorisola­ tionsfilms 108 gebildet ist, eine Anschlußschicht 112 aus Poly­ silizium, die elektrisch mit dem Source/Drain-Bereich 103b ver­ bunden ist, und sich über die Gateelektrode 103 erstreckt, mit einem dazwischenliegenden Zwischenschichtisolationsfilm 106, einem Siliziumoxidfilm 113, der einen Endabschnitt der Anschluß­ schicht 113 oberhalb der Gateelektrode 105 bedeckt und für eine Isolierung zwischen der Anschlußschicht 112, der unteren Konden­ satorelektrode 107 und der oberen Kondensatorelektrode 109 sorgt, einen Isolationszwischenschichtfilm 110, der die obere Kondensatorelektrode 109 bedeckend gebildet ist und eine Kon­ taktöffnung 110a auf die Anschlußschicht 112 aufweist, eine elektrisch mit der Anschlußschicht 112 verbundene Bitleitung 111 in der Kontaktöffnung 110a, die sich entlang der Oberfläche des Isolationszwischenschichtfilms 110 erstreckend gebildet ist, einen Zwischenschichtisolationsfilm 112 aus einem PSG-Film oder einem TEOS-Film, dessen Oberfläche plan gemacht ist und der die Bitleitung 111 bedeckend, sowie eine Aluminiumverbindung 113, die der Gateelektrode 105 entsprechend auf dem Zwischenschicht­ isolationsfilm 112 gebildet ist.As shown in FIG. 61, a DRAM according to a third embodiment of the invention includes a P-type silicon substrate 101 , a field oxide film 102 formed in a predetermined area on the main surface of the P-type silicon substrate 101 for element isolation, a pair of source / Drain regions 103 a and 103 b, which are separated from one another by a distance and have a channel region 114 between them, are formed in an active region, surrounded by field oxide film 102 , a gate electrode 105 , which is on channel region 114 with an intermediate gate oxide film 104 is formed, an interlayer insulation film 106 , which is formed covering the gate electrode 105 , a lower capacitor electrode 107 ( 107 a, 107 b), which is electrically connected to the source / drain region 103 a and extends over the gate electrode 105 , with the interlayer insulation film 106 , a capacitor insulation film 108 ( 108 a, 108 b, 108 c), which on the O Surface of the lower capacitor electrode 107 is formed, an upper capacitor electrode 109 ( 109 a, 109 b), which is formed on the surface of the capacitor insulation film 108 , a connection layer 112 made of poly silicon, which is electrically connected to the source / drain region 103 b ver connected, and extends over the gate electrode 103 , with an intermediate interlayer insulation film 106 , a silicon oxide film 113 , which covers an end portion of the connection layer 113 above the gate electrode 105 and for insulation between the connection layer 112 , the lower capacitor electrode 107 and the upper capacitor electrode 109 provides, an insulating interlayer film 110 which is the upper capacitor electrode 109 formed covering and a con tact aperture a comprises the terminal layer 112 110, electrically connected to the terminal layer 112 bit line 111 in the contact hole 110 a, which is the along the surface isolation interlayer film 110 is formed, an interlayer insulation film 112 made of a PSG film or a TEOS film, the surface of which is made flat and which covers the bit line 111 , and an aluminum compound 113 which is formed on the interlayer insulation film 112 corresponding to the gate electrode 105 .

Die Source/Drain-Bereiche 103a und 103b sowie die Gateelektrode 105 bilden den Transfergatetransistor der Speicherzelle. Die un­ tere Kondensatorelektrode 107 ist aus einer unteren Kondensator­ elektrode 107a der ersten Schicht gebildet, die elektrisch mit dem Source/Drain-Bereich 103a verbunden ist und sich über die Gateelektrode 105 erstreckt, mit dem dazwischenliegenden Zwi­ schenschichtisolationsfilm 106, und einer unteren Kondensator­ elektrode 107b der zweiten Schicht, die elektrisch mit der unte­ ren Kondensatorelektrode 107a der ersten Schicht verbunden ist und sich senkrecht zur Hauptoberfläche des P-Typ Silizium­ substrats 101 erstreckend gebildet ist. Die untere Kondensator­ elektrode 107 ist aus drei Abschnitten gebildet, die sich senk­ recht zur Hauptoberfläche des P-Typ Siliziumsubstrats 101 er­ strecken, wobei der zentrale Abschnitt in T-Form gebildet ist. Die obere Kondensatorelektrode 109 ist aus einer oberen Konden­ satorelektrode 109a der ersten Schicht gebildet, die zwischen der unteren Kondensatorelektrode 107a der ersten Schicht und der unteren Kondensatorelektrode 107b der zweiten Schicht liegt und sich entlang des P-Typ Siliziumsubstrats 101 erstreckt, und einer oberen Kondensatorelektrode 109b der zweiten Schicht, die elektrisch an einem vorbestimmten Punkt mit der oberen Kondensa­ torelektrode 109a der ersten Schicht verbunden ist und die obere Oberfläche und beide Seitenwände der unteren Kondensatorelektro­ de 107 bedeckend gebildet ist. Genauer gesagt, die obere Konden­ satorelektrode 109a der ersten Schicht wird von der unteren Kon­ densatorelektrode 107 umgeben. Diese Struktur ist im wesentli­ chen identisch mit dem Kondensatorbereich der Fig. 55. The source / drain regions 103 a and 103 b and the gate electrode 105 form the transfer gate transistor of the memory cell. The lower capacitor electrode 107 is formed from a lower capacitor electrode 107 a of the first layer, which is electrically connected to the source / drain region 103 a and extends over the gate electrode 105 , with the intermediate interlayer insulation film 106 , and a lower capacitor electrode 107 b of the second layer, which is electrically connected to a the first layer of unte ren capacitor electrode 107 and is formed extending perpendicular to the main surface of the P-type silicon substrate one hundred and first The lower capacitor electrode 107 is formed of three sections which extend perpendicular to the main surface of the P-type silicon substrate 101 , the central section being formed in a T-shape. The upper capacitor electrode 109 is formed from an upper capacitor electrode 109 a of the first layer, which lies between the lower capacitor electrode 107 a of the first layer and the lower capacitor electrode 107 b of the second layer and extends along the P-type silicon substrate 101 , and one upper capacitor electrode 109 b of the second layer, which is electrically connected at a predetermined point with the upper capacitor electrode 109 a of the first layer and the upper surface and both side walls of the lower capacitor electrode de 107 is formed covering. More specifically, the upper capacitor electrode 109 a of the first layer is surrounded by the lower capacitor electrode 107 . This structure is essentially identical to the capacitor region of FIG. 55.

Allerdings ist bei dieser dritten Ausführungsform eine Anschlußschicht 112 zwischen der Bitleitung 111 und dem Source/Drain-Bereich 103b vorgesehen, und der Siliziumoxidfilm 113 ist so gebildet, daß er den Kanten­ abschnitt der Anschlußschicht 112 bedeckt. Dadurch ist die unte­ re Kondensatorelektrode 107a der ersten Schicht so gebildet, daß sie auf dem Siliziumoxidfilm 113 liegt, und die untere Kondensa­ torelektrode 107a der ersten Schicht weist eine Form auf, die den Stufenabschnitt des Siliziumoxidfilms 113 wiedergibt. Als Ergebnis wird die einander gegenüberliegende Fläche zwischen der unteren Kondensatorelektrode 107 und der oberen Kondensatorelek­ trode 109 um den Be­ trag vergrößert, der dem Stufenabschnitt des Siliziumoxidfilms entspricht. Dadurch wird die Kondensatorkapazität bei der dritten Ausführungsform weiter vergrößert. Entsprechend ist daher auch die Kondensator­ kapazität der dritten Ausführungsform hinreichend, um das Spei­ chern von Daten sicherzustellen, selbst wenn Elemente durch zu­ nehmend höhere Integration der Halbleitervorrichtungen weiter in ihrer Größe vermindert werden.However, in this third embodiment, a connection layer 112 is provided between the bit line 111 and the source / drain region 103 b, and the silicon oxide film 113 is formed so that it covers the edge portion of the connection layer 112 . Thereby, the re unte capacitor electrode 107 is formed a first layer so that it lies on the silicon oxide film 113, and the lower gate electrode Kondensa 107 a of the first layer has a shape which reproduces the step portion of the silicon oxide 113th As a result, the opposing area between the lower capacitor electrode 107 and the upper capacitor electrode 109 is increased by the amount corresponding to the step portion of the silicon oxide film. This further increases the capacitor capacitance in the third embodiment. Accordingly, the capacitor capacitance of the third embodiment is also sufficient to ensure the storage of data, even if elements are further reduced in size by increasing integration of the semiconductor devices.

Die untere Kondensatorelektrode 107a der ersten Schicht und die untere Kondensatorelektrode 107b der zweiten Schicht sind aus Polysilizium gebildet und weisen jeweils eine Dicke von etwa im Bereich zwischen 100-200 nm auf. Die Kondensatorisolationsfilme 108a, 108b und 108c sind beispielsweise aus einem Multi schichtfilm aus SiO2-Film, SiO2-Film und SiO3N4-Film gebildet, deren Dicke etwa im Bereich zwischen 3-20 nm liegt. Die obere Kondensatorelektrode 109a der ersten Schicht und die obere Kon­ densatorelektrode 109b der zweiten Schicht sind aus Polysilizium gebildet und weisen jeweils eine Dicke etwa im Bereich zwischen 100 nm und 300 nm auf.The lower capacitor electrode 107 a of the first layer and the lower capacitor electrode 107 b of the second layer are formed from polysilicon and each have a thickness of approximately in the range between 100-200 nm. The capacitor insulation films 108 a, 108 b and 108 c are formed, for example, from a multilayer film made of SiO 2 film, SiO 2 film and SiO 3 N 4 film, the thickness of which is approximately in the range between 3-20 nm. The upper capacitor electrode 109 a of the first layer and the upper capacitor electrode 109 b of the second layer are formed from polysilicon and each have a thickness approximately in the range between 100 nm and 300 nm.

Wie bei der ersten und zweiten Ausführungsform ist bei der dritten Ausführungsform mit der Anschlußschicht 112 zwischen der Bitleitung 111 und dem Source/Drain-Bereich 103b der abge­ stufte Abschnitt der Bitleitung 111 vermindert, und der Kontaktbereich der Bitleitung 111 ist aufgeweitet. Als Ergebnis wird die Bildung von Bitleitungen weiter vereinfacht.As in the first and second embodiments, in the third embodiment with the connection layer 112 between the bit line 111 and the source / drain region 103 b, the stepped portion of the bit line 111 is reduced, and the contact region of the bit line 111 is widened. As a result, the formation of bit lines is further simplified.

Nachfolgend folgt unter Bezug auf die Fig. 61-67 eine Be­ schreibung des Herstellungsprozesses des DRAM entsprechend der dritten Ausführungsform.The following is a description of the manufacturing process of the DRAM according to the third embodiment with reference to FIGS . 61-67.

Wie in Fig. 62 gezeigt, wird ein Feldoxidfilm 202 zur Element­ isolation auf einem vorbestimmten Bereich auf der Hauptoberflä­ che des P-Typ Siliziumsubstrats 201 durch thermische Oxidationen gebildet. Der Gateoxidfilm 104, die Gateelektrode 105 und der Oxidfilm 106a werden gebildet. Unter Benutzung von diesen als Masken werden die Source/Drain-Bereiche 103a und 103b in einer selbstausrichtenden Weise durch Ionenimplantation von Fremdionen gebildet. Diese Ionenimplantation wird durch schräge (geneigte) Rotations-Ionenimplantation von Phosphor (P) bei 40-50 KeV durchgeführt, mit etwa 3 × 103 Atomen/cm2. Ein Oxidfilm (nicht ge­ zeigt) wird die gesamte Oberfläche bedeckend gebildet und dann anisotrop geätzt, zum Bilden eines Seitenwandoxidfilms 106b auf beiden Seitenwänden der Gateelektrode 105.As shown in FIG. 62, a field oxide film 202 for element isolation is formed on a predetermined area on the main surface of the P-type silicon substrate 201 by thermal oxidation. The gate oxide film 104 , the gate electrode 105 and the oxide film 106 a are formed. Using these as masks, the source / drain regions 103 a and 103 b are formed in a self-aligning manner by ion implantation of foreign ions. This ion implantation is carried out by oblique (inclined) rotary ion implantation of phosphorus (P) at 40-50 KeV, with about 3 × 10 3 atoms / cm 2 . An oxide film (not shown ge) is formed covering the entire surface and then anisotropically etched to form a Seitenwandoxidfilms 106 b on both sidewalls of the gate electrode 105th

Wie in Fig. 63 gezeigt, wird eine Polysiliziumschicht 112a durch CVD gebildet. Die Polysiliziumschicht 112a wird durch Pho­ tolithographie- und Ätztechniken bemustert, und eine Anschluß­ schicht 112 mit einer Form, wie in Fig. 64 gezeigt, wird gebil­ det.As shown in Fig. 63, a polysilicon layer 112 a is formed by CVD. The polysilicon layer 112a is patterned by photolithography and etching techniques, and a connection layer 112 having a shape as shown in Fig. 64 is formed.

Wie in Fig. 65 gezeigt, wird eine Siliziumoxidfilmschicht 113a auf der gesamten Oberfläche durch CVD gebildet. Bemustern wird durch Photolithographie- und Ätztechniken durchgeführt, und der Siliziumoxidfilmschicht 113a, wie in Fig. 66 gezeigt, wird als Ergebnis gebildet. Genauer gesagt, der Siliziumoxidfilm 113 wird so gebildet, daß er einen Kantenabschnitt der Anschlußschicht 112 oberhalb der Gateelektrode 105 bedeckt. Dann wird, mit den­ selben Schritten wie bei dem Herstellungsprozess in Fig. 57-60 ein Aufbau wie in Fig. 67 gezeigt hergestellt. As shown in Fig. 65, a silicon oxide film 113 a is formed on the entire surface by CVD. Patterning is performed by photolithography and etching techniques, and the silicon oxide film layer 113 a, as shown in Fig. 66, is formed as a result. Specifically, the silicon oxide film 113 is formed to cover an edge portion of the connection layer 112 above the gate electrode 105 . Then, with the same steps as in the manufacturing process in Figs. 57-60, a structure as shown in Fig. 67 is manufactured.

Schließlich wird ein Zwischenschichtisolationsfilm 114 so gebil­ det, daß er die Bitleitungen 111 bedeckt. Die Oberfläche des Zwischenschichtisolationsfilms 114 wird plan gemacht (geglättet), durch Schmelzen oder ein Rückätzverfahren. Eine Aluminiumverbindung 115, die der Gateelektrode 105 entspricht, wird auf dem Zwischenschichtisolationsfilm 114 gebildet. Dadurch wird der DRAM entsprechend der dritten Ausführungsform fertigge­ stellt.Finally, an interlayer insulation film 114 is formed to cover the bit lines 111 . The surface of the interlayer insulation film 114 is made flat (smoothed) by melting or an etching back process. An aluminum compound 115 corresponding to the gate electrode 105 is formed on the interlayer insulation film 114 . This completes the DRAM according to the third embodiment.

Claims (3)

1. Verfahren zur Herstellung eines DRAMs, mit der Abfolge der Schritte:
  • - Bilden eines Paares von Source/Drain-Bereichen (23a, 23b, 63a, 63b, 103a, 103b) eines zweiten Leitungstyps in einer Hauptoberfläche eines Halbleitersubstrats (21, 61, 101) eines ersten Leitungstyps und einer Gateelektrode (25, 65, 105),
  • - Bilden einer Anschlußschicht (32, 72, 112) auf einem der Source/Drain-Bereiche (23b, 63b, 103b),
  • - Bilden eines Siliziumoxidfilms (33, 73, 113) ein Ende der Anschlußschicht (32, 72, 112) bedeckend,
  • - Bilden einer ersten Elektrodenschicht (27a, 67a, 67b, 107a) in Kontakt mit einem der Source/Drain-Bereiche (23a, 63a, 103a) und auf einem Teil des Siliziumoxidfilmes (33, 73, 113),
  • - Bilden einer ersten Kondensatorisolationsschicht (28a, 68a, 68b, 108a) auf der gesamten Oberfläche der ersten Elektrodenschicht (27a, 67a, 67b, 107a),
  • - Bilden einer zweiten Elektrodenschicht (29a, 69a, 109a) auf der ersten Kondensatorisolationsschicht (28a, 68a, 108a) über einem vorbestimmten Bereich der ersten Elektro­ denschicht (27a, 67a, 67b, 107a),
  • - Bilden einer zweiten Kondensatorisolationsschicht (28b, 68c, 108b) auf der gesamten Oberfläche der zweiten Elek­ trodenschicht (29a, 69a, 109a),
  • - Entfernen eines vorbestimmten Bereichs der ersten Konden­ satorisolationsschicht (28a, 68a, 68b, 108a), auf welcher die zweite Elektrodenschicht (29a, 69a, 109a) nicht gebil­ det ist,
  • - zum Freilegen eines vorbestimmten Bereichs auf der Ober­ fläche der ersten Elektrodenschicht (27a, 67a, 67b, 107a),
  • - Bilden einer dritten Elektrodenschicht (27b, 67c, 107b) elektrisch verbunden mit der freigelegten ersten Elektro­ denschicht (27a, 67a, 67b, 107a) auf der zweiten Isolati­ onsschicht (28b, 68b, 108b), oberhalb der zweiten Elektro­ denschicht (29a, 69a, 109a), nicht jedoch oberhalb eines zentralen Bereichs desselben,
  • - Bilden einer dritten Kondensatorisolationsschicht (28c, 68d, 108c) zum Bedecken von beiden Seitenwänden der ersten Elektrodenschicht (27a, 67a, 67b, 107a) und zum Bedecken der dritten Elektrodenschicht (27b, 67c, 107b),
  • - Entfernen der zweiten Kondensatorisolationsschicht (28b, 68c, 108b) im zentralen Bereich,
  • - Bilden einer vierten Elektrodenschicht (29b, 69b, 109b) zum Bedecken der dritten Kondensatorisolationsschicht (28c, 68d, 108c) und
  • - Bilden einer Bitleitung (31, 71, 111) in Kontakt mit einem Teil der Anschlußschicht (32, 72, 112), der nicht von der Zwischenschichtisolationsschicht (33, 73, 113) bedeckt ist.
1. Method for producing a DRAM, with the sequence of the steps:
  • - Forming a pair of source / drain regions ( 23 a, 23 b, 63 a, 63 b, 103 a, 103 b) of a second conductivity type in a main surface of a semiconductor substrate ( 21 , 61 , 101 ) of a first conductivity type and a gate electrode ( 25 , 65 , 105 ),
  • - Forming a connection layer ( 32 , 72 , 112 ) on one of the source / drain regions ( 23 b, 63 b, 103 b),
  • Forming a silicon oxide film ( 33 , 73 , 113 ) covering one end of the connection layer ( 32 , 72 , 112 ),
  • - Forming a first electrode layer ( 27 a, 67 a, 67 b, 107 a) in contact with one of the source / drain regions ( 23 a, 63 a, 103 a) and on part of the silicon oxide film ( 33 , 73 , 113 )
  • - Forming a first capacitor insulation layer ( 28 a, 68 a, 68 b, 108 a) on the entire surface of the first electrode layer ( 27 a, 67 a, 67 b, 107 a),
  • - Forming a second electrode layer ( 29 a, 69 a, 109 a) on the first capacitor insulation layer ( 28 a, 68 a, 108 a) over a predetermined area of the first electrode layer ( 27 a, 67 a, 67 b, 107 a) .
  • - Forming a second capacitor insulation layer ( 28 b, 68 c, 108 b) on the entire surface of the second electrode layer ( 29 a, 69 a, 109 a),
  • - Removing a predetermined area of the first capacitor insulation layer ( 28 a, 68 a, 68 b, 108 a), on which the second electrode layer ( 29 a, 69 a, 109 a) is not formed,
  • - To expose a predetermined area on the upper surface of the first electrode layer ( 27 a, 67 a, 67 b, 107 a),
  • - Form a third electrode layer ( 27 b, 67 c, 107 b) electrically connected to the exposed first electrode layer ( 27 a, 67 a, 67 b, 107 a) on the second insulation layer ( 28 b, 68 b, 108 b ), above the second electrode layer ( 29 a, 69 a, 109 a), but not above a central area of the same,
  • - Form a third capacitor insulation layer ( 28 c, 68 d, 108 c) to cover both side walls of the first electrode layer ( 27 a, 67 a, 67 b, 107 a) and to cover the third electrode layer ( 27 b, 67 c, 107 b)
  • Removing the second capacitor insulation layer ( 28 b, 68 c, 108 b) in the central region,
  • - Forming a fourth electrode layer ( 29 b, 69 b, 109 b) to cover the third capacitor insulation layer ( 28 c, 68 d, 108 c) and
  • - Forming a bit line ( 31 , 71 , 111 ) in contact with a part of the connection layer ( 32 , 72 , 112 ) that is not covered by the interlayer insulation layer ( 33 , 73 , 113 ).
2. Verfahren zum Herstellen eines DRAMs nach Anspruch 1, bei dem der Schritt zum Bilden der ersten Elektrodenschicht (27a, 67a, 67b, 107a) und der dritten Elektrodenschicht (27b, 67c, 107b) einen Schritt zum Bilden der Schichten mit jeweils einer Dicke im Bereich zwischen 100 nm-200 nm durch CVD umfaßt.2. A method of manufacturing a DRAM according to claim 1, wherein the step of forming the first electrode layer ( 27 a, 67 a, 67 b, 107 a) and the third electrode layer ( 27 b, 67 c, 107 b) is a step of Forming the layers each having a thickness in the range between 100 nm-200 nm comprises by CVD. 3. Verfahren zum Herstellen eines DRAMs nach Anspruch 1 oder 2, bei dem der Schritt zum Bilden der zweiten Elektroden­ schicht (29a, 69a, 109a) und der vierten Elektrodenschicht (29b, 69b, 109b) einen Schritt zum Bilden der Schichten mit jeweils einer Dicke im Bereich von 100 nm-300 nm durch CVD um­ faßt.3. A method of manufacturing a DRAM according to claim 1 or 2, wherein the step of forming the second electrode layer ( 29 a, 69 a, 109 a) and the fourth electrode layer ( 29 b, 69 b, 109 b) a step to Forming the layers each with a thickness in the range of 100 nm-300 nm by CVD.
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