DE4302428A1 - Video-audio coder and decoder - Google Patents

Video-audio coder and decoder

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DE4302428A1
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Abstract

The video-audio code has k outputs of an image signal A-D converter (11) connected to an input of a multiplexer (12). The multiplexer has k inputs, and the remaining inputs are connected to another multiplexer (13) whose inputs are connected to the corresponding outputs of a second A-D converter (14).The latter transfers the sound signals. The multiplexer inputs not connected to the second A-D converter form a transparent data channel (DATA). Two demultiplexers (15,16) are respectively connected to two D-A converters (17,18) for decoding of the picture signal (FBAS) and the sound signal and to receive the data channels. All component groups use a central clock.

Description

Die Erfindung betrifft einen Video-Audio Codierer und Decodierer, im folgenden kurz Video-Audio Codec genannt, mit dem die Signalkomponenten eines Farbfernsehsignals und mindestens eines Fernsehbegleittones an der Sendeseite eines Übertragungssystems digital codiert und nach erfolgter Übertragung beispielsweise über ein optisches Teilnehmeranschlußnetz an der Empfangsseite des Übertragungssystems decodiert und empfangen werden.The invention relates to a video-audio encoder and decoder, hereinafter referred to as video-audio codec, with which the Signal components of a color television signal and at least one TV accompanying tones on the transmission side of a transmission system digitally encoded and after transmission, for example via an optical subscriber line network on the receiving side of the Transmission system are decoded and received.

Ein solches Übertragungssystem ist bereits grundsätzlich beschrieben worden, vgl. Karl Kneisel: "Bigfon-Vergleich der verschiedenen firmenindividuellen Systemlösungen" Nachrichtentechnische Zeitschrift, Band 36 (1983), Heft 7, Seiten 428 bis 433. Ebenso sind die Probleme der Aufbereitung der Breitbandsignale "Fernsehrundfunk und Bildfernsprechen" auf der Sende- und Empfangsseite dargestellt worden, vgl. G. Wengenroth: "Die Codierung von farbfernseh- und Bildfernsprechsignalen in einem digitalen optischen Teilnehmeranschlußnetz", ntz Archiv, Band 4 (1982), Heft 4, Seiten 103 bis 107. Es ist weiterhin ein System zur digitalen Übertragung von Video- und/oder Bildfernsprechsignalen mit der Bitrate eines PCM-Quartärsystems von 139,264 Mbit/s gemäß CCITT G 703.9 bekannt, bei dem das analoge Video- bzw. Such a transmission system is already fundamental have been described, cf. Karl Kneisel: "Bigfon comparison of the various company-specific system solutions " Nachrichtenentechnische Zeitschrift, Volume 36 (1983), No. 7, pages 428 to 433. Likewise, the problems of processing the Broadband signals "television broadcasting and video telephony" on the Transmission and reception side have been shown, cf. G. Wengenroth: "The coding of color television and video telephony signals in one digital optical subscriber access network ", ntz archive, volume 4 (1982), volume 4, pages 103 to 107. It is still a system for digital transmission of video and / or video telephone signals with the bit rate of a PCM quaternary system of 139.264 Mbit / s according to CCITT G 703.9 known, in which the analog video or  

Bildfernsprechsignal auf eine Bitrate von 135 Mbit/s digital codiert wird, vgl. DE 32 30 943. Allen bisher bekannten Lösungen zur Codierung und Decodierung von Farbfernsehsignalen ist gemeinsam, daß sie jeweils für ein bestimmtes Übertragungssystem konzipiert sind und die Realisierung mit speziellen Schaltungsanordnungen bei jeweils festen Abtastraten erfolgt.Video telephone signal to a bit rate of 135 Mbit / s digital is coded, cf. DE 32 30 943. All previously known solutions for coding and decoding color television signals common that they are each for a particular transmission system are designed and implemented with special Circuit arrangements are carried out at fixed sampling rates.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Video-Audio Codec für Bild- und Tonsignale anzugeben, der in verschiedenen Übertragungssystemen mit unterschiedlichen Bitraten einsetzbar ist und der kostengünstig realisierbar sein soll.The object of the invention is a video audio Specify codec for picture and sound signals in different Transmission systems with different bit rates can be used and which should be feasible at low cost.

Diese Aufgabe wird erfindungsgemäß durch die im Hauptanspruch angegebenen Merkmale des Video-Audio Codec gelöst. Einzelheiten und Varianten der Ausführungsformen sind in den Unteransprüchen beschrieben.This object is achieved by the main claim specified features of the video audio codec solved. Details and Variants of the embodiments are in the subclaims described.

Das Wesen der Erfindung besteht darin, daß der Video-Audio Codec sowohl mit niedriger Bitrate in Netzen mit Kupfer-Koaxial-Leitungen als auch in Breitbandübertragungssystemen mit hoher Bitrate für beliebige Farbfernsehsysteme (PAL, SECAM, NTSC) einsetzbar ist. Eine spezielle Architektur für den Multiplexer/Demultiplexer ermöglicht bei Anwendung eines redundanten fehlerkorrigierenden Codes, beispielsweise eines Convolutional-Codes oder eines Blockcodes, sowohl die Synchronisation der übertragenen Daten als auch eine Fehlererkennung und Fehlerkorrektur. Um den Video-Audio Codec sowohl für Konsumanwendungen als auch für Studiozwecke einsetzen zu können, ist der Multiplexer/Demultiplexer vorteilhafterweise umschaltbar, damit bedarfsweise Datenkanäle zugunsten der Vergrößerung der Anzahl der Bits pro Abtastwert des Bildsignals verwendet werden können. Die Schaltungsanordnung ist mit handelsüblichen Bauelementen realisierbar und so strukturiert, daß für Meß- und Prüfzwecke in einfacher Weise Testschleifen zwischen den entsprechenden Sende- und Empfangsbaustufen geschaltet werden können. Zwecks Anpassung an unterschiedliche Übertragungssysteme erfolgt die gesamte Taktversorgung des Video-Audio Codec direkt über den Takt des Übertragungsnetzes mittels einfachen Taktteilern. Es ist aber auch möglich, die Schaltung von einem eigenen Oszillator zu versorgen.The essence of the invention is that the video-audio codec both with low bit rate in networks with copper coaxial lines as well as in high bit rate broadband transmission systems for any color television system (PAL, SECAM, NTSC) can be used. A special architecture for the multiplexer / demultiplexer enables when using a redundant error-correcting Codes, for example a convolutional code or one Block codes, both the synchronization of the transmitted data as well also error detection and error correction. To the video audio Codec for both consumer and studio use To be able to use is the multiplexer / demultiplexer advantageously switchable, so data channels as required in favor of increasing the number of bits per sample of Image signal can be used. The circuit arrangement is feasible with commercially available components and structured in such a way that for measuring and testing purposes test loops in a simple manner switched between the corresponding transmit and receive phases can be. To adapt to different  The entire clock supply of the Video-Audio Codec directly over the clock of the transmission network using simple clock dividers. But it is also possible that To supply circuit from its own oscillator.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel erläutert. In der dazugehörigen Zeichnung zeigenThe invention is illustrated below using an exemplary embodiment explained. Show in the accompanying drawing

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Video-Audio Codecs, FIG. 1 is a block diagram of a video-audio codecs invention,

Fig. 2 ein Blockschaltbild einer Schaltungsvariante eines Video-Audio Codecs, Fig. 2 is a block diagram of a circuit variant of a video-audio codecs

Fig. 3 ein Blockschaltbild eines ersten Multiplexers mit vorgeschalteten weiteren Multiplexern, Fig. 3 is a block diagram of a first multiplexer with upstream further multiplexers,

Fig. 4 eine schematische Darstellung zur Bildung der Prüfschritte bei einem Convolutional-Code, Fig. 4 is a schematic representation of the formation of the test steps in a convolutional code,

Fig. 5 ein Blockschaltbild von Multiplexer und Demultiplexer bei der Anwendung eines Blockcodes und Fig. 5 is a block diagram of multiplexer and demultiplexer when using a block code and

Fig. 6 ein Flußdiagramm zur Darstellung eines Synchronisationsvorganges. Fig. 6 is a flowchart showing a synchronization process.

Gemäß Fig. 1 besteht ein Video-Audio Codec im wesentlichen aus einem ersten Analog-Digital-Wandler 11, einem ersten Multiplexer 12 sowie zwei weiteren Multiplexern 13, wobei einem dieser Multiplexer ein zweiter Analog-Digital-Wandler 14 vorgeschaltet ist, und einem Demultiplexer 15 mit zwei weiteren nachgeschalteten Demultiplexern 16 sowie einem ersten 17 und einem zweiten 18 Digital-Analog-Wandler.Referring to FIG. 1, a video-audio codec essentially of a first analog-to-digital converter 11, a first multiplexer 12, and two further multiplexers 13, wherein one of said multiplexer, a second analog-to-digital converter is connected upstream of 14, and a demultiplexer 15 with two further downstream demultiplexers 16 and a first 17 and a second 18 digital-to-analog converter.

In einer Grundausführung der Schaltungsanordnung wird das analoge Bildsignal FBAS von dem ersten Analog-Digital-Wandler 11 in Abtastwerte mit 8 bit/Abtastwert (PCM-Format) gewandelt, die parallel an acht Eingängen 1 . . . 8 des ersten Multiplexers 12 anliegen. Dabei kann das Bildsignal FBAS, d. h. Farbinformation, Bildinhalt, Austastimpuls und Synchroninformation von einem beliebigen Farbfernsehsystem, beispielsweise PAL, NTSC oder SECAM, herrühren. Die verbleibenden zwei Eingänge 9, 10 des ersten Multiplexers 12 sind mit einem zweiten und dritten Multiplexer 13 beschaltet, vgl. Fig. 3. Der zweite Multiplexer, der am neunten Eingang des ersten Multiplexers 12 liegt dient mit seinen fünf Eingängen zur Bildung von Datenkanälen. Mit dem dritten Multiplexer, der am zehnten Eingang des ersten Multiplexers 12 liegt, werden von zwei Eingängen die vom zweiten Analog-Digital-Wandler 14 aus dem analogen Tonsignal Sound gebildeten digitalen Tonsignale übertragen, zwei weitere Eingänge dienen zur Übertragung von Daten und das fünfte Bit des dritten Multiplexers wird intern zur Synchronisation der beiden dem ersten Multiplexer 12 vorgeschalteten Multiplexer 13 verwendet.In a basic version of the circuit arrangement, the analog image signal FBAS is converted by the first analog-digital converter 11 into samples with 8 bits / sample (PCM format), which are connected in parallel to eight inputs 1 . . . 8 of the first multiplexer 12 are present. The image signal FBAS, ie color information, image content, blanking pulse and synchronous information, can come from any color television system, for example PAL, NTSC or SECAM. The remaining two inputs 9 , 10 of the first multiplexer 12 are connected to a second and third multiplexer 13 , cf. Fig. 3. The second multiplexer, which is located at the ninth input of the first multiplexer 12 , serves with its five inputs to form data channels. With the third multiplexer, which is located at the tenth input of the first multiplexer 12 , the digital sound signals formed by the second analog-digital converter 14 from the analog sound signal sound are transmitted from two inputs, two further inputs are used for the transmission of data and the fifth bit of the third multiplexer is used internally to synchronize the two multiplexers 13 upstream of the first multiplexer 12 .

Es ist durch einfache Umschaltung des ersten Multiplexers 12 vorteilhafterweise möglich, zugunsten einer Bildsignalübertragung für Studiozwecke auf den zweiten Multiplexer zu verzichten und somit eine 9-bit/Abtastwert-Videoübertragung zu ermöglichen.By simply switching the first multiplexer 12, it is advantageously possible to dispense with the second multiplexer in favor of image signal transmission for studio purposes and thus to enable 9-bit / sample value video transmission.

Am Ausgang des ersten Multiplexers 12 steht dann ein serielles Signal zur Verfügung, das der digitalen Übertragung von Bild- und Tonsignalen sowie von zusätzlichen Datenkanälen dient. Die Bitrate Rc wird von dem jeweiligen Übertragungssystem bestimmt, von dem die Taktfrequenz fc geliefert wird.A serial signal is then available at the output of the first multiplexer 12 and is used for the digital transmission of image and sound signals and of additional data channels. The bit rate R c is determined by the respective transmission system from which the clock frequency f c is supplied.

Empfangsseitig werden vom Audio-Video Codec die seriellen Signale durch den ersten Demultiplexer 15 mit dem nachgeschalteten zweiten und dritten Demultiplexer 16 serien-parallel-gewandelt und danach mit dem ersten 17 und zweiten 18 Digital-Analog-Wandler in ein analoges Bildsignal und Tonsignal gewandelt, wobei außerdem Daten an dem zweiten und dritten Demultiplexer 13 zur Verfügung stehen. Bei einer 9-bit Videoübertragung entfallen die Datenkanäle des zweiten Demultiplexers. In Fig. 1 sind die Datenkanäle und der Tonsignalweg der Einfachheit wegen bidirektional dargestellt. On the receiving side, the serial signals are converted by the audio-video codec through the first demultiplexer 15 with the second and third demultiplexer 16 connected in series, and then converted into an analog image signal and audio signal with the first 17 and second 18 digital-analog converters, data is also available at the second and third demultiplexers 13 . With a 9-bit video transmission, the data channels of the second demultiplexer are omitted. In Fig. 1, the data channels and the audio signal path are shown bidirectionally for the sake of simplicity.

Zur Synchronisation und Sicherung der seriellen Übertragung wird in vorliegendem Ausführungsbeispiel ein Convolutional-Code angewendet. Um einerseits eine ausreichende Fehlerkorrektur zu ermöglichen und andererseits die Übertragungskapazität nur unwesentlich zu verringern, wird ein Paritätsbit nach jedem 19. Informationsbit gebildet und in den Datenstrom eingefügt. Das bedeutet, daß der erste Multiplexer 12 mit seinen Eingängen hier praktisch zweistufig organisiert ist. Der daraus resultierende Zeitrahmen und die daraus folgenden Worttakte sind in Fig. 3 dargestellt. Abgeleitet von der Taktfrequenz fc des jeweiligen Übertragungssystems ergibt sich für den Takt fv der Videodaten am Eingang des ersten Multiplexers 12 In the present exemplary embodiment, a convolutional code is used to synchronize and secure the serial transmission. In order on the one hand to enable a sufficient error correction and on the other hand to reduce the transmission capacity only insignificantly, a parity bit is formed after every 19th information bit and inserted into the data stream. This means that the first multiplexer 12 with its inputs is organized here practically in two stages. The resulting time frame and the resulting word clocks are shown in FIG. 3. Derived from the clock frequency f c of the respective transmission system, the clock data f v results in the video data at the input of the first multiplexer 12

Mit dem gleichen Takt fv werden die Daten vom Ausgang des zweiten Multiplexers 13 jeweils an die Stelle (9 + n·10) mit n = 1 . . . Z des Zeitrahmens eingeschrieben. Die Daten an den fünf Eingängen des zweiten Multiplexers 13 liegen somit im Rhythmus des TaktesWith the same clock f v , the data from the output of the second multiplexer 13 are replaced by the position (9 + n · 10) with n = 1. . . Z enrolled in the time frame. The data at the five inputs of the second multiplexer 13 are thus in the rhythm of the clock

an. Die Ausgangsdaten des an der Leitung 10 des ersten Multiplexers 12 angeschalteten dritten Multiplexers werden dem ersten Multiplexer 12 mit einer Frequenz fs zugeführt, die um den Faktor 0,5 kleiner ist als die entsprechende Frequenz fv des zweiten Multiplexers, da jeweils jede zweite Stufe des Zeitrahmens an dieser Stelle durch das Paritätsbit besetzt ist. Somit wirdat. The output data of the third multiplexer connected to the line 10 of the first multiplexer 12 are fed to the first multiplexer 12 at a frequency f s which is 0.5 times smaller than the corresponding frequency f v of the second multiplexer, since every second stage of the time frame is occupied by the parity bit at this point. Thus

und die Eingabefrequenz der Stereodaten und der weiteren Daten an den fünf Eingängen des dritten Multiplexers lautetand the input frequency of the stereo data and the other data the five inputs of the third multiplexer

Gemäß Fig. 4 werden in diesem Ausführungsbeispiel zur Bildung der Prüfschritte des Convolutional-Codes die Informationsbits entsprechend einer Verknüpfungsvorschrift nach einem Generatorpolynom über eine Kette von Modulo-Zwei-Addierern im Codierer zusammengefaßt. Auf der Decodiererseite werden in entsprechender Weise Prüfschritte gebildet und das Vergleichsergebnis zwischen Codierer und Decodierer in ein Register, das sog. Syndromregister eingegeben. Bei ungestörter Übertragung enthält das Syndromregister Bits der Wertigkeit "Null". Tritt ein Übertragungsfehler auf, so enthält das Syndromregister neben der Anzeige des Fehlers auch die Kennzeichnung des Fehlerortes. Vorteilhafterweise wird der Convolutional-Code neben der Fehlererkennung und Fehlerkorrektur auch zur Synchronisation ausgenutzt. Asynchronität zwischen Codierer und Decodierer führt zu einer Häufung von Bits der Wertigkeit "Eins" im Syndromregister. Ist die "Eins" -Dichte größer als 0,5, so wird dieser Zustand ausgewertet, um den Demultiplexer zu synchronisieren.According to FIG. 4, in this exemplary embodiment the information bits are combined in the encoder in accordance with a linking rule according to a generator polynomial via a chain of modulo-two adders in order to form the checking steps of the convolutional code. In a corresponding manner, test steps are formed on the decoder side and the comparison result between the encoder and decoder is entered into a register, the so-called syndrome register. In the case of undisturbed transmission, the syndrome register contains bits with the value "zero". If a transmission error occurs, the syndrome register contains not only the display of the error but also the identification of the location of the error. In addition to error detection and correction, the convolutional code is also advantageously used for synchronization. Asynchrony between encoder and decoder leads to an accumulation of bits of value "one" in the syndrome register. If the "one" density is greater than 0.5, this state is evaluated in order to synchronize the demultiplexer.

Um diese Synchronisationsmöglichkeit auch dann nutzen zu können, wenn die Datenbits sämtlich die Wertigkeit "Null" haben, wird zu dem Datenwort sendeseitig ein Festwort addiert, das empfangsseitig von dem Datenwort wieder subtrahiert wird. Dabei wird das Festwort so gewählt, daß bei beliebigem zeitlichen Versatz der Bitfolge des Festwortes im Multiplexer und Demultiplexer im Syndromregister stets eine Dauer-Eins-Folge steht.In order to be able to use this synchronization option, if the data bits all have the value "zero", becomes a fixed word is added to the data word on the send side, the one on the receive side is subtracted from the data word again. The fixed word chosen so that at any time offset of the bit sequence of the Fixed word in the multiplexer and demultiplexer in the syndrome register there is always a duration one sequence.

Fig. 2 zeigt die Möglichkeit, ein Digitalfilter sendeseitig nach dem Analog-Digital-Wandler 11 und empfangsseitig vor dem Digital-Analog-Wandler 17 anzuordnen. Eine solche Anordnung hat den Vorteil, daß diese Digitalfilter in Siliziumbipolartechnologie realisierbar sind und damit kostengünstig hergestellt werden können. Sie erfordern bei der Herstellung keine Abgleicharbeiten, wie sie bei LC-Filtern unerläßlich sind. FIG. 2 shows the possibility of arranging a digital filter on the transmission side after the analog-digital converter 11 and on the receiving side before the digital-analog converter 17 . Such an arrangement has the advantage that these digital filters can be implemented in silicon bipolar technology and can therefore be manufactured inexpensively. They do not require any adjustment work during production, as is essential for LC filters.

Die in den Fig. 1-4 dargestellte und zuvor beschriebene Schaltungsanordnung arbeitet bezüglich der Synchronisation des Demultiplexers 15 mit einem Convolutional-Code, der darüber hinaus die Übertragungsstrecke gegen mögliche Übertragungsfehler sichert. Durch Verwendung dieses redundanten Codes wird die Übertragungsstrecke in ihrer Güte laufend überwacht, da auftretende Übertragungsfehler erkannt und separat angezeigt werden. Diese Schaltungsanordnung sichert so die Bild-, Ton- und Dateninformationen.The circuit arrangement shown in FIGS. 1-4 and described above works with regard to the synchronization of the demultiplexer 15 with a convolutional code, which also secures the transmission link against possible transmission errors. Using this redundant code, the quality of the transmission link is continuously monitored, since transmission errors that occur are identified and displayed separately. This circuit arrangement thus secures the image, sound and data information.

Die Synchronisation der nachfolgenden Demultiplexer 16 erfolgt über eine andere Synchronisationsinformation und Schaltung. Insofern ist die Synchronisation der beiden Demultiplexer 15, 16 zweistufig und verschieden. Bei der ersten Synchronisationsstufe mit dem Convolutional-Code wird ein relativ hoher Anteil an Synchronisationsinformation, nämlich 5% der Gesamtinformation, verwendet. Dadurch synchronisiert der Demultiplexer 15 in relativ kurzer Zeit.The subsequent demultiplexers 16 are synchronized via another synchronization information and circuit. In this respect, the synchronization of the two demultiplexers 15 , 16 is two-stage and different. In the first synchronization stage with the convolutional code, a relatively high proportion of synchronization information, namely 5% of the total information, is used. As a result, the demultiplexer 15 synchronizes in a relatively short time.

Fig. 5 zeigt die Architektur von Multiplexer 12, 13 und Demultiplexer 15, 16, bei der die Synchronisation der Demultiplexer 15, 16 über eine gemeinsame Synchronisationsinformation und Schaltung erfolgt, die mit einem Blockcode arbeitet. Fig. 5 shows the architecture of multiplexers 12, 13 and demultiplexers 15, 16, wherein the synchronization of the demultiplexer 15, 16 is via a common synchronization information and circuit operating with a block code.

Im ersten Multiplexer 12 mit seriellem Ausgang zum Kanal werden acht Datenbits von acht parallelen Leitungen ankommend über einen Umlaufschalter parallel-serie gewandelt und als Datenstrom D140 mit einem Begleittakt T140= 139 264 kHz ausgegeben. Im ersten Demultiplexer 15 erfolgt sinngemäß die Serien-Parallel-Wandlung. In the first multiplexer 12 with a serial output to the channel, eight data bits arriving from eight parallel lines are converted in parallel via a circulation switch and output as data stream D 140 with an accompanying clock T 140 = 139 264 kHz. The series-parallel conversion takes place in the first demultiplexer 15 .

An die Leitung 8 des ersten Multiplexers 12 ist ein weiterer Multiplexer 13, kurz Submultiplexer genannt, vorgeschaltet. Der Submultiplexer teilt den Zeitabschnitt für das achte Bit in mehrere Unterkanäle auf, wobei Blöcke von jeweils n = 17 Bit gebildet werden, die 12 Informationsbits und 5 Redundanzbits eines zyklischen Blockcodes enthalten. Die 12 Informationsbits bilden 12 Unterkanäle, von denen jeder 1024 kbit/s überträgt. Sie lassen sich bei Bedarf zu transparenten Kanälen mit höheren Raten, beispielsweise 8 192 kbit/s, bündeln.A further multiplexer 13 , briefly called a submultiplexer, is connected upstream of the line 8 of the first multiplexer 12 . The submultiplexer divides the time segment for the eighth bit into a number of subchannels, blocks of n = 17 bits each being formed which contain 12 information bits and 5 redundancy bits of a cyclic block code. The 12 information bits form 12 subchannels, each of which transmits 1024 kbit / s. If required, they can be bundled into transparent channels with higher rates, for example 8 192 kbit / s.

Die Phasenlage der Signalflanken von Takt und Datensignal wird beim Demultiplexer 15 zunächst mittels einer Phasenschieberschaltung ϕ automatisch eingestellt.In the demultiplexer 15 , the phase position of the signal edges of the clock and data signal is first set automatically by means of a phase shifter circuit ϕ.

Über den redundanten zyklischen Blockcode im Submultiplexer 13 werden der Demultiplexer 15 und der diesem nachgeschaltete Demultiplexer 16, kurz Submultiplexer genannt, synchronisiert. Ferner gestattet der Blockcode eine Fehlererkennung und damit eine Qualitätsüberwachung des achten Kanals und eine Fehlerkorrektur für die Unterkanäle. Die Bildsignale auf den Leitungen 1-7 des Multiplexers 12 werden hier ungeschützt übertragen.The demultiplexer 15 and the downstream demultiplexer 16 , briefly called submultiplexer, are synchronized via the redundant cyclic block code in the submultiplexer 13 . The block code also permits error detection and thus quality monitoring of the eighth channel and error correction for the subchannels. The image signals on lines 1-7 of multiplexer 12 are transmitted unprotected here.

Zu Beginn des Übertragungsvorganges seien der erste Schalter P1 und der zweite Schalter P2 in Stellung 0, und das Redundanz-Register möge den Wert 0 angenommen haben. Zunächst werden die ersten zwölf Informationsbits in das Speicherregister, Bit-Nr. 6-17, des Submultiplexers 13 eingeschrieben, das danach Bit für Bit ausgelesen wird. Diese Bits gelangen seriell in das fünfstufige Redundanzregister und zum Eingang 8 des ersten Multiplexers 12. Nachdem die ersten zwölf Informationsbits aus dem Speicherregister übertragen wurden, stehen im Redundanzregister die zu dieser Information gehörigen Redundanzbits, Bit-Nr. 1-5. Der erste Schalter P1 und der zweite Schalter P2 werden jetzt in Stellung 1 gebracht und die fünf Redundanzbits gelangen nunmehr nach den zwölf Informationsbits auf die Leitung 8 des ersten Multiplexers 12, wobei diesem Block aus 17 Bits ein Festwort aus 17 Bits bitweise überlagert wird. Das Redundanzregister steht danach automatisch auf Null, der erste und der zweite Schalter P1, P2 werden in Stellung 0 rückgesetzt und die nächsten zwölf Informationsbits werden in das Speicherregister eingelesen. Der beschriebene Vorgang wiederholt sich.At the beginning of the transmission process, the first switch P1 and the second switch P2 are in position 0 and the redundancy register may have assumed the value 0. First, the first twelve information bits are stored in the memory register, bit no. 6-17, of the submultiplexer 13 , which is then read out bit by bit. These bits go serially into the five-stage redundancy register and to the input 8 of the first multiplexer 12 . After the first twelve information bits have been transferred from the memory register, the redundancy bits belonging to this information, bit no. 1-5. The first switch P1 and the second switch P2 are now set to position 1 and the five redundancy bits now reach the line 8 of the first multiplexer 12 after the twelve information bits, a block word of 17 bits being overlaid bit by bit on this block of 17 bits. The redundancy register is then automatically set to zero, the first and second switches P1, P2 are reset to position 0 and the next twelve information bits are read into the memory register. The process described is repeated.

Empfangsseitig werden nach erfolgter Synchronisation auf der Leitung 8 des ersten Demultiplexers 15 die Information seriell ausgegeben, das Festwort wird phasenrichtig. Bit für Bit subtrahiert und die Informationsbits gelangen gleichzeitig in das Speicherregister des Subdemultiplexers 16 und in ein Syndromregister, das dem sendeseitigen Redundanzregister entspricht. Nachdem die zwölf Informationsbits im Speicherregister eingelaufen sind, stehen bei fehlerfreier Übertragung die dazugehörigen Redundanzbits im Syndromregister, die mit den empfangenen Redundanzbits identisch sind und Bit für Bit mod 2 addiert in das Speicherregister zurückgekoppelt werden. Nachdem das Codewort, bestehend aus den fünf Redundanzbits, empfangen wurde, steht bei fehlerfreier Übertragung stets ein Syndrommuster aus 5 Bits der Wertigkeit Null im Syndromregister. Dieser Zustand wird über eine Vergleichsschaltung V als Syndromregisterinhalt S = 0 ausgewiesen und zeigt eine fehlerfreie und synchronisierte Übertragung an.On the reception side, after synchronization has taken place, the information is output serially on line 8 of the first demultiplexer 15 , and the fixed word becomes in phase. Subtracted bit by bit and the information bits arrive at the same time in the memory register of the sub-demultiplexer 16 and in a syndrome register which corresponds to the redundancy register on the transmission side. After the twelve information bits have entered the memory register, the associated redundancy bits are in the syndrome register if the transmission is error-free, which are identical to the received redundancy bits and added bit by bit mod 2 are fed back into the memory register. After the code word, consisting of the five redundancy bits, has been received, there is always a syndrome pattern of 5 zero-valued bits in the syndrome register if the transmission is error-free. This state is identified via a comparison circuit V as syndrome register content S = 0 and indicates an error-free and synchronized transmission.

Eine Abweichung von diesem Zustand, insbesondere der asynchrone Zustand zu Beginn der Übertragung, führt bei Verwendung des zyklischen Blockcodes zu einem Syndromregisterinhalt S ungleich null. Fig. 6 zeigt ein Flußdiagramm für den Ablauf eines Synchronisationsvorganges. Danach enthält eine Schaltung zur Ablaufsteuerung des Synchronisationsalgorithmus einen ersten und einen zweiten Ereigniszähler Z1, Z2, mit denen die jeweiligen Zustände des Syndromregisters gezählt werden.A deviation from this state, in particular the asynchronous state at the beginning of the transmission, leads to a syndrome register content S not equal to zero when the cyclic block code is used. Fig. 6 shows a flowchart of the flow of a synchronization process. A circuit for sequence control of the synchronization algorithm then contains a first and a second event counter Z1, Z2, with which the respective states of the syndrome register are counted.

Die Synchronisation gilt als gefunden, wenn der Syndromregisterinhalt z1-mal nacheinander den Wert S = 0 angenommen hat. Entsprechend gilt die Synchronisation als verloren, wenn der Syndromregisterinhalt z2-mal nacheinander den Wert S ≠ 0 angenommen hat.The synchronization is deemed to have been found when the syndrome register content has taken the value S = 0 one time in succession. Accordingly, the synchronization is considered lost if the syndrome register content has taken the value S ≠ 0 two times in succession.

Wenn der Synchronismus gefunden ist und sodann vereinzelt der Syndromregisterinhalt S ungleich Null auftritt, so werden damit Übertragungsfehler erkannt. Das Syndrommuster zeigt dabei als Adresse die Leitung an, die gerade gestört ist und einen Übertragungsfehler verursacht hat.When the synchronism is found and then the Syndrome register content S occurs non-zero, so are Transmission error detected. The syndrome pattern shows as Address the line that is currently faulty and one Has caused transmission errors.

Bei dem verwendeten Blockcode kann das Nullwort, bei dem sowohl alle Informationsbits als auch alle Redundanzbits gleich Null sind, nicht ausgeschlossen sein. Wird aber das Nullwort ausgesendet, so kann der Empfänger daraus keine Information bezüglich einer falschen Synchronisationsphasenlage erkennen. Deshalb wird jedem Codewort sendeseitig ein Festwort addiert und empfangsseitig wieder subtrahiert. Das Festwort wird so gewählt, daß bei der sendeseitigen Addition kein Nullwort entstehen kann, daß die Gleichstromkomponente bei der Übertragung konstant ist, daß für eine stabile Taktrückgewinnung möglichst viele Zeichenwechsel im Codewort auftreten und daß die Syndrommuster bei den bei der Übertragung auftretenden Phasen lagen des Demultiplexers 15 ein möglichst großes Gewicht haben, d. h. der Syndromregisterinhalt S soll möglichst weit von der Wertigkeit Null entfernt sein. Somit wird mit dem zyklischen Blockcode wie auch bei der zuvor beschriebenen Schaltung mit dem Convolutional-Code unabhängig vom Codewort die Synchronisation, eine Fehlererkennung und eine 1-Fehlerkorrektur gewährleistet.With the block code used, the zero word, in which both all information bits and all redundancy bits are equal to zero, cannot be excluded. However, if the null word is transmitted, the receiver cannot recognize any information regarding an incorrect synchronization phase position. A fixed word is therefore added to each code word on the transmission side and subtracted again on the reception side. The fixed word is chosen so that no zero word can arise in the transmission-side addition, that the DC component is constant during transmission, that as many characters as possible occur in the code word for stable clock recovery and that the syndrome patterns were in the demultiplexer during the phases occurring during transmission 15 have the greatest possible weight, ie the syndrome register content S should be as far as possible from zero value. Thus, with the cyclic block code, as with the circuit described above with the convolutional code, synchronization, error detection and 1-error correction are guaranteed, regardless of the code word.

Claims (8)

1. Video-Audio Codierer und Decodierer, der einen Analog-Digital-Wandler (11), einen Multiplexer (12) sowie einen Demultiplexer (15) und einen Digital-Analog-Wandler (17) enthält, zur digitalen Umwandlung von Bild- und Tonsignalen und bei dem bei der Multiplexbildung zusätzlich zu den Bild- und Tonsignalen transparente Datenkanäle einbezogen werden, dadurch gekennzeichnet, daß
  • - eine Anzahl k Ausgänge eines das Bildsignal (FBAS) wandelnden ersten Analog-Digital-Wandlers (11) mit einer Anzahl k von insgesamt 1 Eingängen eines ersten Multiplexers (12) verbunden sind,
  • - den verbleibenden (l-k) Eingängen des ersten Multiplexers (12) mindestens ein weiterer Multiplexer (13) vorgeschaltet ist, dessen erste Anzahl Eingänge mit den zugeordneten Ausgängen eines zweiten Analog-Digital-Wandlers (14) zur Übertragung des Tonsignals (Sound) verbunden ist und dessen zweite Anzahl Eingänge zur Bildung transparenter Datenkanäle (DATA) dient,
  • - in entsprechender Weise ein erster Demultiplexer (15) mit mindestens einem weiteren Demultiplexer (16) und den diesen zugeordneten ersten und zweiten Digital-Analog-Wandler (17, 18) zwecks Decodierung des Bildsignals (FBAS) und des Tonsignals (Sound) und zum Empfang der Datenkanäle (DATA) miteinander verbunden sind,
  • - die Architektur des ersten Multiplexers (12) und des ersten Demultiplexers (15) einem bei der Übertragung der digitalen Signale verwendeten fehlerkorrigierenden Code angepaßt wird,
  • - die Taktversorgung (CLOCK) aller Baugruppen zentral unmittelbar oder mittelbar über ganzzahlige Taktteiler erfolgt.
1. Video-audio encoder and decoder, which contains an analog-to-digital converter ( 11 ), a multiplexer ( 12 ) and a demultiplexer ( 15 ) and a digital-to-analog converter ( 17 ) for the digital conversion of image and Sound signals and in which transparent data channels are included in the multiplex formation in addition to the image and sound signals, characterized in that
  • a number k outputs of a first analog-digital converter ( 11 ) converting the image signal (FBAS) are connected to a number k of a total of 1 inputs of a first multiplexer ( 12 ),
  • - The remaining (lk) inputs of the first multiplexer ( 12 ) is preceded by at least one further multiplexer ( 13 ), the first number of inputs of which is connected to the assigned outputs of a second analog-digital converter ( 14 ) for the transmission of the sound signal (sound) and whose second number of inputs is used to form transparent data channels (DATA),
  • - In a corresponding manner, a first demultiplexer ( 15 ) with at least one further demultiplexer ( 16 ) and the associated first and second digital-to-analog converter ( 17 , 18 ) for the purpose of decoding the image signal (FBAS) and the sound signal (sound) and for Reception of the data channels (DATA) are interconnected,
  • - The architecture of the first multiplexer ( 12 ) and the first demultiplexer ( 15 ) is adapted to an error-correcting code used in the transmission of the digital signals,
  • - The clock supply (CLOCK) of all modules takes place centrally directly or indirectly via integer clock dividers.
2. Video-Audio Codierer und Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß bei dem ersten Multiplexer (12) und bei dem ersten Demultiplexer (15) eine Umschalteinrichtung zur Veränderung der Anzahl k Eingänge beziehungsweise Ausgänge vorgesehen ist.2. Video-audio encoder and decoder according to claim 1, characterized in that in the first multiplexer ( 12 ) and in the first demultiplexer ( 15 ) a switching device for changing the number k inputs or outputs is provided. 3. Video-Audio Codierer und Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß die digitalen Signale vom ersten Multiplexer (12) über das Teilnehmeranschlußnetz zum ersten Demultiplexer (15) mit einem Ein-Fehler-korrigierenden Convolutional-Code übertragen werden, der die Architektur des ersten Multiplexers (12) und des ersten Demultiplexers (15) derart bestimmt, daß die aus 1 Bits bestehenden Datenworte in einem mehrstufigen Zeitrahmen angeordnet sind, wobei die jeweils letzte Stufe mit einem Prüfbit abgeschlossen wird, das außer zur Fehlererkennung und Fehlerkorrektur auch zur Synchronisation des Demultiplexers ausgewertet wird.3. Video-audio encoder and decoder according to claim 1, characterized in that the digital signals from the first multiplexer ( 12 ) via the subscriber line network to the first demultiplexer ( 15 ) are transmitted with a one-error correcting convolutional code, the architecture the first multiplexer ( 12 ) and the first demultiplexer ( 15 ) are determined in such a way that the 1-bit data words are arranged in a multi-stage time frame, the last stage in each case being concluded with a check bit which, in addition to error detection and error correction, is also used for synchronization of the demultiplexer is evaluated. 4. Video-Audio Codierer und Decodierer nach Anspruch 1 und 2 dadurch gekennzeichnet, daß im ersten Multiplexer (12) zu jedem Datenwort ein Festwort addiert und im ersten Demultiplexer (15) von dem Datenwort das Festwort subtrahiert wird und daß das Festwort so gewählt wird, daß bei beliebigem zeitlichen Versatz des Festwortes zwischen Multiplexer und Demultiplexer die Addition der Festworte stets eine Dauer-Eins-Folge in einem Bitfehler anzeigenden Syndromregister ergibt. 4. Video-audio encoder and decoder according to claim 1 and 2, characterized in that a fixed word is added to each data word in the first multiplexer ( 12 ) and the fixed word is subtracted from the data word in the first demultiplexer ( 15 ) and that the fixed word is chosen so that in the event of any time offset of the fixed word between multiplexer and demultiplexer, the addition of the fixed words always results in a duration-one sequence in a syndrome register indicating a bit error. 5. Video-Audio Codierer und Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl 1 der Eingänge des ersten Multiplexers (12) und die Anzahl k der Ausgänge des ersten Analog-Digital-Wandlers (11) und deren Differenz folgende Werte annehmen l=7 . . . 10
k=6 . . .  9
l-k=1 oder 2,und daß die Anzahl der Eingänge m der vorgeschalteten Multiplexer (13) dann m = 4 . . . 9 beträgt und daß diese Aufteilung sinngemäß bei den Demultiplexern erfolgt.5. Video-audio encoder and decoder according to claim 1, characterized in that the number 1 of the inputs of the first multiplexer ( 12 ) and the number k of the outputs of the first analog-digital converter ( 11 ) and their difference assume the following values l = 7. . . 10th
k = 6. . . 9
lk = 1 or 2, and that the number of inputs m of the upstream multiplexers ( 13 ) then m = 4. . . 9 and that this division takes place analogously in the demultiplexers. 6. Video-Audio Codierer und Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß die Taktversorgung aus dem jeweiligen Übertragungsnetz erfolgt oder daß der Video-Audio Codec einen Oszillator enthält.6. Video-audio encoder and decoder according to claim 1, characterized characterized in that the clock supply from the respective Transmission network takes place or that the video audio codec one Contains oscillator. 7. Video-Audio Codierer und Decodierer nach Anspruch 1, dadurch gekennzeichnet, daß die digitalen Signale des dem ersten Multiplexer (12) vorgeschalteten Multiplexers (13) mit einem Blockcode übertragen werden, wobei empfangsseitig mit diesem Blockcode die Synchronisation des ersten Demultiplexers (15) und des nachgeschalteten Demultiplexers (16) sowie eine Fehlererkennung und Fehlerkorrektur ermöglicht wird.7. Video-audio encoder and decoder according to claim 1, characterized in that the digital signals of the multiplexer ( 13 ) upstream of the first multiplexer ( 12 ) are transmitted with a block code, the synchronization of the first demultiplexer ( 15 ) on the receiving side with this block code. and the downstream demultiplexer ( 16 ) and error detection and error correction is made possible. 8. Video-Audio Codierer und Decodierer nach Anspruch 7, dadurch gekennzeichnet, daß von dem vorgeschalteten Multiplexer (13) aus einem Bit des ersten Multiplexers (12) eine Anzahl n Unterkanäle gebildet werden, die gemäß dem verwendeten Blockcode aus einem Codewort mit einer Anzahl Informationsbits und einer Anzahl Redundanzbits bestehen und daß diesem Codewort ein Festwort gleicher Blocklänge sendeseitig addiert wird und daß nach erfolgter Übertragung empfangsseitig am Eingang des dem ersten Demultiplexers (15) nachgeschaltetem Demultiplexers (16) von dem Codewort das Festwort subtrahiert wird.8. Video-audio encoder and decoder according to claim 7, characterized in that from the upstream multiplexer ( 13 ) from a bit of the first multiplexer ( 12 ) a number n sub-channels are formed, which according to the block code used from a code word with a number Information bits and a number of redundancy bits exist and that a fixed word of the same block length is added on the transmission side to this code word and that after the transmission has taken place, the fixed word is subtracted from the code word at the input of the demultiplexer ( 16 ) connected downstream of the first demultiplexer ( 15 ).
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