DE4237000A1

DE4237000A1 - Electronic crosspoint switch with improved signal transmission rate - incorporates master-slave gating circuit for activation transistors of differential output data lines in each cell

Info

Publication number: DE4237000A1
Application number: DE19924237000
Authority: DE
Inventors: Yoshio Matsuda; Harufusa Kondoh; Hiromi Notani; Isamu Hayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-01-18
Filing date: 1992-11-02
Publication date: 1993-07-22
Anticipated expiration: 2012-11-03
Also published as: DE4237000C2

Abstract

Each individual switching cell (SCa) in a row-and-column array comprises four n-channel MOSFETs (61-64), a master blocking circuit (111) and a slave blocking circuit (110) which gates the two activation transistors (61,63) connected to output data lines (2a,2b). The differential driver transistors (62,64) make earth connections when gated from input data lines (1a,1b). The cell reacts to a control signal (CNT) from the slave circuit and to differential data inputs, with differential outputs at correspondingly high speed. USE/ADVANTAGE - At broadband ISDN exchanges, async. transfer mode cells can be transmitted with higher frequency in more highly integrated LSI circuit.

Description

Die vorliegende Erfindung bezieht sich auf eine elektronische Kreuzungspunkt-Schaltvorrichtung mit verbesserter Signalübertra gungsrate. Insbesondere bezieht sich die Erfindung auf einen Kreu zungspunkt-Schalt-LSI zum Vermitteln von Daten in einem asynchro nen Transfermodus (ATM) in einem Diensteintegrierenden Digitalnetz (ISDN).The present invention relates to an electronic Crossover switching device with improved signal transmission rate. In particular, the invention relates to a cross Point switching LSI for switching data in an asynchro NEN transfer mode (ATM) in an integrated service digital network (ISDN).

In letzter Zeit sind die Anforderungen an einen asynchronen Trans fermodus (nachfolgend als ATM bezeichnet) in einem Breitband-Dien steintegrierenden Digitalnetz (nachfolgend als BISDN bezeichnet) angestiegen. Ein ATM ist als Netzwerk bekannt, das auf Kommunika tionsdienste mit verschiedenen Übertragungsraten und auf verschie dene Konversionsmodi anwendbar ist.Recently, the requirements for an asynchronous trans mode (hereinafter referred to as ATM) in a broadband service stone-integrating digital network (hereinafter referred to as BISDN) increased. An ATM is known as a network that communicates tion services with different transmission rates and on different whose conversion modes are applicable.

Die Fig. 11 ist eine Konzeptansicht mit dem Prinzip eines Kommu nikationssystems mit einem ATM. Wie in Fig. 11 gezeigt, ist ein Benutzerterminal 201 mit einer ATM-Austauschvorrichtung (Schnitt stellenvorrichtung) 202 in einem BISDN-Netzwerk 200 über eine Zu gangsleitung verbunden. Im ATM wird eine Serie von zu übertragen den Daten in kurze Datenblöcke aufgeteilt, die "ATM-Zellen" (ATM- Pakete) genannt werden. Jede ATM-Zelle wird in einen Zeitschlitz (Slot, kurzes Zeitintervall) eingefügt, der in vorbestimmten Zy klen wiederholt wird, und so übertragen wird. Jede ATM-Zelle um faßt einen Kopfbereich HD mit einer Zieladresse und einen Daten bereich DT mit zu übertragenden Daten. Eine ATM-Zelle weist eine Datenlänge von insgesamt 53 Bit auf. FIG. 11 is a conceptual view showing the principle of a Kommu nikationssystems with an ATM. As shown in FIG. 11, a user terminal 201 is connected to an ATM exchange device (interface device) 202 in a BISDN network 200 via an access line. In the ATM, a series of data to be transmitted is divided into short blocks of data called "ATM cells" (ATM packets). Each ATM cell is inserted into a time slot (slot, short time interval), which is repeated in predetermined cycles, and is thus transmitted. Each ATM cell comprises a header area HD with a destination address and a data area DT with data to be transmitted. An ATM cell has a total data length of 53 bits.

Wie in Fig. 12 gezeigt, umfaßt die ATM-Austauschvorrichtung 202 Eingabeleitungen 241, 242, . . . und Ausgabeleitungen 251, 252, . . . Die Eingabeleitungen 241, 242, . . . sind mit Benutzerleitungen bei spielsweise mit Benutzerterminals verbunden. Die Ausgabeleitungen 251, 252, . . . sind mit Vorrichtungen verbunden, an die die Daten adressiert sind. Die ATM-Austauschvorrichtung 202 empfängt seriell eine ATM-Zelle über jede Eingabeleitung 241, 242 . . . und gibt die se selektiv an eine der Ausgabeleitungen 252, 252, . . . aus, ent sprechend einer Zieladresse im Kopfbereich HD der ATM-Zelle. Die obige Vermittlungsoperation (Austauschoperation) wird für jede ATM-Zelle durchgeführt.As shown in Fig. 12, the ATM exchange device 202 includes input lines 241 , 242,. . . and output lines 251 , 252 ,. . . The input lines 241 , 242,. . . are connected to user lines, for example to user terminals. The output lines 251 , 252 ,. . . are connected to devices to which the data is addressed. The ATM exchange device 202 serially receives an ATM cell via each input line 241 , 242 . . . and selectively passes it to one of the output lines 252 , 252 ,. . . from, corresponding to a destination address in the header HD of the ATM cell. The above switching operation (exchange operation) is carried out for each ATM cell.

Die Fig. 13 ist ein Blockdiagramm einer herkömmlichen ATM-Aus tauschvorrichtung (ATM-Vermittlungsvorrichtung). Die in Fig. 13 gezeigte ATM-Austauschvorrichtung ist im DIGEST OF TECHNICAL PA- PERS, 1990, IIEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, Seiten 30-31 beschrieben. Wie in Fig. 13 gezeigt, empfangen Pa ketpuffer 231-23m jeweils zu übertragende ATM-Zellen. Die vor übergehend in den Paketpuffern 231-23m gehaltenen ATM-Zellen wer den an einen Kreuzungspunkt-Schalt-LSI (eine Kreuzungspunkt-Ver mittlungsvorrichtung) 220 über die Eingabeleitungen 211-21m an gelegt. Ein Listenmodul 230 empfängt Vermittlungssteuerdaten für den Kreuzungspunkt-Schalt-LSI 220 aus den ATM-Zellen in den Paket puffern 231-23m und legt die Vermittlungssteuerdaten SCD an den Kreuzungspunkt-Schalt-LSI 220 an unter Bezug auf die Zieladressen in den Kopfbereichen HD der ATM-Zellen. Fig. 13 is a block diagram of a conventional ATM exchange device (ATM switching device). The ATM exchange device shown in Fig. 13 is described in DIGEST OF TECHNICAL PAPERS, 1990, IIEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, pages 30-31. As shown in Figure 13, received previously downloaded package files 231 Pa -. 23 m, respectively to be transmitted ATM cells. Before merging into the packet buffers 231 - 23 m ATM cells held who to a crosspoint switching LSI (a crosspoint Ver averaging means) 220 through the input lines 211 - 21 m applied to. A list module 230 receives switching control data for the crosspoint switching LSI 220 from the ATM cells into the packet buffer 231 to 23 m and sets the switching control data SCD to the crosspoint switching LSI 220 in with reference to the destination address in the head portions HD ATM cells.

Der Kreuzungspunkt-Schalt-LSI 220 verbindet selektiv eine Eingabe leitung und eine Ausgabeleitung in jedem Zeitschlitz als Reaktion auf die Vermittlungssteuerdaten (Schaltsteuerdaten) SCD, und daher werden die ATM-Zellen auf den Eingabeleitungen 211-21m auf die Ausgabeleitungen 221-22n geführt, als Reaktion auf die darin enthaltenen Zieladressen.The crosspoint switching LSI 220 selectively connects an input line and an output line in each time slot in response to the switching control data (switching control data) SCD, and therefore, the ATM cells on the input lines 211 - 21 m on the output lines 221 - 22n done , in response to the destination addresses contained therein.

Die Fig. 14 ist ein Blockschaltbild eines herkömmlichen Kreu zungspunkt-Schalt-LSI. Wie in Fig. 14 gezeigt, umfaßt ein Kreu zungspunkt-Schalt-LSI 300 eine Schaltzellenmatrix (Vermittlungs zellenmatrix) 106, in welcher Einheitsschaltzellen 105 in m-Zeilen und n-Spalten angeordnet sind, ein Eingabedatenregister 101, das mit den Eingabeleitungen 211-21m verbunden ist, sowie ein Aus gabedatenregister 102, das mit den Ausgabeleitungen 221-22n ver bunden ist, ein Schaltsteuerregister 104 zum Halten von Schalt steuerdaten (Vermittlungssteuerdaten) sowie einen Zeilenauswahlde coder 103. Fig. 14 is a block diagram of a conventional cross point switching LSI. . As shown in Figure 14, comprises a Kreu wetting point switching LSI 300, a switching cell array (switching cell array) 106, are arranged in which unit switch cells 105 in m-rows and n-columns, an input data register 101 to the input lines 211-21 m is connected, and an output data register 102 , which is connected to the output lines 221 - 22 n, a switching control register 104 for holding switching control data (switching control data) and a line selection decoder 103 .

Eine Einheitsschaltzelle 105 umfaßt eine Master-Verriegelungs schaltung 111, eine Slave-Verriegelungsschaltung 110 sowie einen Drei-Zustandspuffer 109. Die Master-Verriegelungsschaltung 111 hält ein Schaltsteuersignal (Vermittlungssteuersignal) CNT in ei nem aktuellen Zeitschlitz, während die Slave-Verriegelungsschal tung 110 ein Schaltsteuersignal in einem darauffolgenden Zeit schlitz hält. Der Drei-Zustandspuffer 109 verbindet elektrisch eine Eingabedatenleitung 107 und eine Ausgabedatenleitung 108 als Reaktion auf das gegenwärtige Schaltsteuersignal CNT, das in der Master-Verriegelungsschaltung 111 veriegelt ist.A unit switching cell 105 comprises a master latch circuit 111 , a slave latch circuit 110 and a three-state buffer 109 . The master lock circuit 111 holds a switching control signal (switching control signal) CNT in a current time slot, while the slave locking circuit 110 holds a switching control signal slot in a subsequent time. The tri-state buffer 109 electrically connects an input data line 107 and an output data line 108 in response to the current switching control signal CNT that is latched in the master latch circuit 111 .

Die Fig. 15 ist ein Blockschaltbild mit der in Fig. 14 gezeigten Schaltzellenmatrix 106. Wie in Fig. 15 gezeigt, sind Schaltzellen in m-Zeilen und n-Spalten angeordnet. Beispielsweise ist die eine Schaltzelle 105 mit der Eingabedatenleitung 107 und der Ausgabe datenleitung 108 verbunden. Die m-Eingabedatenleitungen sind in Zeilenrichtung angeordnet und jeweils mit den entsprechenden Ein gabeverriegelungsschaltungen im Eingabedatenregister 101 verbun den. Die n-Ausgabedatenleitungen sind in Spaltenrichtung angeord net und jeweils mit-den entsprechenden Ausgabeverriegelungsschal tungen im Ausgabedatenleitungsregister 102 verbunden. FIG. 15 is a block diagram with the switch cell matrix 106 shown in FIG. 14. As shown in Fig. 15, switch cells are arranged in m rows and n columns. For example, the one switching cell 105 is connected to the input data line 107 and the output data line 108 . The m input data lines are arranged in the row direction and each connected to the corresponding input latch circuits in the input data register 101 . The n output data lines are arranged in the column direction and are each connected to the corresponding output latch circuits in the output data line register 102 .

Die Fig. 16 ist ein Schemadiagramm einer Schaltung einer herkömm lichen Einheitsschaltzelle. Wie in Fig. 16 gezeigt, umfaßt die Schaltzelle den Drei-Zustandspuffer 109, die Slave-Verriegelungs schaltung 110 sowie die Master-Verriegelungsschaltung 111. Der Drei-Zustandspuffer 109 umfaßt NMOS-Transistoren 120 und 121, die in Serie zwischen einem Spannungsversorgungspotential V_DD und Erd potential V_SS verbunden sind, sowie 2 NOR-Gatter 122 und 123. Der Drei-Zustandspuffer 109 arbeitet wie folgt. Zuerst, wenn die Sla ve-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf nied rigem Pegel hält, verbindet der Drei-Zustandspuffer 109 elektrisch die Eingabedatenleitung 107 und die Ausgabedatenleitung 108. Ge nauer gesagt, wenn die Eingabedatenleitung 107 sich auf hohem Pe gel befindet, befindet sich die Ausgabedatenleitung 108 auf nied rigem Pegel. Wenn die Eingabedatenleitung 107 sich auf niedrigem Pegel befindet, ist die Ausgabedatenleitung 108 auf hohem Pegel. Mit anderen Worten, Daten auf der Eingabedatenleitung 107 werden auf die Ausgabedatenleitung 108 übertragen. FIG. 16 is a schematic diagram of a circuit of a switching unit herkömm union cell. As shown in FIG. 16, the switch cell includes the three-state buffer 109 , the slave latch circuit 110 and the master latch circuit 111 . The three-state buffer 109 comprises NMOS transistors 120 and 121 , which are connected in series between a voltage supply potential V _DD and ground potential V _SS , and 2 NOR gates 122 and 123 . The three-state buffer 109 operates as follows. First, when the slave latch circuit 110 holds the switching control signal CNT low, the three-state buffer 109 electrically connects the input data line 107 and the output data line 108 . More specifically, when the input data line 107 is at a high level, the output data line 108 is at a low level. When the input data line 107 is low, the output data line 108 is high. In other words, data on the input data line 107 is transferred to the output data line 108 .

Wenn die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf hohem Pegel hält, sind die Eingabedatenleitung 107 und die Ausgabedatenleitung 108 nicht elektrisch verbunden. Genauer ge sagt, da sowohl der Transistor 120 als auch der Transistor 121 ausgeschaltet sind, wird die Ausgabedatenleitung 108 in einen Hochimpedanzzustand verbracht, bezüglich eines Ausgangs des Drei- Zustandspuffers 109. Daten auf der Eingabedatenleitung 107 werden nicht auf die Ausgabedatenleitung 108 übertragen.When the slave latch circuit 110 holds the switching control signal CNT high, the input data line 107 and the output data line 108 are not electrically connected. More specifically, since both transistor 120 and transistor 121 are turned off, output data line 108 is brought into a high impedance state with respect to an output of tri-state buffer 109 . Data on the input data line 107 is not transferred to the output data line 108 .

Das Schaltsteuersignal (Vermittlungssteuersignal) CNT zum Steuern des Drei-Zustandspuffers 109 wird wie folgt angelegt. Wie in Fig. 17 gezeigt, wird angenommen, daß vier ATM-Zellen AC1 bis AC4 in den Zeitschlitzen TS1 bis TS4 an die Eingabeleitungen 241, 242, . . . der ATM-Austauschvorrichtung (ATM-Vermittlungsvorrichtung) 202 aus Fig. 12 angelegt werden. Das Vermittlungssteuerregister 104 (in Fig. 14 gezeigt) hält zeitweise ein Vermittlungssteuersignal (Schaltsteuersignal) als Reaktion auf eine Zieladresse, die im Kopfbereich HD jeder ATM-Zelle enthalten ist.The switching control signal (switching control signal) CNT for controlling the three-state buffer 109 is applied as follows. As shown in FIG. 17, it is assumed that four ATM cells AC1 to AC4 in the time slots TS1 to TS4 are connected to the input lines 241 , 242 ,. . . of the ATM exchange device (ATM switching device) 202 of FIG. 12. The switch control register 104 (shown in Fig. 14) temporarily holds a switch control signal (switching control signal) in response to a destination address contained in the header HD of each ATM cell.

Wie in Fig. 17 gezeigt, wird im Zeitschlitz TS1 angenommen, daß die Slave-Verriegelungsschaltung 110 ein Schaltsteuersignal CNT1 verriegelt, und daß die Master-Verriegelungsschaltung 111 ein Schaltsteuersignal CNT2 verriegelt. Die Slave-Verriegelungsschal tung 110 stellt das gegenwärtige Schaltsteuersignal CNT1 als Aus gabesignal bereit, so daß der Drei-Zustandspuffer 109 die Eingabe datenleitung 107 und die Ausgabedatenleitung 108 als Reaktion auf das Signal CNT1 verbindet. Die ATM-Zelle AC1 auf der Eingabedaten leitung 107 wird dann an die Ausgabedatenleitung 108 angelegt. As shown in FIG. 17, in the time slot TS1, it is assumed that the slave latch circuit 110 latches a shift control signal CNT1 and that the master latch circuit 111 latches a shift control signal CNT2. The slave latch circuit 110 provides the current switching control signal CNT1 as an output signal, so that the three-state buffer 109 connects the input data line 107 and the output data line 108 in response to the signal CNT1. The ATM cell AC1 on the input data line 107 is then applied to the output data line 108 .

In dem darauffolgenden Zeitschlitz TS2, der durch ein Update-Si gnal UD über eine Signalleitung 114 beaufschlagt wird, hält die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT2, das in der Master-Verriegelungsschaltung 111 gehalten wurde. Die Ma ster-Verriegelungsschaltung 111 hält ein neues Schaltsteuersignal CNT3 auf eine Signalleitung 113 als Reaktion auf ein Auswahlsignal SEL, das von einem Spaltenauswahldecoder (in Fig. 14 gezeigt) angelegt wurde. Als Reaktion auf das Schaltsteuersignal CNT2, das in der Slave-Verriegelungsschaltung 110 gehalten wurde, verbindet der Drei-Zustandspuffer 109 die Eingabedatenleitung 107 und die Ausgabedatenleitung 108 während des Zeitschlitzes TS2, so daß die ATM-Zelle AC2 auf der Eingabedatenleitung 107 an die Ausgabedaten leitung 108 angelegt wird.In the subsequent time slot TS2, which is acted upon by an update signal UD via a signal line 114 , the slave latch circuit 110 holds the switching control signal CNT2, which was held in the master latch circuit 111 . The master latch circuit 111 holds a new switching control signal CNT3 on a signal line 113 in response to a selection signal SEL applied by a column selection decoder (shown in Fig. 14). In response to the switch control signal CNT2 held in the slave latch 110 , the tri-state buffer 109 connects the input data line 107 and the output data line 108 during the time slot TS2, so that the ATM cell AC2 on the input data line 107 is connected to the output data line 108 is created.

Durch Wiederholen der obigen Operation für jeden Zeitschlitz wer den AMT-Zellen auf der Eingabedatenleitung 107 an die Ausgabeda tenleitung 108 angelegt. Obwohl bei der obigen Beschreibung die ATM-Zellen AC1 und AC2 zwischen derselben Eingabedatenleitung 107 und derselben Ausgabedatenleitung 108 bei den zwei Zeitschlitzen TS1 und TS2 übertragen werden, wenn sich die Zieladresse in der ATM-Zelle AC2 von der in der ATM-Zelle AC1 unterscheidet, wird der Drei-Zustandspuffer 109 aus Fig. 16 ausgeschaltet, und ein Drei- Zustandspuffer in einer anderen Zeile eingeschaltet. Als Ergebnis wird eine ATM-Zelle auf eine Eingabedatenleitung einer anderen Zeile an die Ausgabedatenleitung 108 angelegt.By repeating the above operation for each time slot, the AMT cells on the input data line 107 are applied to the output data line 108 . Although in the above description the ATM cells AC1 and AC2 are transmitted between the same input data line 107 and the same output data line 108 at the two time slots TS1 and TS2, if the destination address in the ATM cell AC2 differs from that in the ATM cell AC1, the tri-state buffer 109 of Fig. 16 is turned off and a three-state buffer turned in another row. As a result, an ATM cell is placed on an input data line of another row to the output data line 108 .

Wenn die Einheitsschaltzelle in Fig. 16 in einem Kreuzungspunkt- Schalt-LSI benutzt wird, entsteht das folgende Problem. Zuerst wird die langsame Operationsrate des Drei-Zustandspuffers 109 er wähnt. Eine Ausgabespannung zum Treiben der Ausgabedatenleitung 108 wird als Reaktion auf die Gatespannungen VG1 und VG2 der Tran sistoren 120 und 121 ausgegeben. Die Ausgabedatenleitung 108 konn te nicht mit hoher Geschwindigkeit getrieben werden, da der Pegel der Eingabedatenleitung 107 innerhalb eines Bereichs eines MOS-Pe gels, d. h. 0-5 Volt, geändert wurde.When the unit switching cell in Fig. 16 is used in a cross point switching LSI, the following problem arises. First, the slow operation rate of the three-state buffer 109 is mentioned. An output voltage for driving the output data line 108 is output in response to the gate voltages VG1 and VG2 of the transistors 120 and 121 . The output data line 108 could not be driven at high speed because the level of the input data line 107 was changed within a range of a MOS level, ie 0-5 volts.

Zusätzlich sind allgemein vier MOS-Transistoren zum Bilden eines NOR-Gatters notwendig, und daher braucht der in Fig. 16 gezeigte Drei-Zustandspuffer 109 insgesamt 10 MOS-Transistoren. Hierdurch wird eine belegte Fläche des Kreuzungspunkt-Schalt-LSI auf einem Halbleitersubstrat erhöht. Genauer gesagt ist die Integration des Kreuzungspunkt-Schalt-LSI vermindert, und die Anzahl von Leitun gen, die geschaltet (vermittelt) werden können, ist beschränkt.In addition, four MOS transistors are generally required to form a NOR gate, and therefore the three-state buffer 109 shown in Fig. 16 needs a total of 10 MOS transistors. This increases an occupied area of the crossing point switching LSI on a semiconductor substrate. More specifically, the integration of the cross point switching LSI is reduced, and the number of lines that can be switched (switched) is limited.

Ziel der vorliegenden Erfindung ist es, die Signalübertragungsrate bei einer elektronischen Kreuzungspunkt-Schaltvorrichtung zu ver bessern. Dabei soll die Integration der elektronischen Kreuzungs punkt-Schaltvorrichtung erhöht werden und eine ATM-Zelle in einem BISDN mit höherer Frequenz in einem Kreuzungspunkt-Schalt-LSI übertragen werden.The aim of the present invention is the signal transmission rate ver with an electronic crossing point switching device improve. The aim is to integrate the electronic intersection point switching device can be increased and an ATM cell in one BISDN with higher frequency in a cross point switching LSI be transmitted.

Die Aufgabe wird durch die elektronischen Kreuzungspunkt-Schalt vorrichtung nach den Patentansprüchen 1, 11, 12 und 18 gelöst.The task is switched by the electronic crossing point device according to claims 1, 11, 12 and 18 solved.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be schrieben.Advantageous further developments are in the dependent claims wrote.

Entsprechend einer Ausführungsform umfaßt eine elektronische Kreu zungspunkt-Schaltvorrichtung eine Mehrzahl von Eingabedatenlei tungspaaren, die in einer Zeilenrichtung angeordnet sind, auf de nen jeweils eine Mehrzahl von differentiellen Eingabedatensignalen übertragen wird, eine Mehrzahl von Ausgabedatenleitungspaaren, die in einer Spaltenrichtung angeordnet sind, auf denen jeweils eine Mehrzahl von differentiellen Ausgabedatensignalen übertragen wird, sowie eine Mehrzahl von Schaltzellen, die in Zeilen und Spalten angeordnet sind, und die selektiv ein Differentialsignal auf einer der Mehrzahl von Eingabedatenleitungspaare an eine Mehrzahl von Ausgabedatenleitungspaaren anlegen. Jede Schaltzelle umfaßt eine Schaltsteuersignalspeicherschaltung, die ein Schaltsteuersignal zum Steuern einer Verbindung zwischen einem entsprechendem Einga bedatenleitungspaar und einem entsprechendem Ausgabedatenleitungs paar speichert, eine differentielle Treiberschaltung zum differen tiellen Betreiben eines entsprechenden Ausgabedatenleitungspaares als Reaktion auf ein differentielles Potential auf einer entspre chenden Eingabedatenleitung sowie eine Aktivierungsvorrichtung, die auf das Schaltsteuersignal reagiert, das in der Schaltsteuer signalspeicherschaltung gespeichert ist, zum Aktivieren der diffe rentiell getriebenen Schaltung. According to one embodiment, an electronic cross comprises point switching device a plurality of input data tion pairs, which are arranged in a row direction on de a plurality of differential input data signals is transmitted, a plurality of pairs of output data lines that are arranged in a column direction, on each of which one A plurality of differential output data signals are transmitted, as well as a plurality of switch cells in rows and columns are arranged, and which selectively a differential signal on a the plurality of input data line pairs to a plurality of Create output data line pairs. Each switch cell includes one Switching control signal storage circuit, which is a switching control signal to control a connection between a corresponding input pair of data lines and a corresponding output data line pair stores, a differential driver circuit to differen operating a corresponding output data line pair in response to a differential potential on an equivalent corresponding input data line and an activation device, which responds to the shift control signal that is in the shift control latch circuit is stored to activate the diffe profitably driven circuit.

Während des Betriebs gibt jede Schaltzelle ein differentielles Ausgabesignal aus, als Reaktion auf ein differentielles Eingabe datensignal. Eine Schaltoperation in der Schaltzelle wird durch ein differentielles Potential durchgeführt, so daß eine hohe Si gnalübertragungsrate erreicht wird. Eine verminderte belegte Flä che der elektronischen Kreuzungspunkt-Schaltvorrichtung wird eben falls auf dem Halbleitersubstrat erzielt.Each switch cell gives a differential during operation Output signal out, in response to a differential input data signal. A switching operation in the switching cell is carried out a differential potential is carried out, so that a high Si Signal transmission rate is reached. A reduced occupied area surface of the electronic cross point switching device becomes flat if achieved on the semiconductor substrate.

Entsprechend einer weiteren Ausführungsform umfaßt eine elektroni sche Kreuzungspunkt-Schaltvorrichtung eine Mehrzahl von in einer Zeilenrichtung angeordneten Eingabedatenleitungen, die jeweils eine Mehrzahl von Eingabedatensignalen übertragen, eine Mehrzahl von in einer Spaltenrichtung angeordneten Ausgabedatenleitungen, die jeweils eine Mehrzahl von Ausgabedatenleitungen übertragen, sowie eine Mehrzahl von Schaltzellen, die in Zeilen und Spalten angeordnet sind, die selektiv ein Signal auf einer der Mehrzahl von Eingabedatenleitungen an eine der Mehrzahl von Ausgabedaten leitungen anlegen. Jede Schaltzelle umfaßt eine Schaltsteuersi gnalspeicherschaltung zum Speichern eines Schaltsteuersignals zum Steuern einer Verbindung zwischen einer entsprechenden Eingabeda tenleitung und einer entsprechenden Ausgabedatenleitung sowie eine Ausgabedatensignalanlegeschaltung zum Anlegen eines Ausgabedaten signals, das durch einen TTL-Pegel definiert ist, an die entspre chende Ausgabedatenleitung als Reaktion auf ein Signal auf der entsprechenden Eingabedatenleitung.According to a further embodiment, an electron cal crossing point switching device a plurality of in one Row direction arranged input data lines, each transmit a plurality of input data signals, a plurality output data lines arranged in a column direction, which each transmit a plurality of output data lines, as well as a plurality of switch cells in rows and columns are arranged, which selectively a signal on one of the plurality of input data lines to one of the plurality of output data create lines. Each switch cell includes a switch control switch signal storage circuit for storing a switching control signal for Control a connection between a corresponding input data line and a corresponding output data line as well as a Output data signal application circuit for applying an output data signals defined by a TTL level to which correspond appropriate output data line in response to a signal on the corresponding input data line.

Wenn die Schaltsteuersignalspeicherschaltung ein Schaltsteuersi gnal, das die Aktivierung angibt, speichert, stellt die Ausgabe datensignalanlegeschaltung erste und zweite vorzuziehende Logiksi gnale als Ausgabedatensignale bereit, als Reaktion auf das Signal auf der entsprechenden Eingabedatenleitung. Wenn die Schaltsteuer signalspeicherschaltung ein Schaltsteuersignal speichert, das die Aktivierung angibt, erzeugt die Ausgabedatensignalanlegeschaltung erste und zweite nicht-vorzuziehende Logiksignale als Ausgabeda tensignale als Reaktion auf das Signal auf der entsprechenden Ein gabedatenleitung. Potentiale auf der Mehrzahl von Ausgabedatenlei tungen werden durch die ersten und zweiten vorzuziehenden Logiksi gnale bestimmt, die von der Schaltsignalspeichervorrichtung be reitgestellt werden. When the switching control latch circuit is a switching control gnal, which indicates the activation, stores the output data signal application circuit first and second logic logic preferable gnale as output data signals ready, in response to the signal on the corresponding input data line. If the switching tax latch circuit stores a switching control signal that the Indicates activation, the output data signal application circuit generates first and second non-preferable logic signals as output data tensignals in response to the signal on the corresponding on data line. Potentials on the majority of output data The first and second logic logic are preferable gnale determined by the switching signal storage device be be provided.

Im Betrieb legt eine Ausgabedatensignalanlegeschaltung in jeder Schaltzelle ein Ausgabedatensignal, das durch den TTL-Pegel defi niert ist, an, so daß die Signalübertragungsrate höher als die eines Ausgabedatensignals wird, das sich im Bereich eines herkömm lichen MOS-Pegels ändert.In operation, an output data signal application circuit puts in each Switching cell an output data signal, which is defined by the TTL level niert, so that the signal transmission rate higher than that an output data signal that is in the range of a conventional Liche MOS level changes.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.Further features and advantages of the invention result from the description of exemplary embodiments with reference to the figures.

Von den Figuren zeigenShow from the figures

Fig. 1 ein Blockdiagramm eines Kreuzungspunkt-Schalt-LSI zum Illustrieren einer Ausführungsform; Fig. 1 is a block diagram of a crosspoint switching LSI for illustrating an embodiment;

Fig. 2 schematisches Diagramm einer Schaltung der in Fig. 1 gezeigten Einheitsschaltzelle; Fig. 2 is a schematic diagram of a circuit of the unit switch cell shown in Fig. 1;

Fig. 3 ein Schemadiagramm einer Schaltung einer Einheits schaltzelle entsprechend einer anderen Ausführungs form; Fig. 3 is a schematic diagram of a circuit of a unit switch cell according to another embodiment;

Fig. 4 ein Schemadiagramm einer Schaltung einer Einheits schaltzelle entsprechend einer weiteren Ausfüh rungsform; Fig. 4 is a schematic diagram of a circuit of a unit switch cell according to another embodiment;

Fig. 5 ein Schemadiagramm einer Schaltung einer Einheits schaltzelle entsprechend einer noch weiteren Aus führungsform; Fig. 5 is a schematic diagram of a circuit of a unit switch cell according to a still further embodiment;

Fig. 6 ein Blockdiagramm eines Kreuzungspunkt-Schalt-LSI entsprechend einer weiteren Ausführungsform; Fig. 6 is a block diagram of a crosspoint switching LSI according to another embodiment;

Fig. 7 ein Schemadiagramm der Einheitsschaltzelle aus Fig. 6; Fig. 7 is a schematic diagram of the unit switch cell of Fig. 6;

Fig. 8 ein Schemadiagramm der Pegelkonverterschaltung für Eingänge, wie in Fig. 6 gezeigt; Fig. 8 is a schematic diagram of the level converter circuit for inputs as shown in Fig. 6;

Fig. 9 ein Schemadiagramm der Pegelkonverterschaltung für Ausgänge, wie in Fig. 7 gezeigt; Fig. 9 is a schematic diagram of the level converter circuit for outputs as shown in Fig. 7;

Fig. 10 eine Tabelle mit der Spannungsübertragung jedes Knotens in der in Fig. 7 gezeigten Einheitsschalt zelle; Fig. 10 is a table showing the voltage transfer of each node in the unit switching cell shown in Fig. 7;

Fig. 11 eine Konzeptansicht mit dem Aufbau eines Kommunika tionssystems mit einem ATM; FIG. 11 is a conceptual view showing the structure of a communica tion system with an ATM;

Fig. 12 eine Konzeptansicht mit dem prinzipiellen Betrieb einer ATM-Vermittlungsvorrichtung; FIG. 12 is a conceptual view showing the basic operation of an ATM switching device;

Fig. 13 ein Blockdiagramm einer herkömmlichen ATM-Vermitt lungsvorrichtung; Fig. 13 is a block diagram of a conventional ATM switching device;

Fig. 14 ein Blockdiagramm eines herkömmlichen Kreuzungs punkt-Schalt-LSI; Fig. 14 is a block diagram of a conventional cross point switching LSI;

Fig. 15 ein Blockschaltbild einer Schaltzellenmatrix eines herkömmlichen Kreuzungspunkt-Schalt-LSI; FIG. 15 is a block diagram of a switching cell array of a conventional cross-point switching LSI;

Fig. 16 ein Schemadiagramm einer Schaltung einer herkömm lichen Einheitsschaltzelle; FIG. 16 is a schematic diagram of a circuit of a switching herkömm handy unit cell;

Fig. 17 ein Zeitdiagramm zum Illustrieren des Betriebs der in Fig. 16 gezeigten Einheitsschaltzelle; und Fig. 17 is a timing chart illustrating the operation of the unit switch cell shown in Fig. 16; and

Fig. 18 eine Tabelle mit der Potentialübertragung eines Knotens in jeder Einheitsschaltzelle nach den Fig. 7 und 16. Fig. 18 is a table with the potential transfer of a node in each unit switch cell shown in FIGS. 7 and 16.

Wie in Fig. 1 gezeigt, umfaßt ein Kreuzungspunkt-Schalt-LSI 400 ein Eingabedatenregister 4, das mit Eingabeschaltungen 41-4m versehen ist, ein Ausgabedatenregister 5, das mit Ausgabeschaltun gen 51-5n versehen ist, sowie Einheitsschaltzellen SC, die in m- Zeilen und n-Spalten angeordnet sind. Jede der Eingabeschaltungen 41-4m ist mit einem Eingabedatenleitungspaar in jeder Zeile ver bunden, während jede der Ausgabeschaltungen 51-5n mit einem Aus gabedatenleitungspaar in jeder Spalte verbunden ist. Ladeschaltun gen 31 bis 3n (Lastschaltungen) sind jeweils zwischen einem Ver sorgungspotential V_DD und den Ausgabeleitungspaaren verbunden. Ob wohl der in Fig. 1 gezeigte Kreuzungspunkt-Schalt-LSI 400 Schal tungen umfaßt, die dem in Fig. 14 gezeigten Zeilenauswahldecoder 103 und Schaltsteuerregister 104 entsprechen, sind diese aus Grün den der Vereinfachung nicht gezeigt. Es wird darauf hingewiesen, daß die Linie 400 auch ein Halbleitersubstrat andeutet. . As shown in Fig 1, 400 comprises a crosspoint switching LSI, an input data register 4, with input circuits 41 - is provided 4 m, an output data register 5, the gene with spent Esch Altun 51-5 n is provided, and unit switch cells SC, which in m rows and n columns are arranged. Each of the input circuits 41-4 m is ver connected to an input data line pair in each row, while each of the output circuits 51-5 n is connected to a transfer from the data line pair in each column. Charge circuits 31 to 3 n (load circuits) are each connected between a supply potential V _DD and the output line pairs. Whether the cross point switching LSI shown in FIG. 1 includes 400 circuits corresponding to the row selection decoder 103 and switching control register 104 shown in FIG. 14, these are not shown for reasons of simplification. It should be noted that line 400 also indicates a semiconductor substrate.

Jede der Eingabeschaltungen 41-4m, beispielsweise die Eingabe schaltung 41, legt komplementäre Datensignale (zueinander inver tierte Datensignale oder differentielle Datensignale) an ein Ein gabedatenleitungspaar 1a und 1b an, als Reaktion auf eine ATM-Zel le, die über eine Eingabeleitung 211 angelegt wird, während jede der Ausgabeschaltungen 51-5n, beispielsweise die Ausgabeschaltung 51, differentielle Datensignale auf einem Ausgabedatenleitungspaar 2a und 2b empfängt, zum Anlegen der die ATM-Zelle bildenden Daten signale an eine Ausgabeleitung 221.Each of the input circuits 41 - 4 m, for example the input circuit 41 , applies complementary data signals (mutually inverted data signals or differential data signals) to an input data line pair 1 a and 1 b, in response to an ATM cell which has an input line 211 is applied while each of the output circuits 51 - 5 n, for example the output circuit 51 , receives differential data signals on an output data line pair 2 a and 2 b, for applying the data signals forming the ATM cell to an output line 221 .

Die Fig. 2 ist ein Schemadiagramm einer Schaltung der in Fig. 1 gezeigten Einheitsschaltzelle. Eine Schaltzelle SCa aus Fig. 2 kann als Schaltzelle SC im Kreuzungspunkt-Schalt-LSI 400, wie in Fig. 1 gezeigt, angepaßt werden. FIG. 2 is a schematic diagram of a circuit of the unit switch cell shown in FIG. 1. A switching cell SCa from FIG. 2 can be adapted as a switching cell SC in the crosspoint switching LSI 400 , as shown in FIG. 1.

Wie in Fig. 2 gezeigt, umfaßt die Einheitsschaltzelle SCa NMOS- Transistoren 61-64, eine Slave-Verriegelungsschaltung 110 sowie eine Master-Verriegelungsschaltung 111. Gates der Transistoren 61 und 63 sind so verbunden, daß sie ein vorliegendes Schaltsteuersi gnal CNT empfangen, das in der Slave-Verriegelungsschaltung 111 gehalten ist, das Gate des Transistors 62 ist mit der Eingabeda tenleitung 1a verbunden, das Gate des Transistors 64 ist mit der Eingabedatenleitung 1b verbunden, der Drain des Transistors 61 ist mit der Ausgabedatenleitung 2a verbunden und der Drain des Transi stors 63 ist mit der Ausgabedatenleitung 2b verbunden.As shown in FIG. 2, the unit switching cell SCa comprises NMOS transistors 61-64 , a slave latch 110 and a master latch 111 . Gates of the transistors 61 and 63 are connected so as to receive a present Schaltsteuersi gnal CNT, which is held in the slave latch circuit 111, the gate of transistor 62 is connected to the Eingabeda tenleitung 1 a connected to the gate of transistor 64 is connected the input data line 1 b connected, the drain of the transistor 61 is connected to the output data line 2 a and the drain of the transistor 63 is connected to the output data line 2 b.

Ladeschaltung 31 umfaßt PMOS-Transistoren 31a und 31b, die eine Stromspiegelschaltung bilden. Die Transistoren 31a und 31b sind zwischen dem Versorgungspotential V_DD und den Ausgabedatenleitungen 2a bzw. 2b verbunden. Charging circuit 31 comprises PMOS transistors 31 a and 31 b, which form a current mirror circuit. The transistors 31 a and 31 b are connected between the supply potential V _DD and the output data lines 2 a and 2 b.

Eine Beschreibung des Anlegens des Schaltsteuersignals CNT an die Master-Verriegelungsschaltung 111 und die Slave-Verriegelungs schaltung 110 wird nicht durchgeführt, da diese der in Fig. 16 gezeigten herkömmlichen Einheitsschaltzelle entspricht. Die Schaltoperation der Schaltzelle SCa wird wie folgt durchgeführt, als Reaktion auf das vorliegende Schaltsteuersignal CNT, das in der Slave-Verriegelungsschaltung 110 gehalten wird.A description of the application of the switching control signal CNT to the master latch circuit 111 and the slave latch circuit 110 is not made because it corresponds to the conventional unit switch cell shown in FIG. 16. The switching operation of the switching cell SCa is performed as follows in response to the present switching control signal CNT held in the slave latch circuit 110 .

Wenn zuerst die Slave-Verriegelungsschaltung 110 das Schaltsteuer signal CNT auf hohem Pegel hält, werden die Transistoren 61 und 63 eingeschaltet. Wenn daher ein Signal auf der Eingabedatenleitung 1a sich auf hohem Pegel befindet, wird die Ausgabedatenleitung 2a mit einem Signal auf niedrigem Pegel versehen. Da ein Signal auf der Eingabedatenleitung 1b sich auf niedrigem Pegel befindet, ist die Ausgabedatenleitung 2b nicht mit einem Erdpotential verbunden, so daß ein Potential auf der Ausgabedatenleitung 2b hohen Pegel erreicht, durch Operation der Stromspiegelschaltung in der Lade schaltung 31. Ein Differentialpotential (Differenzpotential) zwi schen den Ausgabedatenleitungen 2a und 2b wird als Ausgabedaten signale ODa und ODb an die in Fig. 1 gezeigte Ausgabeschaltung 51 übertragen, die ein Ausgabesignal bereitstellt, das eine ausgege bene ATM-Zelle anzeigt. Wenn die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf niedrigem Pegel hält, sind die Transistoren 61 und 63 stets ausgeschaltet. Daher ist das Eingabe datenleitungspaar 1a und 1b elektrisch nicht mit dem Ausgabedaten leitungspaar 2a und 2b verbunden. Mit anderen Worten, eine einge gebene ATM-Zelle auf dem Eingabedatenleitungspaar 1a und 1b wird nicht an das Ausgabedatenleitungspaar 2a und 2b angelegt.First, when the slave latch circuit 110 holds the switching control signal CNT high, the transistors 61 and 63 are turned on. Therefore, when a signal on the input data line 1 a is at a high level, the output data line 2 a is provided with a signal at a low level. Since a signal on the input data line 1 b is at a low level, the output data line 2 b is not connected to a ground potential, so that a potential on the output data line 2 b reaches a high level by operation of the current mirror circuit in the charging circuit 31 . A differential potential (differential potential) between the output data lines 2 a and 2 b is transmitted as output data signals ODa and ODb to the output circuit 51 shown in FIG. 1, which provides an output signal which indicates an output ATM cell. When the slave latch circuit 110 holds the switching control signal CNT low, the transistors 61 and 63 are always off. Therefore, the input data line pair 1 a and 1 b is not electrically connected to the output data line pair 2 a and 2 b. In other words, an entered ATM cell on the input data line pair 1 a and 1 b is not applied to the output data line pair 2 a and 2 b.

In der in Fig. 2 gezeigten Einheitsschaltzelle SCa bilden die Transistoren 62 und 64 eine Treiberschaltung, die auf eingegebene Datensignale IDa und IDb reagiert, zum Treiben der Ausgabedaten leitungen 2a und 2b.In the unit switching cell SCa shown in FIG. 2, the transistors 62 and 64 form a driver circuit which reacts to input data signals IDa and IDb for driving the output data lines 2 a and 2 b.

Ferner bilden die Transistoren 61 und 63 eine Aktivierungsschal tung, die auf das Schaltsteuersignal CNT reagiert, das in der Sla ve-Verriegelungsschaltung 110 gehalten wird, zum Aktivieren der durch die Transistoren 62 und 64 gebildeten Treiberschaltung. Furthermore, the transistors 61 and 63 form an activation circuit which is responsive to the switching control signal CNT held in the slave latch circuit 110 for activating the driver circuit formed by the transistors 62 and 64 .

Die Fig. 3 ist ein Schaltbild einer Einheitsschaltzelle entspre chend einer anderen Ausführungsform der vorliegenden Erfindung. Wie in Fig. 3 gezeigt, umfaßt eine Einheitsschaltzelle SCb NMOS- Transistoren 65 und 66, die eine Treiberschaltung zum Treiben der Ausgabedatenleitungen 2a und 2b bilden, sowie einen NMOS-Transi stor 67, der eine Aktivierungsschaltung bildet. Eine Beschreibung der anderen Teile der Schaltung wird ausgelassen, da diese diesel ben wie bei der in Fig. 2 gezeigten Schaltzelle SCa sind. Fig. 3 is a circuit diagram of a unit switching cell according to another embodiment of the present invention. As shown in Fig. 3, a unit switching cell SCb NMOS transistors 65 and 66 , which form a driver circuit for driving the output data lines 2 a and 2 b, and an NMOS transistor 67 , which forms an activation circuit. A description of the other parts of the circuit is omitted because they are the same as the switch cell SCa shown in FIG. 2.

Der eine Aktivierungsschaltung bildende einzelne Transistor 76 aktiviert eine Treiberschaltung, die durch die Transistoren 65 und 66 gebildet wird, als Reaktion auf das Schaltsteuersignal CNT, das in der Slave-Verriegelungsschaltung 110 gehalten wird. Eine Be schreibung der Schaltoperation wird nicht durchgeführt, da diese dieselbe wie bei der in Fig. 2 gezeigten Schaltzelle SCa ist.The single transistor 76 constituting an activation circuit activates a driver circuit formed by the transistors 65 and 66 in response to the switching control signal CNT held in the slave latch circuit 110 . The switching operation is not described because it is the same as that of the switching cell SCa shown in FIG. 2.

Die Fig. 4 ist ein Schemadiagramm einer Schaltung einer Einheits schaltzelle entsprechend einer weiteren Ausführungsform der vor liegenden Erfindung. Die in Fig. 4 gezeigte Schaltung ist bezüg lich einer Verminderung des Stromverbrauchs verbessert, verglichen mit der in Fig. 2 gezeigten Schaltung. Genauer gesagt sind PMOS- Transistoren 31c, 31d, 31e und 31f sowie NMOS-Transistoren 31g und 31h als Ladeschaltungen (Lastschaltungen) für die Ausgabedatenlei tungspaare 2a und 2b vorgesehen. Die NMOS-Transistoren 31g und 31h sind zwischen dem Erdpotential V_SS und dem Ausgabedatenleitungspaar 2a bzw. 2b verbunden und bilden eine Stromspiegelschaltung. Die Transistoren 31c und 31d sind zwischen dem Versorgungspotential V_DD und den Ausgabedatenleitungen 2a bzw. 2b verbunden. Die Gates der Transistoren 31c und 31d werden mit einer Steuerspannung VC1 ange steuert, die geeignet durch eine Steuerspannungserzeugungsschaltung 68 gesteuert wird, so daß die Einschaltwiderstände der Tran sistoren 31c und 31d für einen verminderten Stromverbrauch vor teilhafte Werte aufweisen. Entsprechend werden die Gates der Tran sistoren 31e und 31f ebenfalls mit einer Steuerspannung VC2 beauf schlagt, die von einer Steuerspannungserzeugungsschaltung 69 aus gegeben wird, so daß die Einschaltwiderstände der Transistoren 31e und 31f hinsichtlich eines verminderten Stromverbrauchs vorteil hafte Werte aufweisen. Mit anderen Worten verhindert der Betrieb der Transistoren 31c, 31d, 31e und 31f einen unnötigen Stromfluß über das Ausgabedatenleitungspaar 2a und 2b, wodurch der Stromver brauch verglichen mit der in Fig. 2 gezeigten Schaltung verrin gert werden kann. Die zur Ausgabeschaltung 51 aus Fig. 1 zu über tragenden Ausgabedatensignale ODa und ODb werden über Signallei tungen 2c und 2d übertragen. Fig. 4 is a schematic diagram of a circuit of a unit switch cell according to another embodiment of the present invention. The circuit shown in FIG. 4 is improved with respect to a reduction in power consumption compared to the circuit shown in FIG. 2. More specifically, PMOS transistors 31 c, 31 d, 31 e and 31 f and NMOS transistors 31 g and 31 h are provided as charging circuits (load circuits) for the output data line pairs 2 a and 2 b. The NMOS transistors 31 g and 31 h are connected between the ground potential V _SS and the output data line pair 2 a and 2 b and form a current mirror circuit. The transistors 31 c and 31 d are connected between the supply potential V _DD and the output data lines 2 a and 2 b. The gates of the transistors 31 c and 31 d are controlled with a control voltage VC1, which is suitably controlled by a control voltage generating circuit 68 , so that the on-resistances of the transistors 31 c and 31 d for a reduced current consumption have advantageous values. Accordingly, the gates of the transistors 31 e and 31 f are also struck with a control voltage VC2, which is output by a control voltage generating circuit 69 , so that the on-resistance of the transistors 31 e and 31 f have advantageous values with regard to a reduced current consumption. In other words, the operation of transistors 31 c, 31 d, 31 e and 31 f prevents an unnecessary current flow through the output data line pair 2 a and 2 b, whereby the current consumption can be reduced compared to the circuit shown in FIG. 2. The outputting circuit 51 of Fig. 1 to be transmitted output data signals ODA and ODB be obligations over Signallei 2 c and 2 d transferred.

Die Fig. 5 ist ein Schemadiagramm einer Schaltung einer Einheits schaltzelle entsprechend einer weiteren Ausführungsform. Vergli chen mit der in Fig. 4 gezeigten Schaltung, umfaßt die in Fig. 5 gezeigte Schaltung die Einheitsschaltzelle SCb aus Fig. 3 anstel le der Einheitsschaltzelle SCa. Der andere Schaltungsaufbau wird nicht beschrieben, da dieser derselbe wie in Fig. 4 ist.The Fig. 5 is a schematic diagram of a circuit of a unit switch cell according to another embodiment. Compared to the circuit shown in FIG. 4, the circuit shown in FIG. 5 comprises the unit switching cell SCb from FIG. 3 instead of the unit switching cell SCa. The other circuit structure will not be described because it is the same as in FIG. 4.

Die folgenden Vorteile lassen sich durch die Benutzung der in den Fig. 2 bis 5 gezeigten Schaltungen in einem Kreuzungspunkt- Schalt-LSI erreichen. Da die von den Einheitsschaltzellen SCa und SCb verarbeiteten Datensignale Differentialsignale sind, das heißt sich bei hoher Geschwindigkeit ändernde Daten, können Daten mit hoher Frequenz verarbeitet werden. Genauer gesagt, selbst wenn differentielle Eingabedatensignale IDa und IDb, die von zu über tragenden ATM-Zellen konvertiert wurden, mit hoher Geschwindigkeit schwingen, arbeitet die Schaltzellenschaltung differentiell, wo durch das differentielle Ausgeben der differentiellen Ausgabedaten ODa und ODb, die mit hoher Geschwindigkeit entsprechend den diffe rentiellen Eingabedatensignalen IDa und IDb schwingen, ermöglicht wird.The following advantages can be achieved by using the circuits shown in Figs. 2 to 5 in a cross point switching LSI. Since the data signals processed by the unit switching cells SCa and SCb are differential signals, that is, data changing at high speed, data can be processed at high frequency. More specifically, even when differential input data signals IDa and IDb converted from ATM cells to be transmitted vibrate at high speed, the switching cell circuit operates differentially, where by differential outputting the differential output data ODa and ODb corresponding to the high speed diffe profitable input data signals IDa and IDb swing, is made possible.

Da zusätzlich ein dem herkömmlichen Drei-Zustandspuffer 109 ent sprechender Schaltungsbereich durch drei oder vier MOS-Transisto ren ersetzt wird, kann eine durch die Einheitsschaltzelle auf ei nem Halbleitersubstrat belegte Fläche vermindert werden. Durch Benutzen der in den Fig. 2 bis 5 gezeigten Einheitsschaltzellen SCa und SCb kann eine Hochintegration eines Kreuzungspunkt-Schalt- LSI erreicht werden, und ebenso kann ein Kreuzungspunkt-Schalt-LSI für viele Leitungen erhalten werden.In addition, since a circuit area corresponding to the conventional three-state buffer 109 is replaced by three or four MOS transistors, an area occupied by the unit switching cell on a semiconductor substrate can be reduced. By using the unit switch cells SCa and SCb shown in Figs. 2 to 5, high integration of a cross point switch LSI can be achieved, and also a cross point switch LSI can be obtained for many lines.

Die Fig. 6 ist ein Blockschaltbild eines Kreuzungspunkt-Schalt- LSI entsprechend einer weiteren Ausführungsform. Wie in Fig. 6 gezeigt, umfaßt ein Kreuzungspunkt-Schalt-LSI 500 ein Eingabeda tenregister 8, das mit Pegelkonverterschaltungen 81-8m versehen ist, ein Ausgabedatenregister 9, das mit Pegelkonverterschaltungen 91 bis 9n versehen ist, sowie Schaltzellen SCc, die in m-Zeilen und n-Spalten angeordnet sind. Die Pegelkonverterschaltungen 81- 8m sind jeweils mit den in m-Zeilen angeordneten Eingabedatenlei tungen verbunden. Die Pegelkonverterschaltungen 91-9n sind je weils mit den in n-Spalten angeordneten Ausgabedatenleitungen ver bunden. Obwohl der in Fig. 6 gezeigte Kreuzungspunkt-Schalt-LSI 500 Schaltungen umfaßt, die dem in Fig. 14 gezeigten Zeilenaus wahldecoder 103 und dem Schaltsteuerregister 104 entsprechen, sind diese aus Gründen der vereinfachten Zeichnung nicht dargestellt. Die Linie 500 weist auch auf ein Halbleitersubstrat hin.The Fig. 6 is a block diagram of a crosspoint switching LSI according to another embodiment. . As shown in Figure 6, 500 comprises a crosspoint switching LSI a Eingabeda tenregister 8, with level converter circuits 81 - 8 is provided m, an output data register 9, which is provided with level converter circuits 91 through 9 n, and switching cells SCc, in m rows and n columns are arranged. The level converter circuits 81 - 8 m are each connected to the input data lines arranged in m lines. The level converter circuits 91 - 9 n are each connected to the output data lines arranged in n columns. Although the cross point switching LSI 500 shown in FIG. 6 includes circuits corresponding to the row selection decoder 103 shown in FIG. 14 and the switching control register 104 , these are not shown for the sake of the simplified drawing. Line 500 also indicates a semiconductor substrate.

Die im Eingabedatenregister 8 vorgesehenen Pegelkonverterschaltun gen 81-8m konvertieren Signalpegel von ATM-Zellen auf den Ein gabeleitungen 211 bis 21m von einem CMOS-Pegel auf einen TTL-Pe gel, während die Pegelkonvertierschaltungen 91-9n im Ausgabeda tenregister 9 die Signalpegel auf den Ausgabedatenleitungen vom TTL-Pegel auf CMOS-Pegel konvertieren. Details dieser Pegelkonver terschaltungen werden später beschrieben.The level converter circuits 81 - 8 m provided in the input data register 8 convert signal levels from ATM cells on the input lines 211 to 21 m from a CMOS level to a TTL level, while the level conversion circuits 91 - 9 n in the output data register 9 convert the signal levels Convert from the TTL level to the CMOS level on the output data lines. Details of these level converters will be described later.

Die Fig. 7 ist ein schematisches Schaltbild einer Schaltung der Einheitsschaltzelle SCc, die an den in Fig. 6 gezeigten Kreu zungspunkt-Schalt-LSI 500 angepaßt ist. Wie in Fig. 7 gezeigt, umfaßt die Einheitsschaltzelle SCc die Master-Verriegelungsschal tung 111, die Slave-Verriegelungsschaltung 110, einen NPN-Transi stor 74 zum Treiben der Ausgabedatenleitung 2 sowie eine Basis spannungssteuerschaltung 70 zum Steuern einer Basisspannung des Transistors 74. Die Basisspannungssteuerschaltung 70 umfaßt PMOS- Transistoren 71 und 72 sowie einen NPN-Transistor 73. Der Transi stor 72 ist mit seinem Gate zum Empfangen des Schaltsteuersignals CNT verbunden, das von der Slave-Verriegelungsschaltung 110 gehal ten wird. Das Gate des Transistors 71 empfängt ein Schaltsteuersi gnal/CNT, das durch einen Inverter 75 invertiert wurde. Der Tran sistor 73 dient als Diode, wobei dessen Kollektor und Basis ver bunden sind. FIG. 7 is a schematic circuit diagram of a circuit of the unit switching cell SCc, which is adapted to the crossing point switching LSI 500 shown in FIG. 6. As shown in Fig. 7, the unit switch cell SCc includes the master latch TIC 111, the slave latch circuit 110, an NPN Transistor stor 74 for driving the output data line 2 and a base voltage control circuit 70 for controlling a base voltage of the transistor 74. The base voltage control circuit 70 includes PMOS transistors 71 and 72 and an NPN transistor 73 . The transistor 72 is connected to its gate for receiving the switching control signal CNT, which is held by the slave latch circuit 110 . The gate of transistor 71 receives a switching control signal / CNT that has been inverted by an inverter 75 . The transistor 73 serves as a diode, the collector and base of which are connected.

Die Master-Verriegelungsschaltung 111 und die Slave-Verriegelungs schaltung 110, die denselben Schaltungsaufbau die im herkömmlichen Fall nach Fig. 16 haben, und die auf dieselbe Weise arbeiten, werden nicht beschrieben.The master latch circuit 111 and the slave latch circuit 110 , which have the same circuit construction as in the conventional case of Fig. 16 and which operate in the same manner, will not be described.

Die Fig. 8 ist ein Schaltbild der Pegelkonvertierschaltung 81 für den Eingang, wie in Fig. 6 gezeigt. Wie in Fig. 8 gezeigt, um faßt die Pegelkonvertierschaltung 81 einen PMOS-Transistor 81, einen NMOS-Transistor 82, eine Konstantstromquelle 83 sowie einen NPN-Transistor 84. Die Gates der Transistoren 81 und 82 sind zum Empfangen von Datensignalen, das heißt der ATM-Zellen, auf der Eingabeleitung 211 verbunden. FIG. 8 is a circuit diagram of the level conversion circuit 81 for the input as shown in FIG. 6. As shown in FIG. 8, the level conversion circuit 81 includes a PMOS transistor 81 , an NMOS transistor 82 , a constant current source 83 and an NPN transistor 84 . The gates of transistors 81 and 82 are connected on input line 211 to receive data signals, i.e., the ATM cells.

Wenn im Betrieb ein Eingabesignal eines niedrigen Pegels angelegt wird, wird der Transistor 81 eingeschaltet und ein Signal ID mit einem Potential V_DD wird an die Eingabedatenleitung 1 angelegt. Wenn andererseits ein Eingabesignal mit hohem Pegel angelegt wird, wird der Transistor 82 angeschaltet, wodurch der NPN-Transistor 84 eingeschaltet wird und das Signal ID mit einem Potential V_DD-V_BE an die Eingabedatenleitung 1 angelegt wird, wobei V_BE eine Basis- Emitterspannung (etwa 0,7 Volt) des NPN-Transistors 84 angibt. Als Ergebnis konvertiert die Pegelkonverterschaltung 81 ein Eingabesi gnal, das sich in einem Bereich des CMOS-Pegels ändert, auf ein Signal ID, das sich im Bereich des TTL-Pegels ändert. Die Kon stantstromquelle 13 arbeitet so, daß sie einen verbrauchten Strom auf einen vorbestimmten Wert beschränkt, wenn der Transistor 84 eingeschaltet wird.When an input signal of a low level is applied in operation, the transistor 81 is turned on and a signal ID with a potential V _DD is applied to the input data line 1 . On the other hand, when a high level input signal is applied, transistor 82 is turned on, turning on NPN transistor 84 and applying signal ID with a potential V _DD -V _BE to input data line 1 , where V _{BE is} a base emitter voltage (about 0.7 volts) of NPN transistor 84 indicates. As a result, the level converter circuit 81 converts an input signal that changes in a range of the CMOS level to a signal ID that changes in a range of the TTL level. The constant current source 13 operates to limit a consumed current to a predetermined value when the transistor 84 is turned on.

Die Fig. 9 ist ein Diagramm der Pegelkonverterschaltung 91 für die Ausgabe, wie in Fig. 6 gezeigt. Wie in Fig. 9 gezeigt, um faßt die Pegelkonverterschaltung 91 eine Konstantstromquelle 90, die eine Differentialverstärkerschaltung bildet NPN-Transistoren 91 und 92, Widerstände 93 und 94, eine Konstantstromquelle 95, NPN-Transistoren 98 und 99, die eine Stromspiegelschaltung bilden, sowie PMOS-Transistoren 96 und 97. Die Basis des Transistors 91 ist so verbunden, daß sie ein Ausgabedatensignal OD über die Aus gabedatenleitung 2 empfängt. Die Basis des Transistors 92 ist mit einem Ausgang der Konstantspannungsquelle 95 verbunden. Ein gemein sam verbundener Knoten der Transistoren 97 und 99 ist mit der Aus gabeleitung 221 verbunden. FIG. 9 is a diagram of the level converter circuit 91 for output as shown in FIG. 6. As shown in Fig. 9, the level converter circuit 91 includes a constant current source 90 which forms a differential amplifier circuit NPN transistors 91 and 92 , resistors 93 and 94 , a constant current source 95 , NPN transistors 98 and 99 which form a current mirror circuit, and PMOS -Transistors 96 and 97 . The base of the transistor 91 is connected to receive an output data signal OD via the output data line 2 . The base of transistor 92 is connected to an output of constant voltage source 95 . A commonly connected node of transistors 97 and 99 is connected to output line 221 .

Die Differenzverstärkerschaltung, die einen Komparator bildet, vergleicht ein Potential eines Signals auf der Ausgabedatenleitung 2 mit einer aus der Konstantspannungsquelle 95 ausgegebenen Span nung. Die Transistoren 96 und 97 arbeiten als Reaktion auf ein Differenzsignal, das aus der Differenzverstärkerschaltung ausgege ben wird. Da die Ausgabedatenleitung 221 durch den PMOS-Transistor 97 und den NMOS-Transistor 99 betrieben wird, werden Ausgabesigna le, die sich im Bereich des CMOS-Pegels ändern, an die Ausgabelei tung 221 als eine ATM-Zelle angelegt.The differential amplifier circuit, which forms a comparator, compares a potential of a signal on the output data line 2 with a voltage output from the constant voltage source 95 . Transistors 96 and 97 operate in response to a differential signal that is output from the differential amplifier circuit. Since the output data line 221 is operated by the PMOS transistor 97 and the NMOS transistor 99 , output signals that change in the range of the CMOS level are applied to the output line 221 as an ATM cell.

Wie in Fig. 7 gezeigt, wird nachfolgend eine Schaltoperation der Einheitsschaltzelle SCc beschrieben. Die Fig. 10 ist eine Tabelle mit einer Spannungsübertragung von jedem Knoten in der in Fig. 7 gezeigten Einheitsschaltzelle SCc. Die Knoten N2-N5 aus Fig. 10 entsprechen den Knoten N2-N5 aus Fig. 7, während die Knoten N1, N2 und N6 aus Fig. 10 den Knoten N1, N2 bzw. N6 aus Fig. 6 ent sprechen.As shown in FIG. 7, a switching operation of the unit switching cell SCc will be described below. FIG. 10 is a table showing voltage transmission from each node in the unit switching cell SCc shown in FIG. 7. The nodes N2-N5 in Fig. 10 correspond to the nodes N2-N5 in Fig. 7, while the nodes N1, N2 and N6 of FIG. 10 speak to the node N1, N2 and N6 of FIG. 6 ent.

Wenn ein Potential auf dem Knoten N1 auf der Eingabeleitung 211 sich auf hohem Pegel befindet, das heißt dem Potential V_DD, wird ein Potential des Knotens N2 auf der Eingabedatenleitung 1 zum Potential V_DD-V_VE durch die Operation der Pegelkonverterschaltung 81, und während das Potential des Knotens N1 sich auf niedrigem Pegel befindet, das heißt dem Potential V_SS, wird das Potential auf dem Knoten N2 zum Spannungsversorgungspotential V_DD.When a potential on the node N1 on the input line 211 is high, that is, the potential V _DD , a potential of the node N2 on the input data line 1 becomes the potential V _DD -V _VE by the operation of the level converter circuit 81 , and during the potential of the node N1 is at a low level, that is to say the potential V _SS , the potential on the node N2 becomes the voltage supply potential V _DD .

Wenn zuerst die Schaltzelle SCc eingeschaltet wird, wobei die Sla ve-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf hohem Pegel hält, wird der in Fig. 7 gezeigte Transistor 71 eingeschal tet und der Transistor 72 ausgeschaltet. Folglich wird in etwa dasselbe Potential wie das des Knotens N2 an den Knoten N3 an die Basis des NPN-Transistors 7 angelegt. Der NPN-Transistor 74 rea giert auf das Potential auf der Eingabedatenleitung 1 und gibt selektiv ein Potential V_DD-2V_BE oder V_DD-V_BE (Knoten N4). Ein Po tential am Knoten N5 auf der Ausgabesignalleitung 2 entspricht daher dem Potential des Knotens N4 an einem Emitter des NPN-Tran sistors 74. Genauer gesagt, wenn die Schaltzelle SCc eingeschaltet ist, folgt auf eine Ausgangsspannung des NPN-Transistors 74 (ein Potential des Knotens N4) ein Potential auf der Ausgabedatenlei tung 2.First, when the switch cell SCc is turned on, the Sla ve latch circuit 110 keeps the switching control signal CNT at a high level, the transistor 71 shown in Fig. 7 is switched OFF and the transistor 72 off. Consequently, approximately the same potential as that of node N2 is applied to node N3 to the base of NPN transistor 7 . The NPN transistor 74 reacts to the potential on the input data line 1 and selectively gives a potential V _DD -2V _BE or V _DD -V _BE (node N4). A potential at node N5 on output signal line 2 therefore corresponds to the potential of node N4 at an emitter of NPN transistor 74 . More specifically, when the switching cell SCc is turned on, an output voltage of the NPN transistor 74 (a potential of the node N4) is followed by a potential on the output data line 2 .

Wenn die Schaltzelle SCc ausgeschaltet ist, hält die Slave-Verrie gelungsschaltung 110 das Schaltsteuersignal CNT auf niedrigem Pe gel, und daher wird die Schaltzelle SCc in einen Aus-Zustand ge bracht. In diesem Fall wird der Transistor 71 ausgeschaltet und der Transistor 72 eingeschaltet, und ein Potential des Knotens N3 am Emitter des NPN-Transistors 73 wird zu V_DD-2V_BE (wenn ein Po tential des Knotens N2 V_DD-V_BE beträgt) oder zu V_DD-V_BE (wenn das Potential des Knotens N2 V_DD beträgt). Wenn der Transistor 74 als Reaktion auf das Potential des Knotens N3 eingeschaltet wird, wird in diesem Fall das Emitterpotential des Transistors 74, das heißt ein Potential des Knotens N4, zu V_DD-3V_BE oder V_DD-2V_BE.When the switch cell SCc is turned off, the slave latch circuit 110 holds the switch control signal CNT at a low level, and therefore the switch cell SCc is brought into an off state. In this case, the transistor 71 is turned off and the transistor 72 is turned on, and a potential of the node N3 at the emitter of the NPN transistor 73 becomes V _DD -2V _BE (when a potential of the node N2 is V _DD -V _BE ) or to V _DD -V _BE (if the potential of the node is N2 V _DD ). In this case, when the transistor 74 is turned on in response to the potential of the node N3, the emitter potential of the transistor 74 , that is, a potential of the node N4, becomes V _DD -3V _BE or V _DD -2V _BE .

Wenn die Schaltzelle SCc ausgeschaltet ist, wird das Emitterpoten tial des Transistors 74, das heißt das Potential des Knotens N4, nicht an die Ausgabedatenleitung angelegt, was nachfolgend be schrieben wird. Wie in Fig. 6 gezeigt, sind beispielsweise Aus gänge von m in einer ersten Spalte angeordneten Schaltzellen mit der Ausgabedatenleitung 2 verbunden, um ein verdrahtetes OR zu bil den. Zusätzlich ist nur eine einzelne Schaltzelle der m Schaltzel len SCc, die das verdrahtete OR bilden, eingeschaltet, und die anderen Schaltzellen sind ausgeschaltet. Wie aus Fig. 10 zu sehen ist, reagiert ein Ausgabesignal der einzelnen eingeschalteten Schaltzelle (ein Potential des Knotens N4) auf zu übertragendes Datensignal und wird zu V_DD-2V_BE oder V_DD-V_BE. Ein Ausgabepoten tial der anderen ausgeschalteten Schaltzellen (ein Potential des Knotens N4) wird zum Potential V_DD-3V_BE oder V_DD-2V_BE. Daher ent spricht ein Potential auf der Ausgabesignalleitung 2, das heißt ein Potential am Knoten N5, dem Potential des Knotens N4 an der einzelnen eingeschalteten Schaltzelle, da die m mit der Ausgabesi gnalleitung 2 verbundenen Schaltzellen SCc das verdrahtete OR (ODER) bilden. Mit anderen Worten, die einzelne eingeschaltete Schaltzelle erzeugt als Ausgabesignal ein bevorzugtes Logiksignal, das durch das Potential V_DD-2V_BE oder V_DD-V_BE definiert wird.When the switching cell SCc is turned off, the emitter potential of the transistor 74 , that is, the potential of the node N4, is not applied to the output data line, which will be described below. As shown in FIG. 6, for example, outputs of m switch cells arranged in a first column are connected to the output data line 2 in order to form a wired OR. In addition, only a single switching cell of the m switching cells SCc, which form the wired OR, is switched on, and the other switching cells are switched off. As can be seen from FIG. 10, an output signal of the individual switched-on switching cell (a potential of the node N4) reacts to the data signal to be transmitted and becomes V _DD -2V _BE or V _DD -V _BE . An output potential of the other switched-off switching cells (a potential of the node N4) becomes the potential V _DD -3V _BE or V _DD -2V _BE . Therefore corresponds to a potential on the output signal line 2 , that is, a potential at the node N5, the potential of the node N4 at the individual switched-on switching cell, since the m switching cells SCc connected to the output signal line 2 form the wired OR (OR). In other words, the individual switched-on switching cell generates a preferred logic signal as the output signal, which is defined by the potential V _DD -2V _BE or V _DD -V _BE .

Als Ergebnis reagiert das Potential der Ausgabesignalleitung 2, das heißt das Potential des Knotens N5, auf das an die eingeschal tete Schaltzelle SCc angelegte Eingabesignal und ändert sich im Bereich des TTL-Pegels (d. h. V_DD-2V_BE bis V_DD-V_BE). Das Signal auf der Ausgabesignalleitung 2 wird an die in Fig. 9 gezeigte Pegel konverterschaltung 91 angelegt und auf ein Signal konvertiert, das sich im Bereich des CMOS-Pegels ändert (d. h. V_DD-V_SS).As a result, the potential of the output signal line 2 , that is, the potential of the node N5, reacts to the input signal applied to the switched-on switching cell SCc and changes in the range of the TTL level (ie V _DD -2V _BE to V _DD -V _BE ) . The signal on the output signal line 2 is applied to the level converter circuit 91 shown in Fig. 9 and converted to a signal which changes in the range of the CMOS level (ie V _DD -V _SS ).

Die Fig. 18 ist eine Tabelle mit dem Potentialübergang eines Kno tens in der in Fig. 7 gezeigten Einheitsschaltzellenschaltung SCc. Zum Vergleich mit einer herkömmlichen Schaltung ist die Ände rung des Potentials bei entsprechenden Knoten in der Einheits schaltzelle aus Fig. 16 ebenfalls dargestellt. Genauer gesagt, sind die Änderungen von jeweiligen Potentialen den Knoten N2, N3 und N5 aus Fig. 7 und die Knoten N12 und N15 sowie die Spannungen VG1 und VG2 aus Fig. 16 in Fig. 18 dargestellt. In der Zeichnung gibt V_TH 1 eine Schwellspannung des Transistors 120 aus Fig. 16 an (= etwa 1,5 Volt). FIG. 18 is a table showing the potential transition of a node in the unit switching cell circuit SCc shown in FIG. 7. For comparison with a conventional circuit, the change in the potential at corresponding nodes in the unit switching cell from FIG. 16 is also shown. More specifically, the changes in respective potentials of nodes N2, N3 and N5 from FIG. 7 and nodes N12 and N15 as well as voltages VG1 and VG2 from FIG. 16 are shown in FIG. 18. In the drawing, V _TH 1 indicates a threshold voltage of transistor 120 from FIG. 16 (= approximately 1.5 volts).

Wie aus Fig. 18 zu sehen, wenn die in Fig. 7 gezeigte Einheits schaltzelle SCc eingeschaltet ist, schwingt ein zu übertragendes Datensignal im Bereich des TTL-Pegels. Da ein in der herkömmlichen Einheitsschaltzelle (in Fig. 16 gezeigt) verarbeitetes Signal im Bereich des CMOS-Pegels schwingt, steigt und fällt das über die Einheitsschaltzelle SCc aus Fig. 7 übertragene Signal in einer kürzeren Periode verglichen mit der herkömmlichen Schaltung. Dies bedeutet, daß die in Fig. 7 gezeigte Einheitsschaltzelle SCc auf eine ATM-Zelle angewendet werden kann, die mit höherer Frequenz schwingt. Genauer gesagt wird eine Signalübertragungsrate im Kreu zungspunkt-Schalt-LSI verbessert.As can be seen from FIG. 18, when the unit switching cell SCc shown in FIG. 7 is switched on, a data signal to be transmitted oscillates in the region of the TTL level. Since a signal processed in the conventional unit switching cell (shown in Fig. 16) oscillates in the range of the CMOS level, the signal transmitted through the unit switching cell SCc of Fig. 7 rises and falls in a shorter period compared to the conventional circuit. This means that the unit switching cell SCc shown in Fig. 7 can be applied to an ATM cell that vibrates at a higher frequency. More specifically, a signal transmission rate is improved in the cross point switching LSI.

Wie oben beschrieben reagieren die Einheitsschaltzellenschaltungen aus den Fig. 2-5 auf differentielle Signale (Differenzsigna le) auf dem Eingabedatenleitungspaar 1a und 1b zum Treiben des Ausgabedatenleitungspaares 2a und 2b durch ihre Differentialopera tion, wodurch erreicht wird, daß das Ausgabedatenleitungspaar 2a und 2b mit höherer Geschwindigkeit betrieben wird. Zusätzlich wird jede der in den Fig. 2-5 gezeigten Einheitsschaltzellen ver glichen mit der in Fig. 16 gezeigten herkömmlichen Schaltung ver einfacht, durch Verminderung einer belegten Fläche auf dem Halb leitersubstrat, so daß eine höhere Integration eines Kreuzungs punkt-Schalt-LSI erreicht werden kann. As described above, the unit switching cell circuits from FIGS . 2-5 react to differential signals (difference signals) on the input data line pair 1 a and 1 b for driving the output data line pair 2 a and 2 b by their differential operation, thereby achieving that the output data line pair 2 a and 2 b is operated at higher speed. In addition, each of the unit switching cells shown in FIGS . 2-5 is simplified compared to the conventional circuit shown in FIG. 16 by reducing an occupied area on the semiconductor substrate, so that a higher integration of a crossover switching LSI is achieved can be.

Ferner verarbeitet die in Fig. 7 gezeigte Einheitsschaltzelle SCc ein Datensignal, das im Bereich des TTL-Pegels schwingt, und daher wird die zum Anstieg und Abfall des zu übertragenden Datensignals benötigte Zeit verkürzt. Genauer gesagt kann ein Datensignal auf der Eingabedatenleitung 1 mit höherer Geschwindigkeit an die Aus gabedatenleitung 2 angelegt werden.Furthermore, the unit switching cell SCc shown in Fig. 7 processes a data signal which oscillates in the range of the TTL level, and therefore the time required for the rise and fall of the data signal to be transmitted is shortened. More specifically, a data signal on the input data line 1 can transfer at a higher speed data line to the Off 2 are applied.

Claims

1. Electronic crossing point switching device with a plurality of input data line pairs ( 1 a, 1 b) which are arranged in a row and each transmit a plurality of differential input data signals,
a plurality of output data line pairs ( 2 a, 2 b), which are arranged in columns and each transmit a plurality of differential output data signals, and
a plurality of switch cells (SC) arranged in the rows and columns and selectively transmitting a differential signal on the plurality of input data line pairs to one of the plurality of output data line pairs,
where each of the switch cells
a switching control signal storage device ( 110 , 111 ) for storing a switching control signal for controlling a connection between a corresponding input data line pair and a corresponding output data line pair,
a differential driver device ( 62 , 64 ), responsive to a differential potential on the corresponding input data line pair, for differentially driving the corresponding output data line pair, and
an activation device ( 61 , 63 ), responsive to the shift control signal stored in the shift control signal storage device, for activating the differential driver device.

2. Electronic crosspoint switching device according to claim 1, characterized in that the switching control signal storage device comprises a previous switching control storage device ( 110 ) for storing a previous switching control signal which was transmitted in a previous period, and
a subsequent shift control memory device ( 111 ) for storing a subsequent shift control signal for a subsequent differential input data signal transmitted in a subsequent period of time.

3. Electronic crossing point switching device according to claim 2, characterized in that
the subsequent shift control signal storage device includes a master latch circuit ( 111 ) for latching the subsequent shift control signal for the subsequent differential input data signal transmitted in the subsequent time period, and
the previous shift control signal storage device includes a slave latch ( 110 ) for latching the previous shift control signal for the previous differential input data signal transmitted in the previous period.

4. Electronic crossing point switching device according to one of claims 1 to 3, characterized by a plurality of charging circuit devices ( 31 - 3 n), each connected between a first voltage supply potential and egg nem corresponding one of the plurality of output data line pairs.

5. Electronic crossing point switching device according to claim 4, characterized in that
the plurality of charging circuit devices comprises a plurality of current mirror circuit devices ( 31 a, 31 b) which are respectively connected between the first voltage supply potential and the corresponding one of the plurality of output data line pairs and
each of the current mirror circuits operates so that a current corresponding to that flowing in a data line of the corresponding one of the output data lines flows to the other data line.

6. Electronic crossing point switching device according to claim 4, characterized in that
the plurality of charging circuit devices, a plurality of power reduction means (31 c, 31 d) are bordered, respectively connected between the first power supply and egg nem corresponding one of the plurality of output data line pairs, for reducing a current flowing in the entspre sponding the output data line pairs.

7. Electronic crossing point switching device according to one of claims 1 to 6, characterized in that
the differential driver device
comprises a first switching device which is connected between a data line of the corresponding one of the output data line pairs and a second voltage supply potential and which responds to a signal on the one data line of the corresponding one of the input data line pairs for switching on, and
comprises a second switching device ( 64 ) which is connected between the other data line of the corresponding one of the output data line pairs and the second voltage supply potential, and which responds to a signal on the other data line of the corresponding input data line pairs for switching on.

8. Electronic crossing point switching device according to claim 7, characterized in that
the activation device comprises a third switching device ( 61 ), which is connected in series with the first switching device between the one data line corresponding to the output data line pairs and voltage supply potential, and which responds to the switching control signal for switching on, which is stored in the switching signal device and GE
a fourth switching device ( 63 ) connected in series with the second switching device between the other data line of the corresponding one of the output data line pairs, and responsive to the switching control signal for turning on, which is stored in the switching control signal storage device.

9. Electronic crossing point switching device according to claim 6, characterized in that
each of the current reducing devices comprises a first field effect transistor ( 61 c) connected between the first voltage supply potential and the one data line of the corresponding one of the output data line pairs, and
comprises a second field effect transistor ( 31 d) connected between the first voltage supply potential and the other data line of the corresponding one of the output data lines, the gates of the first and the second field effect transistor being connected and receiving a first predetermined control voltage.

10. Electronic crossing point switching device according to claim 9, characterized in that
each of the current reducing devices comprises a third field effect transistor ( 81c ) connected between the second voltage supply potential and the one data line of the corresponding one of the output data line pairs, and
comprises a fourth field effect transistor ( 31 f) connected between the second voltage supply potential and the other data line of the corresponding one of the output data line pairs, the gates of the third and fourth field effect transistors being connected and receiving a second predetermined control voltage.

11. Electronic cross-point switching device having a plurality of input lines (211 to 21 m), each receiving a plurality of data to be transmitted,
a plurality of output lines ( 221 - 22 n), each of which outputs a plurality of data to be transmitted,
a plurality of differential input data signal generating devices ( 41 - 4 m), each responding to data on a corresponding one of the plurality of input lines, for generating a corresponding differential input data signal,
a plurality of input data line pairs ( 1 a, 1 b), which are arranged in rows and each transmit the plurality of differential input data signals,
a plurality of output data line pairs (2 a, 2 b) which are arranged in columns and transfer a respective plurality of diffe rentiellen output data signals, and
a plurality of switch cells (SC) which are arranged in the rows and columns and which selectively apply the differential signals on the plurality of input data line pairs to one of the plurality of output data line pairs,
where each of the switch cells
a switching control signal storage device ( 110 , 111 ) for storing a switching control signal for controlling a connection between a corresponding input data line pair and a corresponding output data line pair,
a differential driver device ( 62 , 64 ) responsive to a differential potential on the corresponding one of the input data line pairs for differential driving the corresponding one of the output data line pairs, and
an activation device ( 61 , 63 ) which responds to the shift control signal stored in the shift control signal storage device for activating the differential driver device,
and a plurality of data hoppers (55-5 n), each len with a corresponding one of the corresponding differentially output data line pairs is connected to lines for applying data to be transmitted to the corresponding one of the plurality of output.

12. Electronic crosspoint switching device with
a plurality of input data lines ( 1 ) arranged in rows, each of which transmits a plurality of input data signals,
a plurality of output data lines ( 2 ) arranged in columns, each transmitting a plurality of output data signals, and
a plurality of switch cells (SCc) arranged in rows and columns, which selectively apply the signal on one of the plurality of input data lines to one of the plurality of output data lines,
where each of the switch cells
a switch control signal storage device ( 110 , 111 ) for storing a switch control signal for controlling a connection between a corresponding input data line and a corresponding output data line, and
an output data signal applying device ( 70 , 74 ) responsive to a signal on the corresponding input data line for applying an output data signal to the corresponding output data line, the output data signal applying device responding to the signal on the corresponding input data line to generate first and second preferred logic signals len as output data signals when the switching control signal storage device stores an activation-determining switching control signal,
the output data signal application device responds to the signal on the corresponding input data line to generate first and second non-preferred logic signals as output data signals when the switching control signal storage device stores a switching control signal determining deactivation,
wherein the potentials of the plurality of output data lines are determined by the first and second preferred logic signals generated by the switching control signal storage device.

13. Electronic crossing point switching device according to claim 12, characterized in that
the output data signal application device, which is arranged in some of the plurality of switch cells in a common column, forms a wired logic circuit.

14. Electronic crossing point switching device according to claim 13, characterized in that
the first and second preferred logic signals are first and second logic voltage signals defined by two predetermined voltage levels,
the first and second non-preferred logic signals are first and second reduced voltage logic signals, each defined by a voltage level that is lower than corresponding logic voltage levels of the first and second logic voltage levels.

15. Electronic crossing point switching device according to claim 12, characterized in that
the output data signal applying device includes a bipolar transistor ( 74 ) having its emitter connected to a corresponding one of the plurality of output data lines, the collector of the bipolar transistor being connected to a supply voltage and the transistor being responsive to a signal on the corresponding one of the plurality Input data lines react when switched on.

16. Electronic crossing point switching device according to claim 12, characterized in that
the switching control signal storage device includes a previous switching control signal storage device ( 110 ) for storing a previous switching control signal for a previous differential input data signal transmitted in a previous period of time, and
a subsequent switching control signal storage device ( 111 ) for storing a subsequent switching control signal for a subsequent differential input data signal transmitted in a subsequent period of time.

17. Electronic crossing point switching device according to claim 16, characterized in that
the subsequent shift control signal storage device includes a master latch circuit ( 111 ) for latching the subsequent shift control signal for the differential input data signal transmitted in a subsequent period of time, and
the previous switching control signal storage device includes a slave latch circuit ( 110 ) for latching the previous switching signal for the differential input data signal transmitted in the previous period.

18. An electronic cross-point switching device having a plurality of input lines (211 to 21 m), each receiving a plurality of received data, the receiving data is defined by a MOS logic level, with
a first level converter circuit ( 8 ) for converting the received data on the plurality of input lines into a plurality of input data signals defined by a TTL level,
a plurality of input data lines ( 1 ) which are arranged in rows and each transmit the plurality of input data signals,
a plurality of output data lines ( 2 ) which are arranged in columns and each transmit a plurality of output data signals and
a plurality of switch cells (SCc) which are arranged in rows and columns and selectively apply the signal on one of the plurality of input data lines to one of the plurality of output data lines,
where each of the switch cells
a switching signal storage device ( 110 , 111 ) for storing a switching control signal for controlling a connection between a corresponding input data line and a corresponding output data line, and
an output data signal application device ( 70 , 74 ), which reacts to a signal on the corresponding input data line, for applying an output data signal defined by a TTL level to the corresponding output data line,
wherein the output data signal applying device responds to the signal on the corresponding input data line to generate first and second preferred logic signals as output data signals when the switching control signal storage device stores a switching control signal designating activation,
the output data storage device responds to the signal on the corresponding input data line to generate first and second non-preferred logic signals as output data signals when the switching control signal storage device stores a switching control signal denoting deactivation, determines potentials of the plurality of output data lines by the first and second preferred logic signals provided by the shift control signal storage device
a second level converter device ( 9 ) for converting a signal on the plurality of output data lines into a plurality of transmission data defined by a MOS logic level, and
a plurality of output lines ( 221 - 22 n), each of which transmits the plurality of data to be transmitted.