DE4244900C2

DE4244900C2 - Electronic crossing point switching device

Info

Publication number: DE4244900C2
Application number: DE4244900A
Authority: DE
Inventors: Yoshio Matsuda; Harufusa Kondoh; Hiromi Notani; Isamu Hayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-01-18
Filing date: 1992-11-02
Publication date: 1997-01-09
Anticipated expiration: 2012-11-03

Description

Die vorliegende Erfindung bezieht sich auf eine elektronische Kreuzungspunkt-Schaltvorrichtung. Insbesondere bezieht sich die Erfindung auf einen Kreu zungspunkt-Schalt-LSI zum Vermitteln von Daten in einem asynchro nen Transfermodus (ATM) in einem Diensteintegrierenden Digitalnetz (ISDN).The present invention relates to an electronic Crossing point switching device. In particular, the invention relates to a cross Point switching LSI for switching data in an asynchro NEN transfer mode (ATM) in an integrated service digital network (ISDN).

In letzter Zeit sind die Anforderungen an einen asynchronen Trans fermodus (nachfolgend als ATM bezeichnet) in einem Breitband-Dien steintegrierenden Digitalnetz (nachfolgend als BISDN bezeichnet) angestiegen. Ein ATM ist als Netzwerk bekannt, das auf Kommunika tionsdienste mit verschiedenen Übertragungsraten und auf verschie dene Konversionsmodi anwendbar ist.Recently, the requirements for an asynchronous trans mode (hereinafter referred to as ATM) in a broadband service stone-integrating digital network (hereinafter referred to as BISDN) increased. An ATM is known as a network that communicates tion services with different transmission rates and on different whose conversion modes are applicable.

Die Fig. 6 ist eine Konzeptansicht mit dem Prinzip eines Kommu nikationssystems mit einem ATM. Wie in Fig. 6 gezeigt, ist ein Benutzerterminal 201 mit einer ATM-Austauschvorrichtung (Schnitt stellenvorrichtung) 202 in einem BISDN-Netzwerk 200 über eine Zu gangsleitung verbunden. Im ATM wird eine Serie von zu übertragen den Daten in kurze Datenblöcke aufgeteilt, die "ATM-Zellen" (ATM-Pakete) genannt werden. Jede ATM-Zelle wird in einen Zeitschlitz (Slot, kurzes Zeitintervall) eingefügt, der in vorbestimmten Zy klen wiederholt wird, und so übertragen wird. Jede ATM-Zelle um faßt einen Kopfbereich HD mit einer Zieladresse und einen Daten bereich DT mit zu übertragenden Daten. Eine ATM-Zelle weist eine Datenlänge von insgesamt 53 Bit auf. Fig. 6 is a conceptual view with the principle of a communication system with an ATM. As shown in FIG. 6, a user terminal 201 is connected to an ATM exchange device (interface device) 202 in a BISDN network 200 via an access line. In the ATM, a series of data to be transmitted is divided into short blocks of data called "ATM cells" (ATM packets). Each ATM cell is inserted into a time slot (slot, short time interval), which is repeated in predetermined cycles, and is thus transmitted. Each ATM cell comprises a header HD with a destination address and a data area DT with data to be transmitted. An ATM cell has a total data length of 53 bits.

Wie in Fig. 7 gezeigt, umfaßt die ATM-Austauschvorrichtung 202 Eingabeleitungen 241, 242, . . . und Ausgabeleitungen 251, 252, . . . Die Eingabeleitungen 241, 242, . . . sind mit Benutzerleitungen bei spielsweise mit Benutzerterminals verbunden. Die Ausgabeleitungen 251, 252, . . . sind mit Vorrichtungen verbunden, an die die Daten adressiert sind. Die ATM-Austauschvorrichtung 202 empfängt seriell eine ATM-Zelle über jede Eingabeleitung 241, 242 . . . und gibt die se selektiv an eine der Ausgabeleitungen 252, 252, . . . aus, ent sprechend einer Zieladresse im Kopfbereich HD der ATM-Zelle. Die obige Vermittlungsoperation (Austauschoperation) wird für jede ATM-Zelle durchgeführt.As shown in FIG. 7, the ATM exchange device 202 includes input lines 241 , 242,. . . and output lines 251 , 252 ,. . . The input lines 241 , 242,. . . are connected to user lines, for example to user terminals. The output lines 251 , 252 ,. . . are connected to devices to which the data is addressed. The ATM exchange device 202 serially receives an ATM cell via each input line 241 , 242 . . . and selectively passes it to one of the output lines 252 , 252 ,. . . from, corresponding to a destination address in the header HD of the ATM cell. The above switching operation (exchange operation) is performed for each ATM cell.

Die Fig. 8 ist ein Blockschaltbild einer herkömmlichen ATM-Aus tauschvorrichtung (ATM-Vermittlungsvorrichtung). Die in Fig. 8 gezeigte ATM-Austauschvorrichtung ist im DIGEST OF TECHNICAL PA PERS, 1990, IIEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, Seiten 30-31 beschrieben. Wie in Fig. 8 gezeigt, empfangen Pa ketpuffer 231 - 23m jeweils zu übertragende ATM-Zellen. Die vor übergehend in den Paketpuffern 231-23m gehaltenen ATM-Zellen wer den an einen Kreuzungspunkt-Schalt-LSI (eine Kreuzungspunkt-Ver mittlungsvorrichtung) 220 über die Eingabeleitungen 211 - 21m an gelegt. Ein Listenmodul 230 empfängt Vermittlungssteuerdaten SCD für den Kreuzungspunkt-Schalt-LSI 220 aus den ATM-Zellen in den Paket puffern 231 - 23m und legt die Vermittlungssteuerdaten SCD an den Kreuzungspunkt-Schalt-LSI 220 an unter Bezug auf die Zieladressen in den Kopfbereichen HD der ATM-Zellen. Fig. 8 is a block diagram of a conventional ATM exchange device (ATM switching device). The ATM exchange device shown in Fig. 8 is described in DIGEST OF TECHNICAL PA PERS, 1990, IIEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, pages 30-31. As shown in Figure 8, received previously downloaded package files 231 Pa -. 23 m, respectively to be transmitted ATM cells. Before merging into the packet buffers 231 - 23 m ATM cells held who to a crosspoint switching LSI (a crosspoint Ver averaging means) 220 through the input lines 211 - 21 m applied to. A list module 230 receives switching control data SCD to the crosspoint switching LSI 220 from the ATM cells into the packet buffer 231 to 23 m and sets the switching control data SCD to the crosspoint switching LSI 220 in with reference to the destination address in the head portions HD of the ATM cells.

Der Kreuzungspunkt-Schalt-LSI 220 verbindet selektiv eine Eingabe leitung und eine Ausgabeleitung in jedem Zeitschlitz als Reaktion auf die Vermittlungssteuerdaten (Schaltsteuerdaten) SCD, und daher werden die ATM-Zellen auf den Eingabeleitungen 211 - 21m auf die Ausgabeleitungen 221 - 22n geführt, als Reaktion auf die darin enthaltenen Zieladressen.The crosspoint switching LSI 220 selectively connects an input line and an output line in each time slot in response to the switching control data (switching control data) SCD, and therefore, the ATM cells on the input lines 211 - 21 m on the output lines 221 - 22n done , in response to the destination addresses contained therein.

Die Fig. 9 ist ein Blockschaltbild eines herkömmlichen Kreu zungspunkt-Schalt-LSI. Wie in Fig. 9 gezeigt, umfaßt ein Kreu zungspunkt-Schalt-LSI 300 eine Schaltzellenmatrix (Vermittlungs zellenmatrix) 106, in welcher Einheitsschaltzellen 105 in m-Zeilen und n-Spalten angeordnet sind, ein Eingabedatenregister 101, das mit den Eingabeleitungen 211 - 21m verbunden ist, sowie ein Aus gabedatenregister 102, das mit den Ausgabeleitungen 221 - 22n ver bunden ist, ein Schaltsteuerregister 104 zum Halten von Schalt steuerdaten (Vermittlungssteuerdaten) sowie einen Zeilenauswahlde coder 103. Fig. 9 is a block diagram of a conventional cross point switching LSI. . As shown in Figure 9, comprises a Kreu wetting point switching LSI 300, a switching cell array (switching cell array) 106, are arranged in which unit switch cells 105 in m-rows and n-columns, an input data register 101 to the input lines 211-21 m is connected, and an output data register 102 , which is connected to the output lines 221 - 22 n, a switching control register 104 for holding switching control data (switching control data) and a line selection decoder 103 .

Eine Einheitsschaltzelle 105 umfaßt eine Master-Verriegelungs schaltung 111, eine Slave-Verriegelungsschaltung 110 sowie einen Drei-Zustandspuffer 109. Die Master-Verriegelungsschaltung 111 hält ein Schaltsteuersignal (Vermittlungssteuersignal) CNT in ei nem aktuellen Zeitschlitz, während die Slave-Verriegelungsschal tung 110 ein Schaltsteuersignal in einem darauffolgenden Zeit schlitz hält. Der Drei-Zustandspuffer 109 verbindet elektrisch eine Eingabedatenleitung 107 und eine Ausgabedatenleitung 108 als Reaktion auf das gegenwärtige Schaltsteuersignal CNT, das in der Master-Verriegelungsschaltung 111 veriegelt ist.A unit switching cell 105 comprises a master latch circuit 111 , a slave latch circuit 110 and a three-state buffer 109 . The master lock circuit 111 holds a switching control signal (switching control signal) CNT in a current time slot, while the slave locking circuit 110 holds a switching control signal slot in a subsequent time. The three-state buffer 109 electrically connects an input data line 107 and an output data line 108 in response to the current switching control signal CNT, which is latched in the master latch circuit 111 .

Die Fig. 10 ist ein Blockschaltbild mit der in Fig. 9 gezeigten Schaltzellenmatrix 106. Wie in Fig. 10 gezeigt, sind Schaltzellen in m-Zeilen und n-Spalten angeordnet. Beispielsweise ist die eine Schaltzelle 105 mit der Eingabedatenleitung 107 und der Ausgabe datenleitung 108 verbunden. Die m-Eingabedatenleitungen sind in Zeilenrichtung angeordnet und jeweils mit den entsprechenden Ein gabeverriegelungsschaltungen im Eingabedatenregister 101 verbun den. Die n-Ausgabedatenleitungen sind in Spaltenrichtung angeord net und jeweils mit den entsprechenden Ausgabeverriegelungsschal tungen im Ausgabedatenleitungsregister 102 verbunden. FIG. 10 is a block diagram with the switch cell matrix 106 shown in FIG. 9. As shown in Fig. 10, switch cells are arranged in m rows and n columns. For example, the one switching cell 105 is connected to the input data line 107 and the output data line 108 . The m input data lines are arranged in the row direction and each connected to the corresponding input latch circuits in the input data register 101 . The n output data lines are arranged in the column direction and each connected to the corresponding output latch circuit in the output data line register 102 .

Die Fig. 11 ist ein Schaltungsdiagramm einer herkömm lichen Einheitsschaltzelle. Wie in Fig. 11 gezeigt, umfaßt die Schaltzelle den Drei-Zustandspuffer 109, die Slave-Verriegelungs schaltung 110 sowie die Master-Verriegelungsschaltung 111. Der Drei-Zustandspuffer 109 umfaßt NMOS-Transistoren 120 und 121, die in Serie zwischen einem Spannungsversorgungspotential V_DD und Erd potential V_SS verbunden sind, sowie 2 NOR-Gatter 122 und 123. Der Drei-Zustandspuffer 109 arbeitet wie folgt. Zuerst, wenn die Sla ve-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf nied rigem Pegel hält, verbindet der Drei-Zustandspuffer 109 elektrisch die Eingabedatenleitung 107 und die Ausgabedatenleitung 108. Ge nauer gesagt, wenn die Eingabedatenleitung 107 sich auf hohem Pe gel befindet, befindet sich die Ausgabedatenleitung 108 auf nied rigem Pegel. Wenn die Eingabedatenleitung 107 sich auf niedrigem Pegel befindet, ist die Ausgabedatenleitung 108 auf hohem Pegel. Mit anderen Worten, Daten auf der Eingabedatenleitung 107 werden auf die Ausgabedatenleitung 108 übertragen. Fig. 11 is a circuit diagram of a conventional unit switching cell. As shown in FIG. 11, the switch cell includes the three-state buffer 109 , the slave latch circuit 110 and the master latch circuit 111 . The three-state buffer 109 comprises NMOS transistors 120 and 121 , which are connected in series between a voltage supply potential V _DD and ground potential V _SS , and 2 NOR gates 122 and 123 . The three-state buffer 109 operates as follows. First, when the slave latch circuit 110 holds the switching control signal CNT low, the three-state buffer 109 electrically connects the input data line 107 and the output data line 108 . More specifically, when the input data line 107 is at a high level, the output data line 108 is at a low level. When the input data line 107 is low, the output data line 108 is high. In other words, data on the input data line 107 is transferred to the output data line 108 .

Wenn die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf hohem Pegel hält, sind die Eingabedatenleitung 107 und die Ausgabedatenleitung 108 nicht elektrisch verbunden. Genauer ge sagt, da sowohl der Transistor 120 als auch der Transistor 121 ausgeschaltet sind, wird die Ausgabedatenleitung 108 in einen Hochimpedanzzustand verbracht, bezüglich eines Ausgangs des Drei-Zustandspuffers 109. Daten auf der Eingabedatenleitung 107 werden nicht auf die Ausgabedatenleitung 108 übertragen.When the slave latch circuit 110 holds the switching control signal CNT high, the input data line 107 and the output data line 108 are not electrically connected. More specifically, since both transistor 120 and transistor 121 are turned off, output data line 108 is brought into a high impedance state with respect to an output of tri-state buffer 109 . Data on the input data line 107 is not transferred to the output data line 108 .

Das Schaltsteuersignal (Vermittlungssteuersignal) CNT zum Steuern des Drei-Zustandspuffers 109 wird wie folgt angelegt. Wie in Fig. 12 gezeigt, wird angenommen, daß vier ATM-Zellen AC1 bis AC4 in den Zeitschlitzen TS1 bis TS4 an die Eingabeleitungen 241, 242, . . . der ATM-Austauschvorrichtung (ATM-Vermittlungsvorrichtung) 202 aus Fig. 7 angelegt werden. Das Vermittlungssteuerregister 104 (in Fig. 9 gezeigt) hält zeitweise ein Vermittlungssteuersignal (Schaltsteuersignal) als Reaktion auf eine Zieladresse, die im Kopfbereich HD jeder ATM-Zelle enthalten ist.The switching control signal (switching control signal) CNT for controlling the three-state buffer 109 is applied as follows. As shown in FIG. 12, it is assumed that four ATM cells AC1 to AC4 in the time slots TS1 to TS4 are connected to the input lines 241 , 242 ,. . . of the ATM exchange device (ATM switching device) 202 of FIG. 7. The switch control register 104 (shown in FIG. 9) temporarily holds a switch control signal (switching control signal) in response to a destination address contained in the header HD of each ATM cell.

Wie in Fig. 12 gezeigt, wird im Zeitschlitz TS1 angenommen, daß die Slave-Verriegelungsschaltung 110 ein Schaltsteuersignal CNT1 verriegelt, und daß die Master-Verriegelungsschaltung 111 ein Schaltsteuersignal CNT2 verriegelt. Dies Slave-Verriegelungsschal tung 110 stellt das gegenwärtige Schaltsteuersignal CNT1 als Aus gabesignal bereit, so daß der Drei-Zustandspuffer 109 die Eingabe datenleitung 107 und die Ausgabedatenleitung 108 als Reaktion auf das Signal CNT1 verbindet. Die ATM-Zelle AC1 auf der Eingabedaten leitung 107 wird dann an die Ausgabedatenleitung 108 angelegt. As shown in FIG. 12, in the time slot TS1, it is assumed that the slave latch circuit 110 latches a shift control signal CNT1 and that the master latch circuit 111 latches a shift control signal CNT2. This slave latch circuit 110 provides the current switching control signal CNT1 as an output signal, so that the three-state buffer 109 connects the input data line 107 and the output data line 108 in response to the CNT1 signal. The ATM cell AC1 on the input data line 107 is then applied to the output data line 108 .

In dem darauffolgenden Zeitschlitz TS2, der durch ein Update-Si gnal UD über eine Signalleitung 114 beaufschlagt wird, hält die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT2, das in der Master-Verriegelungsschaltung 111 gehalten wurde. Die Ma ster-Verriegelungsschaltung 111 hält ein neues Schaltsteuersignal CNT3 auf eine Signalleitung 113 als Reaktion auf ein Auswahlsignal SEL, das von einem Spaltenauswahldecoder (in Fig. 9 gezeigt) angelegt wurde. Als Reaktion auf das Schaltsteuersignal CNT2, das in der Slave-Verriegelungsschaltung 110 gehalten wurde, verbindet der Drei-Zustandspuffer 109 die Eingabedatenleitung 107 und die Ausgabedatenleitung 108 während des Zeitschlitzes TS2, so daß die ATM-Zelle AC2 auf der Eingabedatenleitung 107 an die Ausgabedaten leitung 108 angelegt wird.In the subsequent time slot TS2, which is acted upon by an update signal UD via a signal line 114 , the slave latch circuit 110 holds the switching control signal CNT2, which was held in the master latch circuit 111 . The master latch circuit 111 holds a new switching control signal CNT3 on a signal line 113 in response to a selection signal SEL applied by a column selection decoder (shown in FIG. 9). In response to the switching control signal CNT2 held in the slave latch 110 , the tri-state buffer 109 connects the input data line 107 and the output data line 108 during the time slot TS2, so that the ATM cell AC2 on the input data line 107 is connected to the output data line 108 is created.

Durch Wiederholen der obigen Operation für jeden Zeitschlitz wer den AMT-Zellen auf der Eingabedatenleitung 107 an die Ausgabeda tenleitung 108 angelegt. Obwohl bei der obigen Beschreibung die ATM-Zellen AC1 und AC2 zwischen derselben Eingabedatenleitung 107 und derselben Ausgabedatenleitung 108 bei den zwei Zeitschlitzen TS1 und TS2 übertragen werden, wenn sich die Zieladresse in der ATM-Zelle AC2 von der in der ATM-Zelle AC1 unterscheidet, wird der Drei-Zustandspuffer 109 aus Fig. 16 ausgeschaltet, und ein Drei-Zustandspuffer in einer anderen Zeile eingeschaltet. Als Ergebnis wird eine ATM-Zelle auf eine Eingabedatenleitung einer anderen Zeile an die Ausgabedatenleitung 108 angelegt.By repeating the above operation for each time slot, the AMT cells on the input data line 107 are applied to the output data line 108 . Although, in the above description, the ATM cells AC1 and AC2 are transmitted between the same input data line 107 and the same output data line 108 at the two time slots TS1 and TS2 when the destination address in the ATM cell AC2 is different from that in the ATM cell AC1, the tri-state buffer 109 of Fig. 16 is turned oFF, and a three-state buffer turned in another row. As a result, an ATM cell is placed on an input data line of another row to the output data line 108 .

Wenn die Einheitsschaltzelle in Fig. 11 in einem Kreuzungspunkt- Schalt-LSI benutzt wird, entsteht das folgende Problem. Zuerst wird die langsame Operationsrate des Drei-Zustandspuffers 109 er wähnt. Eine Ausgabespannung zum Treiben der Ausgabedatenleitung 108 wird als Reaktion auf die Gatespannungen VG1 und VG2 der Tran sistoren 120 und 121 ausgegeben. Die Ausgabedatenleitung 108 konn te nicht mit hoher Geschwindigkeit getrieben werden, da der Pegel der Eingabedatenleitung 107 innerhalb eines Bereichs eines MOS-Pe gels, d. h. 0-5 Volt, geändert wurde.When the unit switching cell in Fig. 11 is used in a cross point switching LSI, the following problem arises. First, the slow operation rate of the three-state buffer 109 is mentioned. An output voltage for driving the output data line 108 is output in response to the gate voltages VG1 and VG2 of the transistors 120 and 121 . The output data line 108 could not be driven at high speed because the level of the input data line 107 was changed within a range of a MOS level, ie 0-5 volts.

Zusätzlich sind allgemein vier MOS-Transistoren zum Bilden eines NOR-Gatters notwendig, und daher braucht der in Fig. 11 gezeigte Drei-Zustandspuffer 109 insgesamt 10 MOS-Transistoren. Hierdurch wird eine belegte Fläche des Kreuzungspunkt-Schalt-LSI auf einem Halbleitersubstrat erhöht. Genauer gesagt ist die Integration des Kreuzungspunkt-Schalt-LSI vermindert, und die Anzahl von Leitun gen, die geschaltet (vermittelt) werden können, ist beschränkt. In addition, four MOS transistors are generally required to form a NOR gate, and therefore the three-state buffer 109 shown in Fig. 11 needs a total of 10 MOS transistors. This increases an occupied area of the crossing point switching LSI on a semiconductor substrate. More specifically, the integration of the cross point switching LSI is reduced, and the number of lines that can be switched (switched) is limited.

Aus der EP 0 451 312 A1 ist eine elektronische Kreuzungspunkt- Schaltungsvorrichtung bekannt, die folgende Merkmale aufweist:
eine Mehrzahl von Eingabedatenleitungspaaren, die in einer Zeile angeordnet sind,
eine Mehrzahl von Ausgabedatenleitungspaaren, die in Spalten an geordnet sind,
eine Mehrzahl von Schaltzellen, die in den Zeilen und Spalten angeordnet sind, selektiv ein Differentialsignal auf der Mehr zahl von Eingabedatenleitungspaaren auf eines der Mehrzahl von Ausgabedatenleitungspaaren übertragen.From EP 0 451 312 A1 an electronic crossing point switching device is known, which has the following features:
a plurality of input data line pairs arranged in a row,
a plurality of pairs of output data lines arranged in columns,
a plurality of switch cells arranged in the rows and columns selectively transmit a differential signal on the plurality of input data line pairs on one of the plurality of output data line pairs.

Jede Schaltzelle weist eine Steuersignalspeicherschaltung zum Speichern eines Steuersignales zum Steuern einer Verbindung zwi schen einem entsprechenden Eingabedatenleitungspaar und einem entsprechenden Ausgabedatenleitungspaar auf. Jede Schaltzelle weist eine Differentialtreiberschaltung auf, die auf ein Diffe rentialpotential an dem entsprechenden Eingabedatenleitungspaar reagiert, zum differentiellen Treiben des entsprechenden Ausga bedatenleitungspaares.Each switch cell has a control signal storage circuit for Storing a control signal to control a connection between a corresponding input data line pair and a corresponding output data line pair. Every switch cell has a differential driver circuit which is based on a dif potential on the corresponding input data line pair reacts to the differential driving of the corresponding output pair of data lines.

Jede Schaltzelle weist schließlich eine Aktivierungsschaltung auf, die auf das in der Steuersignalspeicherschaltung gespei cherte Steuersignal reagiert, zum Aktivieren der Differential treiberschaltung.Finally, each switch cell has an activation circuit on which is fed to that in the control latch circuit The control signal reacts to activate the differential driver circuit.

Aus der US 5,060,192 ist eine elektronische Kreuzungspunkt schaltvorrichtung bekannt, die eine Mehrzahl von aufeinanderfol genden Steuersignalspeicherschaltungen aufweist.From US 5,060,192 is an electronic crossing point Switching device known that a plurality of successive Control signal storage circuits.

Es ist Aufgabe der vorliegenden Erfindung, eine elektronische Kreuzungspunkt-Schaltvorrichtung vorzusehen, bei der die Signal übertragungsrate verbessert werden kann.It is an object of the present invention to provide an electronic Crossover switching device to provide the signal transmission rate can be improved.

Diese Aufgabe wird gelöst durch eine elektronische Kreuzungs punkt-Schaltvorrichtung mit den Merkmalen des Patentanspruches 1.This task is solved by an electronic crossing Point switching device with the features of the claim 1.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. Preferred embodiments of the invention result from the Subclaims.

Im Betrieb legt eine Ausgabedatensignalanlegeschaltung in jeder Schaltzelle ein Ausgabedatensignal, das durch den TTL-Pegel defi niert ist, an, so daß die Signalübertragungsrate höher als die eines Ausgabedatensignals wird, das sich im Bereich eines herkömm lichen MOS-Pegels ändert.In operation, an output data signal application circuit puts in each Switch cell an output data signal, which is defined by the TTL level is niert, so that the signal transmission rate higher than that an output data signal that is in the range of a conventional Liche MOS level changes.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.The following is a description of exemplary embodiments with reference to the figures.

Von den Figuren zeigenShow from the figures

Fig. 1 ein Blockschaltbild eines Kreuzungspunkt-Schalt-LSI zum Illustrieren einer Ausführungsform; Fig. 1 is a block diagram of a crosspoint switching LSI for illustrating an embodiment;

Fig. 2 ein Schaltungsdiagramm der in Fig. 1 gezeigten Einheitsschaltzelle; Fig. 2 is a circuit diagram of the unit switch cell shown in Fig. 1;

Fig. 3 ein Schaltungsdiagramm einer Einheits schaltzelle entsprechend einer anderen Ausführungs form; Fig. 3 is a circuit diagram of a unit switch cell according to another embodiment;

Fig. 4 ein Schaltungsdiagramm einer Einheits schaltzelle entsprechend einer weiteren Ausfüh rungsform; Fig. 4 is a circuit diagram of a unit switch cell according to another embodiment;

Fig. 5 ein Schaltungsdiagramm einer Einheits schaltzelle entsprechend einer noch weiteren Aus führungsform; Fig. 5 is a circuit diagram of a unit switch cell according to a still further embodiment;

Fig. 6 eine Konzeptansicht mit dem Aufbau eines Kommunika tionssystems mit einem ATM; Fig. 6 is a conceptual view showing the structure of a communica tion system with an ATM;

Fig. 7 eine Konzeptansicht mit dem prinzipiellen Betrieb einer ATM-Vermittlungsvorrichtung; Fig. 7 is a conceptual view showing the basic operation of an ATM switching device;

Fig. 8 ein Blockschaltbild einer herkömmlichen ATM-Vermitt lungsvorrichtung; Fig. 8 is a block diagram of a conventional ATM switching device;

Fig. 9 ein Blockschaltbild eines herkömmlichen Kreuzungs punkt-Schalt-LSI; Fig. 9 is a block diagram of a conventional cross point switching LSI;

Fig. 10 ein Blockschaltbild einer Schaltzellenmatrix eines herkömmlichen Kreuzungspunkt-Schalt-LSI; FIG. 10 is a block diagram of a switching cell array of a conventional cross-point switching LSI;

Fig. 11 ein Schaltungsdiagramm einer herkömm lichen Einheitsschaltzelle; Fig. 11 is a circuit diagram of a handy unit herkömm switching cell;

Fig. 12 ein Zeitdiagramm zum Illustrieren des Betriebs der in Fig. 16 gezeigten Einheitsschaltzelle; und Fig. 12 is a timing diagram illustrating the operation of the unit switch cell shown in Fig. 16; and

Fig. 13 eine Tabelle mit der Potentialübertragung eines Knotens in jeder Einheitsschaltzelle nach den Fig. 7 und 16. Fig. 13 is a table with the potential transfer of a node in each unit switch cell shown in FIGS. 7 and 16.

Wie in Fig. 1 gezeigt, umfaßt ein Kreuzungspunkt-Schalt-LSI 400 ein Eingabedatenregister 4, das mit Eingabeschaltungen 41 - 4m versehen ist, ein Ausgabedatenregister 5, das mit Ausgabeschaltun gen 51 - 5n versehen ist, sowie Einheitsschaltzellen SC, die in m-Zeilen und n-Spalten angeordnet sind. Jede der Eingabeschaltungen 41 - 4m ist mit einem Eingabedatenleitungspaar in jeder Zeile ver bunden, während jede der Ausgabeschaltungen 51 - 5n mit einem Aus gabedatenleitungspaar in jeder Spalte verbunden ist. Ladeschaltun gen 31 bis 3n sind jeweils zwischen einem Ver sorgungspotential V_DD und den Ausgabeleitungspaaren verbunden. Ob wohl der in Fig. 1 gezeigte Kreuzungspunkt-Schalt-LSI 400 Schal tungen umfaßt, die dem in Fig. 9 gezeigten Zeilenauswahldecoder 103 und Schaltsteuerregister 104 entsprechen, sind diese aus Grün den der Vereinfachung nicht gezeigt. Es wird darauf hingewiesen, daß die Linie 400 auch ein Halbleitersubstrat andeutet. . As shown in Fig 1, 400 comprises a crosspoint switching LSI, an input data register 4, with input circuits 41 - is provided 4 m, an output data register 5, the gene with spent Esch Altun 51-5 n is provided, and unit switch cells SC, which in m rows and n columns are arranged. Each of the input circuits 41-4 m is ver connected to an input data line pair in each row, while each of the output circuits 51-5 n is connected to a transfer from the data line pair in each column. Charge circuits 31 to 3 n are each connected between a supply potential V _DD and the output line pairs. Whether the crosspoint switching LSI shown in FIG. 1 comprises 400 circuits corresponding to the row selection decoder 103 and switching control register 104 shown in FIG. 9, these are not shown for reasons of simplification. Note that line 400 also indicates a semiconductor substrate.

Jede der Eingabeschaltungen 41 - 4m, beispielsweise die Eingabe schaltung 41, legt komplementäre Datensignale (zueinander inver tierte Datensignale oder differentielle Datensignale) an ein Ein gabedatenleitungspaar 1a und 1b an, als Reaktion auf eine ATM-Zel le, die über eine Eingabeleitung 211 angelegt wird, während jede der Ausgabeschaltungen 51 - 5n, beispielsweise die Ausgabeschaltung 51, differentielle Datensignale auf einem Ausgabedatenleitungspaar 2a und 2b empfängt, zum Anlegen der die ATM-Zelle bildenden Daten signale an eine Ausgabeleitung 221.Each of the input circuits 41 - 4 m, for example the input circuit 41 , applies complementary data signals (mutually inverted data signals or differential data signals) to an input data line pair 1 a and 1 b, in response to an ATM cell which has an input line 211 is applied while each of the output circuits 51 - 5 n, for example the output circuit 51 , receives differential data signals on an output data line pair 2 a and 2 b, for applying the data signals forming the ATM cell to an output line 221 .

Die Fig. 2 ist ein Schaltungsdiagramm der in Fig. 1 gezeigten Einheitsschaltzelle. Eine Schaltzelle SCa aus Fig. 2 kann als Schaltzelle SC im Kreuzungspunkt-Schalt-LSI 400, wie in Fig. 1 gezeigt, angepaßt werden. FIG. 2 is a circuit diagram of the unit switch cell shown in FIG. 1. A switching cell SCa from FIG. 2 can be adapted as a switching cell SC in the crossing point switching LSI 400 , as shown in FIG. 1.

Wie in Fig. 2 gezeigt, umfaßt die Einheitsschaltzelle SCa NMOS-Transistoren 61-64, eine Slave-Verriegelungsschaltung 110 sowie eine Master-Verriegelungsschaltung 111. Gates der Transistoren 61 und 63 sind so verbunden, daß sie ein vorliegendes Schaltsteuersi gnal CNT empfangen, das in der Slave-Verriegelungsschaltung 111 gehalten ist, das Gate des Transistors 62 ist mit der Eingabeda tenleitung 1a verbunden, das Gate des Transistors 64 ist mit der Eingabedatenleitung 1b verbunden, der Drain des Transistors 61 ist mit der Ausgabedatenleitung 2a verbunden und der Drain des Transi stors 63 ist mit der Ausgabedatenleitung 2b verbunden.As shown in FIG. 2, the unit switching cell SCa includes NMOS transistors 61-64 , a slave latch 110 and a master latch 111 . Gates of the transistors 61 and 63 are connected so as to receive a present Schaltsteuersi gnal CNT, which is held in the slave latch circuit 111, the gate of transistor 62 is connected to the Eingabeda tenleitung 1 a connected to the gate of transistor 64 is connected the input data line 1 b connected, the drain of the transistor 61 is connected to the output data line 2 a and the drain of the transistor 63 is connected to the output data line 2 b.

Die Ladeschaltung 31 umfaßt PMOS-Transistoren 31a und 31b, die eine Stromspiegelschaltung bilden. Die Transistoren 31a und 31b sind zwischen dem Versorgungspotential V_DD und den Ausgabedatenleitungen 2a bzw. 2b verbunden. The charging circuit 31 comprises PMOS transistors 31 a and 31 b, which form a current mirror circuit. The transistors 31 a and 31 b are connected between the supply potential V _DD and the output data lines 2 a and 2 b.

Eine Beschreibung des Anlegens des Schaltsteuersignals CNT an die Master-Verriegelungsschaltung 111 und die Slave-Verriegelungs schaltung 110 wird nicht durchgeführt, da diese der in Fig. 11 gezeigten herkömmlichen Einheitsschaltzelle entspricht. Die Schaltoperation der Schaltzelle SCa wird wie folgt durchgeführt, als Reaktion auf das vorliegende Schaltsteuersignal CNT, das in der Slave-Verriegelungsschaltung 110 gehalten wird.A description of the application of the switching control signal CNT to the master latch circuit 111 and the slave latch circuit 110 is not made because it corresponds to the conventional unit switch cell shown in FIG. 11. The switching operation of the switching cell SCa is performed as follows in response to the present switching control signal CNT held in the slave latch circuit 110 .

Wenn zuerst die Slave-Verriegelungsschaltung 110 das Schaltsteuer signal CNT auf hohem Pegel hält, werden die Transistoren 61 und 63 eingeschaltet. Wenn daher ein Signal auf der Eingabedatenleitung 1a sich auf hohem Pegel befindet, wird die Ausgabedatenleitung 2a mit einem Signal auf niedrigem Pegel versehen. Da ein Signal auf der Eingabedatenleitung 1b sich auf niedrigem Pegel befindet, ist die Ausgabedatenleitung 2b nicht mit einem Erdpotential verbunden, so daß ein Potential auf der Ausgabedatenleitung 2b hohen Pegel erreicht, durch Operation der Stromspiegelschaltung in der Lade schaltung 31. Ein Differentialpotential (Differenzpotential) zwi schen den Ausgabedatenleitungen 2a und 2b wird als Ausgabedaten signale ODa und ODb an die in Fig. 1 gezeigte Ausgabeschaltung 51 übertragen, die ein Ausgabesignal bereitstellt, das eine ausgege bene ATM-Zelle anzeigt. Wenn die Slave-Verriegelungsschaltung 110 das Schaltsteuersignal CNT auf niedrigem Pegel hält, sind die Transistoren 61 und 63 stets ausgeschaltet. Daher ist das Eingabe datenleitungspaar 1a und 1b elektrisch nicht mit dem Ausgabedaten leitungspaar 2a und 2b verbunden. Mit anderen Worten, eine einge gebene ATM-Zelle auf dem Eingabedatenleitungspaar 1a und 1b wird nicht an das Ausgabedatenleitungspaar 2a und 2b angelegt.First, when the slave latch circuit 110 holds the switching control signal CNT high, the transistors 61 and 63 are turned on. Therefore, when a signal on the input data line 1 a is at a high level, the output data line 2 a is provided with a signal at a low level. Since a signal on the input data line 1 b is at a low level, the output data line 2 b is not connected to a ground potential, so that a potential on the output data line 2 b reaches a high level by operation of the current mirror circuit in the charging circuit 31 . A differential potential (difference in potential) Zvi rule the output data lines 2 a and 2 b is transmitted as output data signals ODA and ODB to that shown in Fig. 1 output circuit 51 which provides an output signal, the ATM cell indicating a ausgege bene. When the slave latch circuit 110 holds the switching control signal CNT low, the transistors 61 and 63 are always off. Therefore, the input data line pair 1 a and 1 b is not electrically connected to the output data line pair 2 a and 2 b. In other words, an entered ATM cell on the input data line pair 1 a and 1 b is not applied to the output data line pair 2 a and 2 b.

In der in Fig. 2 gezeigten Einheitsschaltzelle SCa bilden die Transistoren 62 und 64 eine Treiberschaltung, die auf eingegebene Datensignale IDa und IDb reagiert, zum Treiben der Ausgabedaten leitungen 2a und 2b.In the unit switching cell SCa shown in FIG. 2, the transistors 62 and 64 form a driver circuit which reacts to input data signals IDa and IDb for driving the output data lines 2 a and 2 b.

Ferner bilden die Transistoren 61 und 63 eine Aktivierungsschal tung, die auf das Schaltsteuersignal CNT reagiert, das in der Sla ve-Verriegelungsschaltung 110 gehalten wird, zum Aktivieren der durch die Transistoren 62 und 64 gebildeten Treiberschaltung. Furthermore, the transistors 61 and 63 form an activation circuit which responds to the switching control signal CNT, which is held in the slave latch circuit 110 , for activating the driver circuit formed by the transistors 62 and 64 .

Die Fig. 3 ist ein Schaltbild einer Einheitsschaltzelle entspre chend einer anderen Ausführungsform der vorliegenden Erfindung. Wie in Fig. 3 gezeigt, umfaßt eine Einheitsschaltzelle SCb NMOS-Transistoren 65 und 66, die eine Treiberschaltung zum Treiben der Ausgabedatenleitungen 2a und 2b bilden, sowie einen NMOS-Transi stor 67, der eine Aktivierungsschaltung bildet. Eine Beschreibung der anderen Teile der Schaltung wird ausgelassen, da diese diesel ben wie bei der in Fig. 2 gezeigten Schaltzelle SCa sind. Fig. 3 is a circuit diagram of a unit switching cell according to another embodiment of the present invention. As shown in Fig. 3, a unit switching cell SCb NMOS transistors 65 and 66 , which form a driver circuit for driving the output data lines 2 a and 2 b, and an NMOS transistor 67 , which forms an activation circuit. A description of the other parts of the circuit is omitted because they are the same as the switch cell SCa shown in FIG. 2.

Der eine Aktivierungsschaltung bildende einzelne Transistor 67 aktiviert eine Treiberschaltung, die durch die Transistoren 65 und 66 gebildet wird, als Reaktion auf das Schaltsteuersignal CNT, das in der Slave-Verriegelungsschaltung 110 gehalten wird. Eine Be schreibung der Schaltoperation wird nicht durchgeführt, da diese dieselbe wie bei der in Fig. 2 gezeigten Schaltzelle SCa ist.The single transistor 67 constituting an activation circuit activates a driver circuit formed by the transistors 65 and 66 in response to the switching control signal CNT held in the slave latch circuit 110 . A description will not be given of the switching operation since it is the same as that of the switching cell SCa shown in FIG. 2.

Die Fig. 4 ist ein Schaltungsdiagramm einer Einheits schaltzelle entsprechend einer weiteren Ausführungsform der vor liegenden Erfindung. Die in Fig. 4 gezeigte Schaltung ist bezüg lich einer Verminderung des Stromverbrauchs verbessert, verglichen mit der in Fig. 2 gezeigten Schaltung. Genauer gesagt sind PMOS-Transistoren 31c, 31d, 31e und 31f sowie NMOS-Transistoren 31g und 31h als Ladeschaltungen für die Ausgabedatenlei tungspaare 2a und 2b vorgesehen. Die NMOS-Transistoren 31g und 31h sind zwischen dem Erdpotential V_SS und dem Ausgabedatenleitungspaar 2a bzw. 2b verbunden und bilden eine Stromspiegelschaltung. Die Transistoren 31c und 31d sind zwischen dem Versorgungspotential V_DD und den Ausgabedatenleitungen 2a bzw. 2b verbunden. Die Gates der Transistoren 31c und 31d werden mit einer Steuerspannung VC1 ange steuert, die geeignet durch eine Steuerspannungserzeugungsschal tung 68 gesteuert wird, so daß die Einschaltwiderstände der Tran sistoren 31c und 31d für einen verminderten Stromverbrauch vor teilhafte Werte aufweisen. Entsprechend werden die Gates der Tran sistoren 31e und 31f ebenfalls mit einer Steuerspannung VC2 beauf schlagt, die von einer Steuerspannungserzeugungsschaltung 69 aus gegeben wird, so daß die Einschaltwiderstände der Transistoren 31e und 31f hinsichtlich eines verminderten Stromverbrauchs vorteil hafte Werte aufweisen. Mit anderen Worten verhindert der Betrieb der Transistoren 31c, 31d, 31e und 31f einen unnötigen Stromfluß über das Ausgabedatenleitungspaar 2a und 2b, wodurch der Stromver brauch verglichen mit der in Fig. 2 gezeigten Schaltung verrin gert werden kann. Die zur Ausgabeschaltung 51 aus Fig. 1 zu über tragenden Ausgabedatensignale ODa und ODb werden über Signallei tungen 2c und 2d übertragen. Fig. 4 is a circuit diagram of a unit switch cell according to another embodiment of the present invention. The circuit shown in FIG. 4 is improved with respect to a reduction in power consumption compared to the circuit shown in FIG. 2. More specifically, PMOS transistors 31 c, 31 d, 31 e and 31 f and NMOS transistors 31 g and 31 h are provided as charging circuits for the output data line pairs 2 a and 2 b. The NMOS transistors 31 g and 31 h are connected between the ground potential V _SS and the output data line pair 2 a and 2 b and form a current mirror circuit. The transistors 31 c and 31 d are connected between the supply potential V _DD and the output data lines 2 a and 2 b. The gates of the transistors 31 c and 31 d are controlled with a control voltage VC1, which is suitably controlled by a control voltage generating circuit 68 , so that the on-resistances of the transistors 31 c and 31 d have reduced values for reduced current consumption. Accordingly, the gates of the transistors 31 e and 31 f are also struck with a control voltage VC2, which is output from a control voltage generating circuit 69 , so that the on-resistance of the transistors 31 e and 31 f have advantageous values with regard to reduced power consumption. In other words, the operation of the transistors 31 c, 31 d, 31 e and 31 f prevents unnecessary current flow through the output data line pair 2 a and 2 b, whereby the current consumption can be reduced compared to the circuit shown in FIG. 2. The outputting circuit 51 of Fig. 1 to be transmitted output data signals ODA and ODB be obligations over Signallei 2 c and 2 d transferred.

Die Fig. 5 ist ein Schaltungsdiagramm einer Einheits schaltzelle entsprechend einer weiteren Ausführungsform. Vergli chen mit der in Fig. 4 gezeigten Schaltung, umfaßt die in Fig. 5 gezeigte Schaltung die Einheitsschaltzelle SCb aus Fig. 3 anstel le der Einheitsschaltzelle SCa. Der andere Schaltungsaufbau wird nicht beschrieben, da dieser derselbe wie in Fig. 4 ist.The Fig. 5 is a circuit diagram of a unit switch cell according to another embodiment. Compared with the circuit shown in FIG. 4, the circuit shown in FIG. 5 comprises the unit switching cell SCb from FIG. 3 instead of the unit switching cell SCa. The other circuit structure will not be described because it is the same as in FIG. 4.

Die folgenden Vorteile lassen sich durch die Benutzung der in den Fig. 2 bis 5 gezeigten Schaltungen in einem Kreuzungspunkt- Schalt-LSI erreichen. Da die von den Einheitsschaltzellen SCa und SCb verarbeiteten Datensignale Differentialsignale sind, das heißt sich bei hoher Geschwindigkeit ändernde Daten, können Daten mit hoher Frequenz verarbeitet werden. Genauer gesagt, selbst wenn differentielle Eingabedatensignale IDa und IDb, die von zu über tragenden ATM-Zellen konvertiert wurden, mit hoher Geschwindigkeit schwingen, arbeitet die Schaltzellenschaltung differentiell, wo durch das differentielle Ausgeben der differentiellen Ausgabedaten ODa und ODb, die mit hoher Geschwindigkeit entsprechend den diffe rentiellen Eingabedatensignalen IDa und IDb schwingen, ermöglicht wird.The following advantages can be achieved by using the circuits shown in Figs. 2 to 5 in a cross point switching LSI. Since the data signals processed by the unit switching cells SCa and SCb are differential signals, that is, data changing at high speed, data can be processed at high frequency. More specifically, even if differential input data signals IDa and IDb converted from ATM cells to be transmitted vibrate at high speed, the switching cell circuit operates differentially, where by differential outputting the differential output data ODa and ODb corresponding to the high speed diffe profitable input data signals IDa and IDb swing, is made possible.

Da zusätzlich ein dem herkömmlichen Drei-Zustandspuffer 109 ent sprechender Schaltungsbereich durch drei oder vier MOS-Transisto ren ersetzt wird, kann eine durch die Einheitsschaltzelle auf ei nem Halbleitersubstrat belegte Fläche vermindert werden. Durch Benutzen der in den Fig. 2 bis 5 gezeigten Einheitsschaltzellen SCa und SCb kann eine Hochintegration eines Kreuzungspunkt-Schalt-LSI erreicht werden, und ebenso kann ein Kreuzungspunkt-Schalt-LSI für viele Leitungen erhalten werden.In addition, since a circuit area corresponding to the conventional three-state buffer 109 is replaced by three or four MOS transistors, an area occupied by the unit switching cell on a semiconductor substrate can be reduced. By using the unit switch cells SCa and SCb shown in Figs. 2 to 5, high integration of a cross point switch LSI can be achieved, and also a cross point switch LSI can be obtained for many lines.

Claims

1. Electronic crossing point switching device with

- A plurality of input data line pairs ( 1 a, 1 b), which are arranged in a row and each transmit a plurality of differential input data signals (IDa, IDb);
- A plurality of output data line pairs ( 2 a, 2 b), which are arranged in columns and each transmit a plurality of differential output data signals (ODa, ODb);
- A plurality of switch cells (SC, SCa, SCb), which are arranged in the rows and columns, selectively a differential signal on the plurality of input data line pairs ( 1 a, 1 b) on one of the plurality of output data line pairs ( 2 a, 2 b) transferred and each of which has
- A control signal storage circuit ( 110 , 111 ) for storing a control signal (CNT, UD) for controlling a connection between a corresponding input data line pair ( 1 a, 1 b) and a corresponding output data line pair ( 2 a, 2 b),
- A differential driver circuit ( 62 , 64 ), which responds to a differential potential at the corresponding input data line pair ( 1 a, 1 b), for differential driving of the corresponding output data line pair ( 2 a, 2 b), and
- an activation circuit ( 61 , 63 ), responsive to the control signal (CNT, UD) stored in the control signal storage circuit ( 110 , 111 ), for activating the differential driver circuit ( 62 , 64 );
- A plurality of charging circuit devices ( 31 - 3 n), each between a first or a second voltage supply potential (V _DD , V _SS ) and one corresponding to the pair of output data lines ( 2 a, 2 b) and each of which has
- A current mirror circuit ( 31 a, 31 b, 31 g, 31 h), which is connected between the voltage supply potential (V _DD , V _SS ) and the corresponding pair of output data lines ( 2 a, 2 b).

2. Electronic crosspoint switching device according to claim 1, wherein the control signal storage circuit ( 110 , 111 ), a first control circuit ( 110 ) for storing a first switching control signal transmitted in a previous period, a second control circuit ( 111 ) for storing a second Switching control signal for switching a switching cell in a subsequent period.

3. Electronic crossing point switching device according to claim 2, characterized in that the second control circuit ( 111 ) has a master locking circuit device for locking the second switching control signal and the first control circuit ( 110 ) has a slave locking device for locking the first switching control signal.

4. Electronic crosspoint switching device according to one of claims 1 to 3, wherein the differential driver circuit ( 62 , 64 ) comprises a first circuit ( 62 ) between a data line ( 2 a) of the corresponding output data line pair ( 2 a, 2 b) and second voltage supply potential (V _SS ) is connected and which responds to a signal on a data line ( 1 a) of the corresponding input data line pair ( 1 a, 1 b) for switching on, and a second circuit ( 64 ) which is connected between the other data line ( 2 b) of the corresponding output data line pair ( 2 a, 2 b) and the two-th voltage supply potential (V _SS ) is connected and which responds to a signal on the other data line ( 1 b) of the corresponding input data line pair ( 1 a, 1 b) for switching on , having.

5. Electronic crossing point switching device according to one of claims 1 to 4, wherein the activation device ( 61 , 63 ) a third circuit ( 61 ) in series with the first circuit ( 62 ) between the one data line ( 2 a) of the corresponding Output data line pair ( 2 a, 2 b) and the second voltage supply potential (V _SS ) is connected and which responds to the control signal (CNT, UD) for switching on, which is stored in the control signal storage circuit ( 110 , 111 ) and a fourth circuit ( 63 ) which is connected in series with the second circuit ( 64 ) between the other data line ( 2 b) of the corresponding output data line pair ( 2 a, 2 b) and reacts to the control signal for switching on, which is in the control signal storage circuit ( 110 , 111 ) is stored.

6. Electronic crossing point switching device according to one of claims 1 to 5, wherein the plurality of charging switching devices ( 31 - 3 n) comprises a plurality of current reduction devices ( 31 c, 31 d, 31 e, 31 f), each between the first or the second voltage supply (V _DD , V _SS ) and a corresponding output data line pair ( 2 a, 2 b) for reducing a current that flows in the corresponding output data line pair ( 2 a, 2 b), are switched.

7. Electronic crossing point switching device according to claim 6, wherein each of the current reducing devices a first field effect transistor ( 31 c) between the first voltage supply potential (V _DD ) and the one data line ( 2 a) of the corresponding output data line pair ( 2 a, 2 b) is connected, and
a second field effect transistor ( 31 d), which is connected between the first voltage supply potential (V _DD ) and the other data line ( 2 b) of the corresponding output data line pair ( 2 a, 2 b),
wherein the gates of the first and second field effect transistors are connected to one another and receive a first predetermined control voltage (VC₁), or
each of the current reduction devices has a third field effect transistor ( 31 e) which is connected between the second voltage supply potential (V _SS ) and the one data line ( 2 a) of the corresponding output data line pair ( 2 a, 2 b), and
a fourth field effect transistor ( 31 f), which is connected between the second voltage supply potential (V _SS ) and the other data line ( 2 b) of the corresponding output data line pair ( 2 a, 2 b),
wherein the gates of the third and fourth field effect transistor are connected to one another and receive a second predetermined control voltage (VC₂).