DE4235152A1 - Semiconductor fine structure mfg. method - producing separate small islands by etching raw poly:silicon@ on semiconductor material - Google Patents
Semiconductor fine structure mfg. method - producing separate small islands by etching raw poly:silicon@ on semiconductor materialInfo
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterfeinstruktur und damit hergestellte Halbleiterbauelemente, beispielsweise Vertikaltransistoren.The invention relates to a method for producing a semiconductor fine structure and thus manufactured semiconductor components, for example vertical transistors.
Aus der Fachliteratur sind Herstellungsverfahren für Säulentransistoren (Multi-Pillar Sur rounding Gate Transistor) bekannt, die die konventionellen Herstellungsschritte der Mikro elektronik, wie Fotolithographie, Ätz- und Abscheideverfahren nutzen (IEEE Transaction on Electron Devices, Vol. 38, No. 3, March 1991, S. 579/583, oder DE 32 30 569).Manufacturing processes for column transistors (multi-pillar sur rounding gate transistor) known the conventional manufacturing steps of the micro use electronics, such as photolithography, etching and deposition processes (IEEE Transaction on Electron Devices, Vol. 38, No. 3, March 1991, pp. 579/583, or DE 32 30 569).
Nach der Wannen-Definition und dem konventionellen LOCOS-Prozeß für die Feldoxidation werden Silizium-Inseln formiert, die die späteren aktiven Zonen des Transistors bilden. Die Inselstrukturen werden mittels Fotolithographie mit einer SiO2-Hilfsmaske in ihrer Lage defi niert und durch Trench-Ätzprozesse strukturiert. Danach wird ein Seiten-Spacer aus Poly-Sil izium aufgebracht und die Source- und Draingebiete implantiert (Arsen).According to the well definition and the conventional LOCOS process for field oxidation, silicon islands are formed that form the later active zones of the transistor. The island structures are defined in their position by means of photolithography with an SiO 2 auxiliary mask and structured by trench etching processes. Then a side spacer made of polysilicon is applied and the source and drain regions are implanted (arsenic).
Nach der Entfernung des Seiten-Spacers wird durch thermische Prozesse ein Gate-Oxyd von ca. 10 nm Dicke erzeugt. Danach wird eine n⁺-dotierte Poly-Silizium-Schicht abgeschieden und bis auf die Seitenwände der Säulen wieder weggeätzt.After removal of the side spacer, a gate oxide of approx. 10 nm thick. Then an n⁺-doped poly-silicon layer is deposited and etched back to the side walls of the columns.
Der Prozeß kann auch so modifiziert werden, daß die Zwischenräume der Säulen vollständig mit Poly-Silizium ausgefüllt werden. Dazu wird die SiO2-Hilfsmaske für die Trenchätzung mit einem Spacer aus SiN versehen, so daß beim Trench-Ätzen die Abstände zwischen den Silizium-Inseln kleiner werden und dafür aber die Silizium-Inseln einen größeren Durchmes ser erhalten.The process can also be modified so that the spaces between the columns are completely filled with polysilicon. For this purpose, the SiO 2 auxiliary mask for the trench etching is provided with a spacer made of SiN, so that the distances between the silicon islands become smaller during the trench etching and the silicon islands are given a larger diameter for this.
Zum Schluß werden mittels fotolithografischer Prozesse Kontaktlöcher geätzt sowie eine Metallisierung ausgeführt mit anschließender Strukturierung der Leitbahnen zum Anschluß der Elektroden Gate, Source und Drain. In der Gesamtheit der oben beschriebenen Prozesse entsteht eine Transistorstruktur mit mehreren säulenförmigen aktiven Bauelementezonen, die besonders für den Einsatz in hochintegrierten Schaltungen für hohe Taktfrequenzen geeignet ist. Nachteilig bei der beschriebenen Herstellungstechnologie ist aber, daß die Geometrie der Säulen durch Prozesse der Fotolithographie festgelegt wird. Dadurch können die für das Bau elementewirkprinzip günstigeren Abmessungen bei dem gegenwärtigen Stand der Technik nicht realisiert werden.Finally, contact holes are etched by means of photolithographic processes and a Metallization carried out with subsequent structuring of the interconnects for connection the electrodes gate, source and drain. In the entirety of the processes described above creates a transistor structure with several columnar active device zones that Particularly suitable for use in highly integrated circuits for high clock frequencies is. A disadvantage of the manufacturing technology described, however, is that the geometry of the Pillars is determined by processes of photolithography. This can be used for construction element principle more favorable dimensions with the current state of the art cannot be realized.
Weiterhin ist es notwendig, eine Spacertechnologie bei der Trench-Hilfsmaske zu verwenden, um die Zwischenräume zwischen den Säulen vollständig mit dem Gatematerial auszufüllen, wodurch wiederum der Durchmesser der Säulen vergrößert wird. Dadurch wird die Steuerwir kung des Gate auf den Transistor-Kanal weiter verringert, da der Bulk-Effekt verstärkt wird.It is also necessary to use a spacer technology with the trench auxiliary mask, to completely fill the spaces between the columns with the gate material, which in turn increases the diameter of the columns. This will make the tax kung the gate on the transistor channel further reduced, since the bulk effect is amplified.
Die genannten Probleme könnten umgangen werden, wenn hochauflösende Strukturierverfah ren, zum Beispiel die Elektronenstrahlbelichtung eingesetzt werden. Derartige Verfahren sind jedoch für eine Serienproduktion ökonomisch nicht vertretbar.The problems mentioned could be avoided if high-resolution structuring methods were used Ren, for example, electron beam exposure can be used. Such procedures are however, economically not justifiable for series production.
So ist es das Ziel der Erfindung, ein ökonomisch vertretbares Verfahren zu schaffen, welches die bekannten Nachteile ausschließt und hochleistungsfähige Halbleiterbauelemente geschaf fen werden können.So the aim of the invention is to create an economically justifiable method which excludes the known disadvantages and creates high-performance semiconductor components can be opened.
Der Erfindung liegt die Aufgabe zugrunde, durch die Verringerung der Abmessungen der Säu len einer Halbleiterfeinstruktur hochleistungsfähige Bauelemente zu schaffen, die sich mit an sich bekannten Verfahren realisieren lassen.The invention has for its object by reducing the dimensions of the acid len of a semiconductor fine structure to create high-performance components that are involved known methods can be implemented.
Diese Aufgabe wird mit den kennzeichnenden Merkmalen des Hauptanspruchs gelöst.This object is achieved with the characterizing features of the main claim.
Eine weitere Aufgabe der Erfindung war die Schaffung einer kombinierbaren Halbleiterstruk tur für unterschiedliche Bauelemente, welche durch die kennzeichnenden Merkmale der Nebenansprüche 2 bis 9 gelöst wird.Another object of the invention was to provide a combinable semiconductor structure for different components, which is solved by the characterizing features of the dependent claims 2 to 9 .
Ein wesentliches Ausgestaltungsmerkmal der Erfindung war die Ausbildung eines vertikalen MOS-Transistors, der durch die kennzeichnenden Merkmale der Nebenansprüche 3, 6 und 7 gelöst wird. An essential design feature of the invention was the formation of a vertical MOS transistor, which is solved by the characterizing features of the dependent claims 3 , 6 and 7 .
Schließlich war es Aufgabe der Erfindung, einen vertikalen Sperrschichttransistor zu schaffen, welche durch die kennzeichnenden Merkmale der Nebenansprüche 4 und 6 gelöst wird.Finally, it was an object of the invention to provide a vertical junction transistor, which is solved by the characterizing features of the dependent claims 4 and 6 .
Der Vorteil der Erfindung besteht darin, daß in den kleinen aktiven Bauelementestrukturen die Wirkung eines Transistor-Gates auf den Transistorkanal intensiver erfolgt und somit die Steu erwirkung durch eine steile Subtreshold-Kennlinie verbessert wird. Die Kanallänge kann bis zum Sub 0,25 µm reduziert werden, ohne daß Substratsteuereffekte auftreten.The advantage of the invention is that in the small active device structures Effect of a transistor gate on the transistor channel is more intense and thus the tax effect is improved by a steep sub-threshold characteristic. The channel length can be up to can be reduced to 0.25 µm Sub without substrate control effects occur.
Weiterhin kann die Kanal-Dotierungskonzentration erniedrigt werden, ohne die Punch through-Gefahr zu erhöhen, wodurch die Beweglichkeit der Ladungsträger im Kanal vergrö ßert wird.Furthermore, the channel doping concentration can be lowered without the punch through-risk increase, which increases the mobility of the charge carriers in the channel eats.
Weitere Vorteile und vorteilhafte Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung des Ausführungsbeispieles, den Zeichnungen und den Ansprüchen zu entneh men.Further advantages and advantageous embodiments of the invention are as follows Description of the embodiment, the drawings and the claims to take men.
Die Erfindung soll nachstehend an Hand von Ausführungsbeispielen näher erläutert werden. In den zugehörigen Zeichnungen zeigenThe invention will be explained in more detail below using exemplary embodiments. Show in the accompanying drawings
Fig. 1 einen Grundriß eines nach erfindungsgemäßen Verfahrens hergestellten Vertikaltran sistor, Fig. 1 is a plan view of a Vertikaltran prepared by inventive method sistor,
Fig. 2a) bis g) verschiedene Stufen des Verfahrens zur Herausbildung der erforderlichen Halbleiterfeinstruktur und FIG. 2a) to g), different stages of the process to the formation of the required fine structure and semiconductor
Fig. 2h) den Querschnitt eines Vertikaltransistors in der Ebene A-A nach Fig. 1. Fig. 2h) the cross-section of a vertical transistor in the plane AA of FIG. 1.
Der dargestellte Vertikaltransistor ist ausgebildet auf einem Halbleitergrundmaterial 1 aus ein kristallinem Siliziummaterial, vorzugsweise p-dotiert.The vertical transistor shown is formed on a semiconductor base material 1 made of a crystalline silicon material, preferably p-doped.
Auf der Oberfläche des Halbleitergrundmaterials 1 befinden sich in lokaler Begrenzung Silizi umsäulen 12, die aus dem gleichen monokristallinem Material bestehen, nur daß in den Silizi umsäulen unter Umständen eine Dotierung vorherrscht, die mehr oder weniger von der des Halbleitergrundmaterials abweicht.On the surface of the semiconductor base material 1 there are local boundaries of silicon pillars 12 , which consist of the same monocrystalline material, only that in the silicon pillars there may be a doping which deviates more or less from that of the semiconductor base material.
Die Siliziumsäulen 12 besitzen vorzugsweise eine Abmessung von ca. 50 nm Durchmesser und eine Höhe von ca. 400 nm, der Abstand zwischen den Siliziumsäulen 12 ist unregelmäßig und beträgt im Mittel 50 bis 200 nm, wobei die Höhe der Siliziumsäulen 12 für unterschiedli che Anwendungsfälle variierbar ist.The silicon columns 12 preferably have a dimension of approximately 50 nm in diameter and a height of approximately 400 nm, the distance between the silicon columns 12 is irregular and is on average 50 to 200 nm, the height of the silicon columns 12 being variable for different applications is.
In den Tälern zwischen den Siliziumsäulen 12 und am anderen oberen Ende befinden sich hochdotierte Gebiete 7a, 7b mit Dotierungen vom N-Typ mit Dotierungskonzentrationen um 1019cm-3 und einer vertikalen Ausdehnung von ca. 100 nm. Der untere Teil der hochdotierten Gebiete 7b ist im Bereich der Siliziumsäulen 12 netzförmig miteinander verbunden und erstreckt sich in einem Kontaktbereich 14 auch auf Gebiete, in denen keine Siliziumsäulen vorhanden sind.In the valleys between the silicon columns 12 and at the other upper end there are highly doped regions 7 a, 7 b with doping of the N type with doping concentrations around 10 19 cm -3 and a vertical extent of approximately 100 nm. The lower part of the highly doped Regions 7 b are connected to one another in the form of a network in the region of the silicon columns 12 and also extends in a contact region 14 to regions in which there are no silicon columns.
An den Seitenwänden der Siliziumsäulen 12 und in den dazwischenliegenden Tälern befindet sich eine dünne SiO2-Schicht, die das Gateoxid 9 bildet, ansonsten ist der Zwischenraum zwi schen den Siliziumsäulen 12 durch eine hochdotierte Gate-Schicht 10 ausgefüllt, welches sich ebenfalls teilweise in den Kontaktbereich 14 erstreckt.On the side walls of the silicon columns 12 and in the valleys between them there is a thin SiO 2 layer that forms the gate oxide 9 , otherwise the space between the silicon columns 12 is filled by a highly doped gate layer 10 , which is also partly in the Contact area 14 extends.
Auf der Oberfläche der Gate-Schicht 10 ist zur Isolation des Gate eine weitere Oxydschicht 11 aufgebracht, die der Isolation des Gate dient.A further oxide layer 11 , which serves to isolate the gate, is applied to the surface of the gate layer 10 in order to isolate the gate.
Auch die hochdotierten Gebiete 7b sind im Kontaktbereich 14 mit einer Oxydschicht 11 bedeckt, die an der Stelle unterbrochen ist, wo der Sourcekontakt 15 angebracht ist.Also, the highly doped regions b 7 are covered in the contact area 14 with an oxide layer 11, which is interrupted at the point where the source contact is mounted 15th
Der Drainkontakt 16 ist im oberen Bereich der Siliziumsäulen 12 an den hochdotierten Gebie ten 7a ausgebildet. Die Verbindung zu den Kontakten von Source, Gate und Drain wird über eine strukturierte Metallschicht 17 hergestellt.The drain contact 16 is formed in the upper region of the silicon columns 12 at the highly doped regions 7 a. The connection to the contacts of source, gate and drain is made via a structured metal layer 17 .
Für die Herstellung eines Vertikaltransistors wird zunächst ein Halbleitergrundsubstrat 1 mit geringer P-Dotierung vorgesehen. Auf dieses werden eine Silizium-Nitridschicht 2 von ca. 50 nm Dicke, eine SiO2-Schicht 3 von; ca. 100 nm Dicke und eine Poly-Silizium-Schicht 4 von etwa 100 nm Dicke abgeschieden (Fig. 2a).To manufacture a vertical transistor, a semiconductor base substrate 1 with a low P-doping is initially provided. A silicon nitride layer 2 of approximately 50 nm thick, an SiO 2 layer 3 of; about 100 nm thick and a poly-silicon layer 4 of about 100 nm thick deposited ( Fig. 2a).
Die Poly-Silizium-Schicht 4 wird bei einer Temperatur von ca. 590°C abgeschieden und befindet sich dadurch in einem inhomogenen, teils kristallinen, teils amorphen Zustand mit einer rauhen Oberfläche. Mittels einem fotolithografischen Verfahren wird die Poly-Silizium- Schicht 4 strukturiert, so daß diese nur an Stellen stehen bleibt, an denen später die aktiven Transistorstrukturen entstehen. Danach wird diese Poly-Silizium-Schicht 4 zurückgeätzt, so daß einzelne, isolierte Silizium-Inseln 5 zurückbleiben (Fig. 2b). Diese Silizium-Inseln mit einem Durchmesser von ca. 50 nm werden als Ätzmaske genutzt für einen nachfolgenden ani sotropen Ätzschritt, der die SiO2-Schicht 3 und die Silizium-Nitridschicht 2 durchätzt, so daß die Masken-Säulen 6 stehen bleiben (Fig. 2c).The poly-silicon layer 4 is deposited at a temperature of approx. 590 ° C. and is therefore in an inhomogeneous, partly crystalline, partly amorphous state with a rough surface. The polysilicon layer 4 is structured by means of a photolithographic process, so that it only remains where the active transistor structures are later to be formed. This poly-silicon layer 4 is then etched back, so that individual, isolated silicon islands 5 remain ( FIG. 2b). These silicon islands with a diameter of approx. 50 nm are used as an etching mask for a subsequent anisotropic etching step which etches through the SiO 2 layer 3 and the silicon nitride layer 2 , so that the mask columns 6 remain ( FIG. 2c).
In einem weiteren isotropen Ätzschritt (RIE - Reaktives Ionenätzen) wird in die Oberfläche des Halbleitergrundsubstrates 1 ca. 400 nm hineingeätzt, wobei die Masken-Säulen 6 als Ätz maske dienen. Nach dem Entfernen der Reste der Masken-Säulen 6 (außer den Nitrid-Kappen 8) wird eine Ionenimplantation vorgenommen, mit deren Hilfe hoch dotierte Gebiete 7a, 7b vom n-Typ am oberen Ende bzw. in den Tälern zwischen den entstandenen Silizium-Säulen 12 erzeugt werden (Fig. 2d). Die Implantation wird so vorgenommen, daß eine Dotierungs konzentration ND 1019 cm-3 erreicht wird und der PN-Übergang ca. 100 nm unterhalb der Oberfläche liegt. Um die Seitenwände der Silizium-Säulen 12 zu schützen, ist es möglich, eine dünne Schutzschicht aufzubringen, die nach der Implantation wieder entfernt wird. Durch thermische Oxidation wird dann ein Gateoxyd 9 erzeugt. Die Nitrid-Kappen 8 wirken dabei als Oxidationsmaske, so daß an der oberen Grenzfläche der Silizium-Säulen kein Oxyd entsteht. Danach wird eine dicke Gate-Schicht 10 aus Poly-Silizium abgeschieden und plana risiert, so daß die oberen Nitrid-Kappen 8 freigelegt werden. Danach wird die Gate-Schicht 10 mittels Fotolithographie strukturiert, die Oberfläche wird oxydiert (ca. 100 nm) und es werden die Nitrid-Kappen 8 entfernt. In dem Kontaktlochbereich 14 werden mittels Fotolithographie Kontaktlöcher in die Oxidschicht 11 geätzt. Danach wird eine Metallschicht oder Silizid schicht abgeschieden und strukturiert, so daß Leitbahnen 17 entstehen, die die elektrische Ver bindung von Gate, Source und Drain herstellen und damit auch Gatekontakt 13, Drainkontakt 16 und Sourcekontakt 15 ausbilden.In a further isotropic etching step (RIE - reactive ion etching), approximately 400 nm is etched into the surface of the semiconductor base substrate 1 , the mask columns 6 serving as an etching mask. After removing the remains of the mask columns 6 (except for the nitride caps 8 ), an ion implantation is carried out, with the aid of which highly doped regions 7 a, 7 b of the n-type at the upper end or in the valleys between the silicon formed Columns 12 are generated ( Fig. 2d). The implantation is carried out in such a way that a doping concentration N D 10 19 cm -3 is reached and the PN transition is approximately 100 nm below the surface. In order to protect the side walls of the silicon columns 12 , it is possible to apply a thin protective layer which is removed again after the implantation. A gate oxide 9 is then generated by thermal oxidation. The nitride caps 8 act as an oxidation mask, so that no oxide is formed at the upper interface of the silicon columns. Then a thick gate layer 10 made of poly-silicon is deposited and planed, so that the upper nitride caps 8 are exposed. The gate layer 10 is then structured by means of photolithography, the surface is oxidized (approx. 100 nm) and the nitride caps 8 are removed. In the contact hole region 14 , contact holes are etched into the oxide layer 11 by means of photolithography. Thereafter, a metal layer or silicide layer is deposited and structured so that interconnects 17 are formed, which produce the electrical connection between gate, source and drain and thus also form gate contact 13 , drain contact 16 and source contact 15 .
Der beschriebene grundsätzliche Herstellungsprozeß für N-Kanal -Transistoren kann modifi ziert werden, um auch P-Kanal-Transistoren herzustellen, um komplementäre Transistoren auf einem Chip herzustellen oder um die Isolation zwischen mehreren Transistoren zu verbes sern.The described basic manufacturing process for N-channel transistors can be modified are adorned to also produce P-channel transistors to complementary transistors on a chip or to improve the isolation between several transistors ser.
Für die Herstellung von P-Kanal-Transistoren werden die Dotierungstypen verändert. Für die Chip ist es notwendig, eine N-Wanne zu erzeugen (bei P-Substrat). Das kann vorteilhaft nach dem Herausätzen der Silizium-Säulen 12 erfolgen, da dann die meisten Dotier-Ionen in den Tälern zwischen den Silizium-Säulen in das Halbleitergrundmaterial 1 eindringen und deshalb mit einer geringen Ionenenergie gearbeitet werden kann.The doping types are changed for the production of P-channel transistors. For the chip it is necessary to create an N-well (with P-substrate). This can advantageously take place after the silicon columns 12 have been etched out, since then most of the doping ions penetrate into the semiconductor base material 1 in the valleys between the silicon columns, and it is therefore possible to work with a low ion energy.
Bei komplementären Schaltungen kann die Gefahr von Latch-up beseitigt werden, indem zumindest bei einem Transistortyp (N- oder P-Kanal) immer die oberen hoch dotierten Gebiete 7a als Source betrieben werden.In the case of complementary circuits, the risk of latch-up can be eliminated by always operating the upper, highly doped regions 7 a as a source, at least for one transistor type (N or P channel).
Die Isolation zwischen den einzelnen Transistoren in einer integrierten Schaltung kann ver bessert werden, indem zwischen den Transistoren auf dem Halbleitergrundmaterial 1 dickere Oxydschichten erzeugt werden (z. B. Feldoxid).The insulation between the individual transistors in an integrated circuit can be improved by producing thicker oxide layers (e.g. field oxide) between the transistors on the semiconductor base material 1 .
Um die Ladungsträgerbeweglichkeit in den Transistorkanälen zu vergrößern ist es möglich, auf die Seitenwände dünne Schichtkombinationen aus Silizium und Silizium-Germanium auf zubringen (z. B. durch CVD-Prozesse) und damit Spannungszustände in den Silizium-Säulen hervorzurufen.In order to increase the mobility of the charge carriers in the transistor channels, it is possible to thin layer combinations of silicon and silicon germanium on the side walls bring (e.g. by CVD processes) and thus stress states in the silicon columns to evoke.
Zur Einstellung der Schwellspannung werden als Gatematerial unterschiedliche Materialien eingesetzt, wobei insbesondere polykristallines Silizium-Germanium geeignet ist.Different materials are used as gate material for setting the threshold voltage used, in particular polycrystalline silicon germanium is suitable.
Claims (9)
daß das an sich bekannte Halbleitergrundmaterial (1) aus monokristallinem Silizium mit einer Schichtenfolge Si3N4 (2), SiO2 (3) und rauhes Poly-Silizium (4) versehen wird,
daß das Poly-Silizium (4) durch Anätzen in einzelne kleine Silizium-Inseln (5) mit einem Durchmesser von etwa 50 Nanometern zerteilt wird und die darunter liegenden Schichten unter Verwendung der Silizium-Inseln (5) als Maske durch anisotropes SiO2- und Si3N4-Ätzen zu feingliedrigen SiO2-Säulen (6) bis zum Erreichen des monokristallinen Siliziums ausgebildet werden daß dann unter Verwendung der SiO2-Inseln (5) als Maske durch anisotropes Ätzen der Oberfläche des Halbleitergrundmaterials (1) ebenso feingliedrige Silizium-Säulen (12) ausgebildet werden,
daß dann durch senkrechte Implantation der oberen Bereiche der Silizium-Säulen (12) und der unteren Grabenbereiche hoch dotierte Gebiete (7a, 7b) ausgebildet werden, daß eine Zwischenschicht (9) erzeugt wird,
daß eine Gate-Schicht aus einkristallinem, polykristallinem oder metallischem Material abgeschieden wird
daß die Gate-Schicht (10) planarisiert wird, so daß die Silizium-Säulen (12) im oberen Teil mit ihren Nitrid-Kappen (8) freigelegt werden,
daß die Gate-Schicht (10) mittels lithografischer Prozesse strukturiert wird und anschlie ßend eine Oxyd-Schicht (11) ausgebildet wird,
daß mittels Si3N4-Ätzen die oberen Bereiche der Silizium-Säulen (12) freigelegt werden,
daß durch Lithografie-Prozesse lokal begrenzte Kontaktlöcher in der Oxyd-Schicht (11) geätzt werden, eine Metallisierung erfolgt und die Metallschicht (17) strukturiert wird.1. A method for producing a semiconductor fine structure and semiconductor device elements produced therewith, for example vertical transistors, characterized in that
that the known semiconductor base material ( 1 ) made of monocrystalline silicon is provided with a layer sequence Si 3 N 4 ( 2 ), SiO 2 ( 3 ) and rough polysilicon ( 4 ),
that the polysilicon ( 4 ) is divided by etching into individual small silicon islands ( 5 ) with a diameter of about 50 nanometers and the layers underneath using the silicon islands ( 5 ) as a mask by anisotropic SiO 2 - and Si 3 N 4 etching to form finely structured SiO 2 columns ( 6 ) until monocrystalline silicon is reached, which then also uses finely structured silicon using the SiO 2 islands ( 5 ) as a mask by anisotropic etching of the surface of the semiconductor base material ( 1 ) -Columns ( 12 ) are formed,
that highly doped regions ( 7 a, 7 b) are then formed by vertical implantation of the upper regions of the silicon columns ( 12 ) and of the lower trench regions, that an intermediate layer ( 9 ) is produced,
that a gate layer of single crystal, polycrystalline or metallic material is deposited
that the gate layer ( 10 ) is planarized, so that the silicon columns ( 12 ) are exposed in the upper part with their nitride caps ( 8 ),
that the gate layer ( 10 ) is structured by means of lithographic processes and then an oxide layer ( 11 ) is formed,
that the upper regions of the silicon columns ( 12 ) are exposed by means of Si 3 N 4 etching,
that locally limited contact holes in the oxide layer ( 11 ) are etched by lithography processes, metallization takes place and the metal layer ( 17 ) is structured.
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| DE19924235152 DE4235152C2 (en) | 1992-10-19 | 1992-10-19 | Method for producing a semiconductor fine structure and semiconductor components produced therewith, for example vertical transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19924235152 DE4235152C2 (en) | 1992-10-19 | 1992-10-19 | Method for producing a semiconductor fine structure and semiconductor components produced therewith, for example vertical transistors |
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| DE4235152C2 DE4235152C2 (en) | 1994-12-08 |
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ID=6470773
Family Applications (1)
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| DE19924235152 Expired - Lifetime DE4235152C2 (en) | 1992-10-19 | 1992-10-19 | Method for producing a semiconductor fine structure and semiconductor components produced therewith, for example vertical transistors |
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- 1992-10-19 DE DE19924235152 patent/DE4235152C2/en not_active Expired - Lifetime
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| US7425487B2 (en) | 2004-01-08 | 2008-09-16 | Qimonda Ag | Method for fabricating a nanoelement field effect transistor with surrounded gate structure |
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Also Published As
| Publication number | Publication date |
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