DE4223273A1

DE4223273A1 - Mask programmable ROM with error correction circuit - uses parity data to correct bit errors in data read=out via selected word lines

Info

Publication number: DE4223273A1
Application number: DE4223273A
Authority: DE
Inventors: Kenji Kohda; Hiroyasu Makihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-16
Filing date: 1992-07-15
Publication date: 1993-01-21
Anticipated expiration: 2012-07-16
Also published as: JPH0520896A; DE4223273C2; KR930003169A; KR950010313B1

Abstract

The semiconductor memory includes an error correction circuit (9) which uses 4-bit parity data (P0-P3) for correcting 1-bit errors in the 8-bit data (D0-D7) read out from the memory. The memory cell array (1, 2) is divided into a number of blocks (DB0-DB7; DP0-DP3) corresponding to the data (D0-D7; P0-P3) fed to the error correction circuit (9). Each block (DB0...DB7; DP0...DP3) has a number of associated word lines (WL). The word lines for a number of blocks (DB0-DB7; DP0-DP3) are activated when data are read out, with identification of a fault, to allow data correction of the read out data. ADVANTAGE - Increased yield by correction of erroneous bit- and word-lines.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter speichereinrichtung und ein Betriebsverfahren für eine solche und insbesondere auf eine Halbleiterspeichereinrichtung mit einer Fehlerkorrekturschaltung und ein Betriebsverfahren für eine solche.The present invention relates to a semiconductor storage device and an operating method for such and in particular with a semiconductor memory device an error correction circuit and an operating method for such.

Einige Halbleiterspeichereinrichtungen haben Fehlerkorrektur schaltungen (im folgenden abgekürzt mit "ECC" bezeichnet), die darin für den Fall, daß es beim Auslesen der Daten aus den Speicherzellarrays in den ausgelesenen Daten einen Fehler gibt, zu dessen Korrektur vorgesehen sind.Some semiconductor memory devices have error correction circuits (hereinafter referred to as "ECC"), the in the event that when reading the data from the Memory cell arrays in the read data gives an error, are provided for its correction.

Allgemein kann das Vorhandensein oder das Nichtvorhandensein eines Fehlers in Daten mit einer beliebigen Bitlänge durch Hinzufügen von 1-Bit-Daten, die als Paritätsbits bezeichnet werden, zu den Daten nachgewiesen werden. Dieses Nachweisver fahren wird als Paritätskontrolle bezeichnet. Bei der Pari tätskontrolle wird der Wert des Paritätsbits so vorgegeben, daß die Anzahl von Bits des Wertes "1" der Daten, innerhalb derer ein Fehler nachzuweisen ist, und des Wertes des Paritätsbits eine gerade Zahl (oder eine ungerade Zahl) ist. Dadurch kann das Vorhandensein/Nichtvorhandensein eines Fehlers von 1 Bit durch Prüfen der Anzahl von Bits des Wertes "1" in allen Bits einschließlich des Paritätsbits nachgewiesen werden.In general, the presence or absence can exist an error in data with any bit length Add 1-bit data called parity bits be proven to the data. This verification ver driving is called parity control. At the Pari tity control, the value of the parity bit is specified such that the number of bits of value "1" of the data within which an error is to be proven and the value of the parity bit is an even number (or an odd number). This can the presence / absence of a 1 bit error by checking the number of bits of value "1" in all bits including the parity bit.

Bei der Paritätskontrolle ist es jedoch nicht möglich, nachzu weisen, welches Bit einen Fehler aufweist, so daß der Fehler nicht korrigiert werden kann. Daher wird, um einen Fehler nach zuweisen und denselben zu korrigieren, eine Mehrzahl von Bits von Werten zu den Daten addiert, in denen ein Fehler nachzuwei sen ist. Die Daten aus einer Mehrzahl von Bits sind redundante Bits zum Nachweis und zur Korrektur eines Fehlers, die auch Prüfbits genannt werden. Im folgenden werden die Daten der Prüfbits als Paritätsdaten bezeichnet. Die Daten, zu denen die Paritätsbits addiert werden, werden als Fehlerkorrekturcode be zeichnet.With parity control, however, it is not possible to follow up indicate which bit has an error so that the error cannot be corrected. Therefore, to post an error assign and correct a plurality of bits of values added to the data in which an error can be proven is. The data from a plurality of bits is redundant Bits for detecting and correcting an error, which too Check bits are called. In the following the data of the Check bits are referred to as parity data. The dates on which the Parity bits added together are used as error correction codes draws.

Allgemein müssen, wenn die Anzahl von Bits von Daten, in denen ein Fehler korrigiert werden muß, mit m und die Anzahl der Bits von Paritätsdaten mit k bezeichnet wird, diese Anzahlen von Bits der folgenden Gleichung genügen:Generally, if the number of bits of data in which an error must be corrected with m and the number of bits of parity data is denoted by k, these numbers of bits satisfy the following equation:

2^k-1 m + k.2 ^k -1 m + k.

Allgemein ist es zur Korrektur eines Fehlers von 1 Bit, der in 32-Bit-Daten vorkommt, erforderlich, Paritätsdaten von 6 Bit zu addieren, und zur Korrektur eines Fehlers von 1 Bit, der in Werten von 8 Bit vorkommt, werden 4 Bit Paritätsdaten benötigt.In general, it is used to correct a 1-bit error in 32-bit data occurs, 6-bit parity data required add, and to correct an error of 1 bit, which in If values of 8 bits occur, 4 bit parity data are required.

Ein ECC wendet auf die gelesenen Daten und die entsprechenden Paritätsdaten eine vorgegebene Behandlung an, um einen Fehler der gelesenen Daten zu korrigieren, und gibt die Daten nach der Korrektur als endgültige gelesene Daten aus. Das Prinzip der Fehlerkorrektur und ein Verfahren zu deren Ausführung in einem ECC sind bekannt und wurden z. B. in "Interface", August 1984, S. 236 bis 250 beschrieben, so daß hier keine spezielle Be schreibung dafür gegeben wird.An ECC applies the data read and the corresponding ones Parity data a given treatment to an error correct the read data, and returns the data after the Correction as final read data. The principle of Error correction and a method for executing them in one ECC are known and have been used e.g. B. in "Interface", August 1984, Pp. 236 to 250 described, so that here no special loading is given for this.

Solche ECCs sind in ihrer Anwendung auf sogenannte Masken-ROMs (Nur-Lese-Speicher) derzeit weit verbreitet, bei denen Daten vorab im Herstellungsverfahren eingeschrieben werden und nach der Herstellung nur ein Auslesen der Daten möglich ist. Jüngst wurde es auch vorgeschlagen, ECC auf Speichereinrichtungen an zuwenden, die ein Überschreiben der Daten nach der Herstellung ermöglichen, etwa auf einen EEPROM (elektrisch löschbaren und programmierbaren ROM).Such ECCs are applied to so-called mask ROMs (Read-only memory) currently widely used where data be registered in advance in the manufacturing process and after only the data can be read out during production. Recently it was also suggested to add ECC to storage devices that overwrite the data after manufacture enable, for example on an EEPROM (electrically erasable and programmable ROM).

Fig. 5 ist ein schematisches Blockschaltbild, das ein Beispiel des Gesamtaufbaus eines herkömmlichen Masken-ROM mit ECC dar stellt. Unter Bezugnahme auf Fig. 5 wird nachfolgend der Auf bau des herkömmlichen Masken-ROM mit ECC beschrieben. Fig. 5 is a schematic block diagram showing an example of the overall structure of a conventional mask ROM with ECC. Referring to Fig. 5, the construction of the conventional mask ROM with ECC is described below.

Der Masken-ROM enthält ein Speicherzellarray (nachfolgend als normales Speicherzellarray bezeichnet) 1, in dem die ursprüng lichen auszulesenden Daten gespeichert sind, und ein Speicher zellarray (nachfolgend als Paritäts-Speicherzellarray bezeich net) 2, in dem die zur Korrektur eines Fehlers in den aus dem Speicherzellarray 1 auszulesenden Daten erforderlichen Pari tätsdaten gespeichert sind.The mask ROM contains a memory cell array (hereinafter referred to as a normal memory cell array) 1 , in which the data to be read out originally are stored, and a memory cell array (hereinafter referred to as a parity memory cell array) 2 , in which the memory for correcting an error in the from the memory cell array 1 data to be read Pari required tätsdaten are stored.

Das normale Speicherzellarray 1 enthält acht Blöcke DB0 bis DB7, die 8-Bit-Daten entsprechen. Ähnlich enthält das Paritäts- Speicherzellarray 2 vier Blöcke DP0 bis DP3, die 4-Bit-Pari tätsdaten entsprechen.The normal memory cell array 1 contains eight blocks DB0 to DB7, which correspond to 8-bit data. Similarly, the parity memory cell array 2 contains four blocks DP0 to DP3, which correspond to 4-bit parity data.

Eine Mehrzahl von (z. B. 1024) Wortleitungen WL ist gemeinsam für das normale Speicherzellarray 1 und das Paritäts-Speicher zellarray 2 vorgesehen. Eine Mehrzahl von (z. B. 128) Bitlei tungen BL ist für jeden der zwölf Blöcke DB0 bis DB7, DP0 bis DP3 vorgesehen. A plurality of (e.g. 1024) word lines WL are provided in common for the normal memory cell array 1 and the parity memory cell array 2 . A plurality of (e.g., 128) bit lines BL are provided for each of the twelve blocks DB0 to DB7, DP0 to DP3.

Diese Wortleitungen WL sind mit einem x-Dekoder 3 verbunden, und diese Bitleitungen BL sind mit einem y-Gatter 7 verbunden.These word lines WL are connected to an x decoder 3 , and these bit lines BL are connected to a y gate 7 .

Ein Adreßpuffer 5 formiert die Wellenform und verstärkt von außen an die Adreßeingangsanschlüsse A0 bis An angelegte Adreß signale und legt diese an den x-Dekoder und den y-Dekoder 4 an. Der x-Dekoder 3 dekodiert ein Adreßsignal vom Adreßpuffer 5, so daß nur eine der Mehrzahl von Wortleitungen WL aktiviert wird, die dem Adreßsignal entspricht.An address buffer 5 forms the waveform and amplifies from the outside to the address input connections A0 to An applied address signals and applies them to the x decoder and the y decoder 4 . The x-decoder 3 decodes an address signal from the address buffer 5 , so that only one of the plurality of word lines WL is activated which corresponds to the address signal.

Der y-Dekoder 4 dekodiert ein Adreßsignal vom Adreßpuffer 5 und steuert das y-Gatter 7.The y decoder 4 decodes an address signal from the address buffer 5 and controls the y gate 7 .

Genauer ist das y-Gatter 7 in acht Blöcke YGD0 bis YGD7, die den acht Speicherzellarrayblöcken DB0 bis DB7 entsprechen, und vier Blöcke YGP0 bis YGP3, die den vier Paritäts-Speicherzell arrayblöcken DP0 bis DP3 entsprechen, geteilt. Jeder der acht Blöcke YGD0 bis YGD7 im y-Gatter 7 verbindet in Reaktion auf die Dekoder-Ausgabe des y-Dekoders 7 elektrisch nur eine der Bitleitungen BL eines entsprechenden normalen Speicherzell arrayblocks mit einer Leseverstärkergruppe 8. Analog verbindet jeder der verbleibenden vier Blöcke YGP0 bis YG03 im y-Gatter 7 in Reaktion auf eine Dekoder-Ausgabe des y-Dekoders 4 elek trisch nur eine der Bitleitungen BL eines entsprechenden Pari täts-Speicherzellarrayblocks mit der Leseverstärkergruppe 8.More specifically, the y-gate 7 is divided into eight blocks YGD0 to YGD7, which correspond to the eight memory cell array blocks DB0 to DB7, and four blocks YGP0 to YGP3, which correspond to the four parity memory cell array blocks DP0 to DP3. Each of the eight blocks YGD0 to YGD7 in the y-gate 7 electrically connects only one of the bit lines BL of a corresponding normal memory cell array block to a sense amplifier group 8 in response to the decoder output of the y-decoder 7 . Similarly, each of the remaining four blocks YGP0 to YG03 in the y-gate 7 electrically connects only one of the bit lines BL of a corresponding parity memory cell array block with the sense amplifier group 8 in response to a decoder output of the y-decoder 4 .

Die Leseverstärkergruppe 8 enthält acht Leseverstärker SAD0 bis SAD7 und vier Leseverstärker SAP0 bis SAP3, die den acht y-Gat terblöcken YGD0 bis YGD7 bzw. den vier y-Gatterblöcken YGP0 bis YGP3 entsprechen. Jeder dieser zwölf Leseverstärker SAD0 bis SAD7 und SAP0 bis SAP3 liest und verstärkt ein Signal auf einer Bitleitung BL, die damit elektrisch durch einen entsprechenden y-Gatterblock verbunden ist, und liefert dieses an die ECC9. The sense amplifier group 8 contains eight sense amplifiers SAD0 to SAD7 and four sense amplifiers SAP0 to SAP3, which correspond to the eight y-gate ter blocks YGD0 to YGD7 and the four y-gate blocks YGP0 to YGP3. Each of these twelve sense amplifiers SAD0 to SAD7 and SAP0 to SAP3 reads and amplifies a signal on a bit line BL, which is electrically connected to it by a corresponding y-gate block, and supplies this to the ECC9.

Jeder der normalen Speicherzellarrayblöcke DB0 bis DB7 und je der der Paritäts-Speicherzellarrayblöcke DP0 bis DP3 enthält Speicherzellen MC, die in einer Matrix aus einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind. Die Speicherzellen MC, die in der gleichen Zeile angeordnet sind, sind mit derselben Wortleitung WL verbunden, und die Speicher zellen MC, die in der gleichen Spalte angeordnet sind, sind mit derselben Bitleitung BL verbunden.Each of the normal memory cell array blocks DB0 to DB7 and each which contains the parity memory cell array blocks DP0 to DP3 Memory cells MC that are in a matrix of a plurality of Rows and a plurality of columns are arranged. The Memory cells MC, which are arranged in the same row, are connected to the same word line WL, and the memories cells MC, which are arranged in the same column, are with same bit line BL connected.

Wenn eine Wortleitung WL aktiviert wird, erscheint die Poten tialänderung, die dem gespeicherten Wert jeder Speicherzelle MC, die mit jener Wortleitung WL verbunden ist, entspricht, auf der mit jener Speicherzelle MC verbundenen Bitleitung. Dement sprechend werden, angenommen, daß die Anzahl von Speicherzell spalten, die in jedem normalen Speicherzellarrayblock DB0 bis DB7 und jedem Paritäts-Speicherzellarrayblock DP0 bis DP3 ent halten sind, N sei, die Speicherwerte von (12 × N) Speicherzel len MC, die mit derselben Wortleitung WL verbunden sind, gleichzeitig an das y-Gatter 7 angelegt. Jedoch verbindet jeder der y-Gatterblöcke YGD0 bis YGD7, die entsprechend dem normalen Speicherzellarray 1 angeordnet sind, elektrisch nur eine Bit leitung BL in einem entsprechenden Speicherzellarrayblock mit einem entsprechenden Leseverstärker, und jeder der korrespon dierend zum Paritäts-Speicherzellarray 2 vorgesehenen y-Gatter blöcke YGP0 bis YGP3 verbindet nur eine Bitleitung BL in einem entsprechenden Paritäts-Speicherzellarrayblock mit einem ent sprechenden Leseverstärker. Im Ergebnis dessen verstärkt die Leseverstärkergruppe 8 jeweils eines der N Datensignale, die vom Speicherzellarrayblock DB0 an den y-Gatterblock YGD0 an gelegt werden, eines der N Datensignale, die vom Speicherzell arrayblock DB1 an den y-Gatterblock YGD1 angelegt werden . . ., und eines der N Datensignale, die vom Speicherzellarrayblock GB7 an den y-Gatterblock YGD7 angelegt werden, eines der N Datensignale, die vom Paritäts-Speicherzellarrayblock DP0 an den y-Gatterblock YGP0 angelegt werden, . . ., und eines der N Datensignale, die vom Paritäts-Speicherzellarrayblock DP3 an den y-Gatterblock YGP3 angelegt werden, als Eingangssignale D0, D1, . . ., D7, P0, . . ., P3 des ECC9.When a word line WL is activated, the potential change corresponding to the stored value of each memory cell MC connected to that word line WL appears on the bit line connected to that memory cell MC. Accordingly, it is assumed that the number of memory cells that are contained in each normal memory cell array block DB0 to DB7 and each parity memory cell array block DP0 to DP3 is N, the memory values of (12 × N) memory cells MC that are associated with same word line WL are connected, simultaneously applied to the y-gate 7 However, connecting each of the Y gate blocks YGD0 to YGD7 which are arranged corresponding to the normal memory cell array 1, electrically only one bit line BL in a corresponding memory cell array block with a corresponding sense amplifier, and each of the correspondent ingly to the parity memory cell array 2 to the Y gate blocks YGP0 to YGP3 connects only one bit line BL in a corresponding parity memory cell array block to a corresponding sense amplifier. As a result, the sense amplifier group 8 each amplifies one of the N data signals which are applied from the memory cell array block DB0 to the y-gate block YGD0, one of the N data signals which are applied from the memory cell array block DB1 to the y-gate block YGD1. . ., and one of the N data signals applied by the memory cell array block GB7 to the y gate block YGD7, one of the N data signals applied by the parity memory cell array block DP0 to the y gate block YGP0,. . ., and one of the N data signals which are applied from the parity memory cell array block DP3 to the y-gate block YGP3 as input signals D0, D1,. . ., D7, P0,. . ., P3 of the ECC9.

Der Speicherwert einer Speicherzelle MC, die mit der gleichen Wortleitung WL verbunden ist, wird damit von jedem der normalen Speicherzellarrayblöcke DB0 bis DB7 und jedem der Paritäts- Speicherzellarrayblöcke DP0 bis DP3 an den ECC9 ausgelesen.The memory value of a memory cell MC with the same Word line WL is connected to each of the normal Memory cell array blocks DB0 to DB7 and each of the parity Memory cell array blocks DP0 to DP3 read out on the ECC9.

Die vorbestimmten Paritätswerte bzw. -daten werden vorab in das Paritäts-Speicherzellarray 2 eingeschrieben, wenn dieses herge stellt wird, so daß der Nachweis und die Korrektur eines Feh lers von 1 Bit, der in den 12-Bit-Daten D0 bis D7, P0 bis P3, die gleichzeitig aus dem normalen Speicherzellarray 1 und dem Paritäts-Speicherzellarray 2 ausgelesen werden, vorkommt, durch einen durch den ECC9 ausgeführten Vorgang ausgeführt werden kann. Es ist selbstverständlich, daß die in das Paritäts-Spei cherzellarray 2 einzuschreibenden Paritätswerte entsprechend den Speicherwerten des Speicherzellarray 1 bestimmt werden.The predetermined parity values or data are written in advance into the parity memory cell array 2 when it is manufactured, so that the detection and correction of a 1-bit error in the 12-bit data D0 to D7, P0 to P3, which are read out from the normal memory cell array 1 and the parity memory cell array 2 at the same time, can be executed by an operation performed by the ECC9. It goes without saying that the parity values to be written into the parity memory cell array 2 are determined in accordance with the memory values of the memory cell array 1 .

Die nach außen auszulesenden Daten werden vorab in das normale Speicherzellarray 1 gespeichert, wenn dieses hergestellt wird. Aus verschiedenen Gründen können jedoch die aus dem Speicher zellarray 1 ausgelesenen Daten nicht immer korrekte Auslese werte sein. In einem solchen Falle werden die Daten aus dem Speicherzellarray 1 durch die Tätigkeit des ECC9 in korrekte Daten korrigiert.The data to be read out is stored in advance in the normal memory cell array 1 when it is manufactured. For various reasons, however, the data read from the cell array 1 memory may not always be correct read values. In such a case, the data from the memory cell array 1 are corrected into correct data by the activity of the ECC9.

Dementsprechend werden an den ECC9 auszulesende 8-Bit-Daten und 4-Bit-Paritätsdaten P0 bis P3, die zur Korrektur eines Fehlers von 1 Bit, der in den 8-Bit-Daten vorkommt, erforder lich sind, gleichzeitig angelegt. Der ECC9 führt den vorbe stimmten Betriebsvorgang in Anwendung auf die 8-Bit-Daten D0 bis D7 und die 4-Bit-Paritätsdaten P0 bis P3 aus, und wenn es in einem der Bit der gelesenen 8-Bit-Daten D0 bis D7 einen Fehler gibt, korrigiert er diesen, und wenn es keinen Fehler gibt, legt er die Daten so, wie sie sind, an den Ausgabepuffer 10 an. Der Ausgabepuffer 10 verstärkt ein Ausgangssignal der ECC9, d. h. die 8-Bit-Daten D0′ bis D7′ nach der Korrektur, und liefert diese an die Datenausgabeanschlüsse DT0 bis DT7.Accordingly, 8-bit data and 4-bit parity data P0 to P3 to be read out on the ECC9, which are necessary for correcting an error of 1 bit that occurs in the 8-bit data, are simultaneously applied. The ECC9 executes the predetermined operation in application to the 8-bit data D0 to D7 and the 4-bit parity data P0 to P3, and if there is an error in one of the bits of the 8-bit data D0 to D7 read , it corrects it, and if there is no error, it applies the data to the output buffer 10 as is. The output buffer 10 amplifies an output signal of the ECC9, that is, the 8-bit data D0 'to D7' after the correction, and supplies it to the data output terminals DT0 to DT7.

Der Ausgabepuffer 10 enthält acht Pufferschaltungen OUT0 bis OUT7, die den 8-Bit-Daten D0′ bis D7′, die durch den ECC9 aus gegeben werden, entsprechen. Diese acht Pufferschaltungen OUT0 bis OUT7 sind jeweils mit den acht Datenausgabeanschlüssen DT0 bis DT7 verbunden.The output buffer 10 contains eight buffer circuits OUT0 to OUT7 which correspond to the 8-bit data D0 'to D7' which are output from the ECC9. These eight buffer circuits OUT0 to OUT7 are connected to the eight data output terminals DT0 to DT7, respectively.

Eine Steuerschaltung 6 steuert den Betrieb des Adreßpuffers 5, des Ausgabepuffers 10 o.ä. in Reaktion auf ein extern an Steuersignaleingangsanschlüsse CTL angelegtes Steuersignal.A control circuit 6 controls the operation of the address buffer 5 , the output buffer 10 or the like. in response to a control signal externally applied to control signal input terminals CTL.

Fig. 6 ist ein Teilschaltbild, das ein spezielles Beispiel für den Aufbau eines Speicherzellarray eines Masken-ROM darstellt. Nachfolgend wird unter Bezugnahme auf Fig. 6 eine typische Speicherzellarraystruktur eines Masken-ROM beschrieben. Fig. 6 is a partial circuit diagram showing a specific example of the structure of a memory cell array of a mask ROM. A typical memory cell array structure of a mask ROM will be described below with reference to FIG. 6.

In Fig. 6 ist ein sogenannter ROM vom NAND-Typ gezeigt, in dem, wenn das Potential einer Wortleitung niedrigen Pegel an nimmt, der Speicherwert einer mit jener Wortleitung verbun denen Speicherzelle ausgelesen wird.In FIG. 6, a so-called ROM NAND type is shown in which when the potential assumes a word line low level, the stored value is to that word line verbun which a memory cell is read out.

Gemäß Fig. 6 sind schräg verlaufende Leitungen mit MOS-Tran sistoren verbunden, die durchgängig vom Verarmungstyp sind. Reihenschaltungen, in deren jeder insgesamt achtzehn NMOS-Tran sistoren MT, STD, STE vorhanden sind, sind parallel zueinander zwischen jeweils eine Bitleitung BL1, BL2 und Masse GND ge schaltet. Von den achtzehn Transistoren funktioniert jeder der näher zu Masse GND liegenden sechzehn Transistoren MT als eine Speicherzelle MC. Referring to FIG. 6 oblique lines with MOS-Tran sistoren are connected, which are consistently the depletion type. Series connections, in each of which a total of eighteen NMOS transistors MT, STD, STE are present, are connected in parallel to one another between a bit line BL1, BL2 and ground GND. Of the eighteen transistors, each of the sixteen transistors MT closer to ground GND functions as a memory cell MC.

Die mit derselben Bitleitung verbundenen Serienschaltungen sind als Zweiereinheiten mit gemeinsamen Wortleitungen verbunden. Das heißt, daß die jeweiligen Wortleitungen WL1 bis WL32 mit den Gates von zwei Speichertransistoren MT, die mit der Bitlei tung BL1 verbunden sind, den Gates von zwei Speichertransisto ren MT, die mit der Bitleitung BL2 verbunden sind, . . . gemein sam verbunden sind. Auf diese Weise sind tatsächlich in einem normalen Speicherzellarray und einem Paritäts-Speicherzellarray eine Mehrzahl von Speichertransistoren MT in einer aus Zeilen und Spalten bestehenden Matrix angeordnet, wobei die in der gleichen Spalte angeordneten Speichertransistoren MT in einer jeweils vorbestimmten Anzahl (beim oben beschriebenen Beispiel 16) miteinander in Reihe geschaltet sind, und andererseits sind die in derselben Zeile angeordneten Speichertransistoren MT je weils zu zweien mit derselben Bitleitung verbunden. D. h., in der Praxis sind entsprechend jeweils einer Bitleitung zwei Speicherzellspalten vorgesehen. Weiterhin sind zusätzlich zu den Wortleitungen zwei Signalleitungen SG1 bis SG4, die sich in Zeilenrichtung erstrecken, jeweils für eine Gruppe von sechzehn Speicherzellenzeilen vorgesehen. Die Signalleitungen werden im folgenden als Gateauswahlleitungen bezeichnet.The series circuits connected to the same bit line are connected as two units with common word lines. That is, the respective word lines WL1 to WL32 with the gates of two memory transistors MT, which with the Bitlei device BL1 are connected, the gates of two memory transistors ren MT, which are connected to the bit line BL2,. . . mean sam are connected. This way you are actually in one normal memory cell array and a parity memory cell array a plurality of memory transistors MT in one of rows and columns existing matrix arranged, the in the same transistors arranged in a memory column MT each predetermined number (in the example described above 16) are connected in series with each other, and on the other hand are the memory transistors MT arranged in the same line each because two are connected to the same bit line. That is, in in practice, two are corresponding to one bit line Storage cell columns provided. Furthermore, in addition to the word lines two signal lines SG1 to SG4, which are in Line direction, each for a group of sixteen Memory cell rows are provided. The signal lines are in the hereinafter referred to as gate selection lines.

Die Gates von zwei Transistoren STE und STD, die in Reihe mit einander geschaltet sind, sind jeweils mit der einen oder der anderen der beiden entsprechenden Gateauswahlleitungen SG1 bis SG4 verbunden. Der Typ der Speicherzellen (Verarmungstyp oder Anreicherungstyp), die mit derselben Gateauswahlleitung verbun den sind, unterscheidet sich jeweils zwischen zwei einander be nachbarten Speicherzellspalten.The gates of two transistors STE and STD, which are in series with are connected with each other, with one or the other other of the two corresponding gate selection lines SG1 to SG4 connected. The type of memory cells (depletion type or Enrichment type) connected to the same gate selection line that are, there is a difference between each other adjacent memory cell columns.

Der Typ des Speichertransistors MT wird entsprechend dem darin zu speichernden Wert bestimmt. Speziell wird es für einen Spei chertransistor MT, in dem der Wert "0" gespeichert werden soll, vorgegeben, daß er vom Anreicherungstyp ist, und für einen Speichertransistor MT, in dem der Wert "1" zu speichern ist, wird vorgegeben, daß er vom Verarmungstyp ist. Eine derartige Typvorgabe der jeweiligen Speichertransistoren MT wird durch Einstellen der Störstellenkonzentration im Kanalgebiet des Speichertransistors MT mittels Ionenimplantation bei der Her stellung vorgenommen.The type of the memory transistor MT becomes corresponding to that in it value to be stored determined. It will be special for a Spei chertransistor MT, in which the value "0" is to be stored, given that it is of the enrichment type, and for one Memory transistor MT in which the value "1" is to be stored, is specified to be of the depletion type. Such one Type specification of the respective memory transistors MT is determined by Setting the impurity concentration in the channel area of the Memory transistor MT using ion implantation at Her position made.

Jede der Bitleitungen BL1 und BL2 und jede der Wortleitungen WL1 bis WL32 in Fig. 6 entspricht einer Bitleitung BL und einer Wortleitung WL in Fig. 5.Each of the bit lines BL1 and BL2 and each of the word lines WL1 to WL32 in FIG. 6 corresponds to a bit line BL and a word line WL in FIG. 5.

Der x-Dekoder 3 nach Fig. 5 aktiviert eine Gateauswahlleitung zusammen mit einer Wortleitung in Reaktion auf ein Adreßsignal vom Adreßpuffer 5. Im Falle eines NAND-ROM sind die Potentiale der aktivierten Gateauswahlleitung und der aktivierten Wortlei tung auf hohem Pegel (höher als der Schwellspannungswert eines als Speichertransistor verwendeten Transistors vom Anreiche rungs- bzw. "enhancement"-Typ) bzw. niedrigem Pegel, d. h. 0 V.The x-decoder 3 of Fig. 5 activates a gate select line with a word line in response to an address signal from the address buffer 5. In the case of a NAND-ROM, the potentials of the activated gate selection line and the activated word line are at a high level (higher than the threshold voltage value of an enhancement-type transistor used as a memory transistor) or at a low level, ie 0 V .

Ein MOS-Transistor vom Anreicherungstyp ist im AUS-Zustand, wenn die Gatespannung 0 V beträgt, und ein MOS-Tansistor vom Verarmungstyp ist im EIN-Zustand, wenn die Gatespannung 0 V beträgt. Demnach sind beispielsweise in Fig. 6, wenn das Potential der Wortleitung WL1 auf niedrigem Pegel ist und die Potentiale alle anderen Wortleitungen auf hohem Pegel sind, die Speichertransistoren MT, die mit irgendeiner Wortleitung außer der Wortleitung WL1 verbunden sind, im EIN-Zustand. Anderer seits wird der EIN/AUS-Zustand der jeweils mit der Wortleitung WL1 verbundenen Speichertransistoren MT entsprechend dem Tran sistortyp bestimmt. D. h., ein mit der Wortleitung WL1 verbun dener Speichertransistor MT vom Anreicherungstyp nimmt den AUS-Zustand an, aber ein mit der Wortleitung WL1 verbundener Spei chertransistor MT vom Verarmungstyp nimmt den EIN-Zustand an.An enhancement type MOS transistor is in the OFF state when the gate voltage is 0 V, and a depletion type MOS transistor is in the ON state when the gate voltage is 0 V. Thus, for example, in Fig. 6, when the potential of the word line WL1 is low and the potentials are all other word lines high, the memory transistors MT connected to any word line other than the word line WL1 are in the ON state. On the other hand, the ON / OFF state of the memory transistors MT connected to the word line WL1 is determined in accordance with the transistor type. That is, an enhancement type memory transistor MT connected to the word line WL1 assumes the OFF state, but a depletion type memory transistor MT connected to the word line WL1 assumes the ON state.

Wenn andererseits das Potential einer Gateauswahlleitung SG1 der Gateauswahlleitungen SG1 und SG2 auf hohem Pegel ist und die Potentiale aller anderen Gateauswahlleitungen auf niedri geren Pegel sind, nehmen von den mit den Gateauswahlleitungen außer der Gateauswahl Leitung SG1 verbundenen Transistoren nur die Transistoren STE vom Anreicherungstyp den AUS-Zustand an, und die Transistoren STD vom Verarmungstyp nehmen den EIN-Zustand ein. Andererseits nehmen alle Transistoren STD, STE, die mit der Gateauswahlleitungen SG1 verbunden sind, den Ein-Zustand an.On the other hand, when the potential of a gate select line SG1 of gate select lines SG1 and SG2 is high and the potentials of all other gate selection lines at low lower levels, take from those with the gate select lines Except for the gate selection line SG1 connected transistors only the transistors STE of the enhancement type to the OFF state, and the depletion type transistors STD take that ON state on. On the other hand, all transistors STD, STE, connected to the gate select lines SG1 On state.

Dementsprechend variiert das Potential jeder der Bitleitungen BL1, BL2 entsprechend dem Typ des Speichertransistors MT, der in einer mit ihr verbundenen Speicherzellenspalte vorhanden und mit der Gateauswahlleitung SG1 und einer aktivierten Wortlei tung WL1 verbunden ist. D. h., wenn der Speichertransistor MT vom Anreicherungstyp ist, fließt kein Strom zwischen einer ent sprechenden Bitleitung und Masse GND. Wenn andererseits der Speichertransistor MT vom Verarmungstyp ist, fließt ein Strom von einer entsprechenden Bitleitung auf Masse GND. Der Fall, daß in der Bitleitung ein Strom fließt, entspricht dem Wert "1", und der Fall, daß in der Bitleitung kein Strom fließt, entspricht dem Wert "0". Demgemäß wird auf jeder Bitleitung der gespeicherte Wert einer Speicherzelle, die mit einer aktivier ten Wortleitung WL1 verbunden ist, gelesen.The potential of each of the bit lines varies accordingly BL1, BL2 according to the type of memory transistor MT that present in a memory cell column connected to it and with the gate selection line SG1 and an activated word line device WL1 is connected. That is, when the memory transistor MT is of the enrichment type, no current flows between one speaking bit line and ground GND. On the other hand, if the Memory transistor MT is of the depletion type, a current flows from a corresponding bit line to ground GND. The case, that a current flows in the bit line corresponds to the value "1" and the case that no current flows in the bit line, corresponds to the value "0". Accordingly, the on each bit line stored value of a memory cell that is activated with an ten word line WL1 is connected, read.

Wenn andererseits das Potential der Gateauswahlleitung SG2 auf hohem Pegel und das Potential aller anderen Gateauswahlleitun gen auf niedrigem Pegel ist, nehmen die mit der Gateauswahllei tung SG2 verbundenen Transistoren zusammen den EIN-Zustand ein, und diejenigen der beiden Arten von Transistoren STD und STE, die mit den Gateauswahlleitungen außer der Gateauswahlleitung SG2 verbunden sind, die vom Anreicherungstyp sind, nehmen den AUS-Zustand an, und diejenigen vom Verarmungstyp werden in den EIN-Zustand gebracht. Damit wird in diesem Falle - abweichend vom oben beschriebenen Fall - das Vorhandensein/Nichtvorhanden sein eines Stromflusses in jeder der Bitleitungen BL1 und BL2 entsprechend dem Typ eines in einer Speicherzellspalte, deren Gateauswahlleitung SG1, mit der die Transistoren STD vom Ver armungstyp verbunden sind, mit der Wortleitung WL1 verbunden ist, enthaltenen Speichertransistors MT bestimmt.On the other hand, when the potential of the gate select line SG2 is up high level and the potential of all other gate selection lines conditions are low, those with the gate selection line take device SG2 connected transistors together in the ON state, and those of the two types of transistors STD and STE, the one with the gate select lines except the gate select line SG2, which are of the enrichment type, take the OFF state, and those of the depletion type are in the Brought ON state. In this case it will be - different from the case described above - the presence / absence its a current flow in each of the bit lines BL1 and BL2 corresponding to the type of one in a memory cell column whose Gate selection line SG1, with which the transistors STD from Ver are connected to the word line WL1 is determined, contained memory transistor MT.

Wie Fig. 5 zeigt, weisen jeweilige Leseverstärker SAD0 bis SAD7, SAP0 bis SAP3 spezifisch das Vorhandensein/Nichtvorhan densein eines Stromflusses in den elektrisch mit ihnen über das y-Gatter 7 verbundenen Bitleitungen nach.As shown in FIG. 5, respective sense amplifiers SAD0 to SAD7, SAP0 to SAP3 specifically detect the presence / absence of a current flow in the bit lines electrically connected to them via the y-gate 7 .

Wie oben beschrieben, erscheint, wenn eine Wortleitung und eine der beiden Gateauswahlleitungen, die entsprechend dieser Wort leitung vorgesehen sind, aktiviert sind, auf jeder Bitleitung der Speicherwert einer der beiden Speicherzellen MT, die mit dieser Bitleitung und dieser Wortleitung verbunden sind.As described above, appears when a word line and a of the two gate selection lines corresponding to that word line are provided, are activated on each bit line the memory value of one of the two memory cells MT, with this bit line and this word line are connected.

Beim oben beschriebenen Masken-ROM ist ein Ausgang des x-Deko ders 3 nur in einer Richtung vorgesehen, aber ein Speicherzell array kann in zwei Blöcke aufgeteilt sein, und ein x-Dekoder kann zwischen diesen beiden Blöcken angeordnet sein und Aus gänge zu diesen beiden Blöcken haben. Fig. 7 ist ein schema tisches Blockschaltbild, das den Gesamtaufbau eines Masken-ROM mit einer Fehlerkorrekturfunktion mit einem entsprechenden Auf bau zeigt.In the mask ROM described above, an output of the x decoder 3 is provided in one direction only, but a memory cell array may be divided into two blocks, and an x decoder may be arranged between these two blocks and outputs to these two Have blocks. Fig. 7 is a schematic block diagram showing the overall structure of a mask ROM with an error correction function with a corresponding construction.

In Fig. 7 ist der Fall dargestellt, daß die gleichzeitig nach außen auszulesenden Daten 8-Bit-Daten sind. FIG. 7 shows the case in which the data to be read out at the same time is 8- bit data.

In bezug auf Fig. 7 ist festzustellen, daß bei der Herstellung des Masken-ROM die ursprünglichen Daten, die nach außen auszu lesen sind, und Paritätsdaten vorab zusammen in die Speicher zellarrayblöcke 10a und 10b eingeschrieben werden.Referring to Fig. 7, it should be noted that when the mask ROM is manufactured, the original data to be read out and parity data are previously written together in the memory cell array blocks 10 a and 10 b.

Jeder der Speicherzellarrayblöcke 10a und 10b enthält eine Mehrzahl (hier vier) von Subblöcken 10a-0 bis 10a-3 und 10b-0 bis 10b-3.Each of the memory cell array blocks 10 a and 10 b contains a plurality (here four) of sub-blocks 10 a-0 to 10 a-3 and 10 b-0 to 10 b-3.

Jeder der Subblöcke 10a-0 bis 10a-3 und 10b-0 bis 10b-3 enthält zwölf Spalten von Speicherzellen, die einer Gesamtmenge von 12 Bit Daten entsprechen, d. h. 8-Bit-Daten, die gleichzeitig extern ausgelesen werden, und 4-Bit-Paritätsdaten, die zur Korrektur eines Fehlers der 8-Bit-Daten benötigt werden. Das heißt, in jedem der Subblöcke 10a-0 bis 10a-3, 10b-0 bis 10b-3 werden der niedrigstwertige Bitwert, der Bitwert der zweiten Ordnung, . . ., der höchstwertige Bitwert in den extern auszu lesenden Daten in der ersten Spalte, der zweiten Spalte, bzw. der achten Spalte der Speicherzellen gespeichert, und der niedrigstwertige Bitwert, der zweite Bitwert, . . ., der höchst wertige Bitwert der 4-Bit-Paritätsdaten, die für die 8-Bit-Daten geeignet sind, werden in den Speicherzellen der neunten Spalte, der zehnten Spalte, . . ., bzw. der zwölften Spalte gespeichert.Each of the sub-blocks 10 a-0 to 10 a-3 and 10 b-0 to 10 b-3 contains twelve columns of memory cells which correspond to a total amount of 12-bit data, ie 8-bit data which are simultaneously read out externally, and 4-bit parity data needed to correct an error in the 8-bit data. That is, in each of the sub-blocks 10 a-0 to 10 a-3, 10 b-0 to 10 b-3, the least significant bit value, the second order bit value,. . ., the most significant bit value in the data to be read externally is stored in the first column, the second column or the eighth column of the memory cells, and the least significant bit value, the second bit value,. . ., the most significant bit value of the 4-bit parity data suitable for the 8-bit data is stored in the memory cells of the ninth column, the tenth column,. . ., or the twelfth column.

Im Speicherzellarrayblock 10a ist eine Wortleitung WL gemeinsam für die Subblöcke 10a-0 bis 10a-3 vorgesehen, und analog ist eine Wortleitung WL im Speicherzellarrayblock 10b gemeinsam für die Subblöcke 10b-0 bis 10b-3 vorgesehen. Eine Wortleitung WL des Speicherzellarrayblocks 10a und eine Wortleitung WL des Speicherzellarrayblocks 10b entsprechen einander eins zu eins.In the memory cell array block 10 a, a word line WL is jointly provided for the sub-blocks 10 a-0 to 10 a-3, and analogously, a word line WL in the memory cell array block 10 b is jointly provided for the sub-blocks 10 b-0 to 10 b-3. A word line WL of the memory cell array block 10 a and a word line WL of the memory cell array block 10 b correspond to one another.

Der Schaltungsaufbau innerhalb der Speicherzellarrayblöcke 10a und 10b ist derselbe wie derjenige des oben beschriebenen Masken-ROM, so daß seine Beschreibung hier nicht wiederholt wird. In Fig. 7 sind - ebenso wie in Fig. 5 - zur Verein fachung Gateauswahlleitungen nicht gezeigt.The circuit structure within the memory cell array blocks 10 a and 10 b is the same as that of the mask ROM described above, so that its description will not be repeated here. In Fig. 7 - just as in Fig. 5 - for simplification gate selection lines are not shown.

Ebenso sind die Funktionsweisen des Adreßpuffers 5, der Steuer schaltung 6, der Leseverstärkergruppe 8, des ECC9 und des Aus gabepuffers 10 dieselben wie diejenigen beim oben beschriebenen Masken-ROM. Also, the operations of the address buffer 5 , the control circuit 6 , the sense amplifier group 8 , the ECC9 and the output buffer 10 are the same as those in the mask ROM described above.

Beim Masken-ROM des beschriebenen Beispiels reagiert der x-De koder 3 auf ein Adreßsignal vom Adreßpuffer 5, um eine Wortlei tung WL in einem der Speicherzellarrayblöcke 10a und 10b auszu wählen und zu aktivieren. In einem der Speicherzellarrayblöcke 10a und 10b erscheinen damit die Speicherwerte der in der glei chen Zeile angeordneten jeweiligen Speicherzellen MC auf ent sprechenden Bitleitungen BL.In the mask ROM of the example described, the x-decoder 3 responds to an address signal from the address buffer 5 in order to select and activate a word line device WL in one of the memory cell array blocks 10 a and 10 b. In one of the memory cell array blocks 10 a and 10 b, the memory values of the respective memory cells MC arranged in the same row appear on corresponding bit lines BL.

Die y-Gatter 7a und 7b, die durch den Dekoderausgang des y-De koders 4 gesteuert werden, verbinden selektiv elektrisch die zwölf Bitleitung BL, die in einem der Subblöcke 10a-0 bis 10a-3 im Speicherzellarrayblock 10a enthalten sind, oder die zwölf Bitleitungen BL, die in einem der Subblöcke 10b-0 bis 10b-3 im Speicherzellarrayblock 10b enthalten sind, mit der Lesever stärkergruppe 8. Genauer steuert der y-Dekoder 4 die y-Gatter 7a und 7b so, daß die zwölf Bitleitungen BL und die Lesever stärkergruppe 8 nur über eines der y-Gatter 7a und 7b elek trisch verbunden sind.The y-gate 7 a and 7 b, which are controlled by the decoder output of the y-De coder 4, for selectively connecting electrically the twelve bit line BL, the a 0 to 10 included in one of the sub-blocks 10 a-3 in the memory cell array block 10 a are, or the twelve bit lines BL, which are contained in one of the sub-blocks 10 b-0 to 10 b-3 in the memory cell array block 10 b, with the sense amplifier group 8 . More precisely, the y decoder 4 controls the y gates 7 a and 7 b so that the twelve bit lines BL and the amplifier group 8 are only electrically connected via one of the y gates 7 a and 7 b.

Damit werden nur die 12-Bit-Werte D0 bis D7, P0 bis P3, die auf den zwölf Bitleitungen in einem der Subblöcke 10a-0 bis 10a-3 im Speicherzellarrayblock 10a oder einem der Subblöcke 10b-0 bis 10b-3 im Speicherzellarrayblock 10b erscheinen, an die Leseverstärkergruppe 8 angelegt. In den 12-Bit-Daten werden die 8-Bit-Daten d0 bis d7, die aus den Speicherzellen zum Speichern der ursprünglichen Daten zum externen Auslesen gelesen werden, und die 4-Bit-Daten p0 bis p3, die aus den zum Speichern der Paritätsdaten vorgesehenen Speicherzellen ausgelesen werden und zum Korrigieren eines Fehlers der 8-Bit-Daten benötigt werden, jeweils durch die Leseverstärkergruppe 8 verstärkt und werden 8-Bit-Daten D0 bis D7 und Paritätsdaten P0 bis P3, die an den ECC9 geliefert werden.This means that only the 12-bit values D 0 to D 7 , P 0 to P 3 that are on the twelve bit lines in one of the sub-blocks 10 a-0 to 10 a-3 in the memory cell array block 10 a or one of the sub-blocks 10 b- 0 to 10 b-3 appear in the memory cell array block 10 b, applied to the sense amplifier group 8 . In the 12-bit data, the 8-bit data d0 to d7, which are read from the memory cells for storing the original data for external reading, and the 4-bit data p0 to p3, which are used for storing the Memory cells provided for parity data are read out and corrected for correcting an error of the 8-bit data, each amplified by the sense amplifier group 8 and 8-bit data D0 to D7 and parity data P0 to P3 are supplied to the ECC9.

Im Ergebnis dessen werden, auch wenn es in einem Bit in den aus dem Speicherzellarray 10a oder 10b an die Leseverstärkergruppe 8 ausgelesenen 12-Bit-Daten einen Fehler gibt, Originaldaten D0 bis D7, die nicht Paritätsdaten sind, der 12-Bit-Daten mit korrekten logischen Werten an die Datenausgabeanschlüsse DT0 bis DT7 geliefert.As a result, even if there is an error in one bit in the 12-bit data read out from the memory cell array 10 a or 10 b to the sense amplifier group 8 , original data D0 to D7 which are not parity data, the 12-bit Data with correct logical values are supplied to the data output connections DT0 to DT7.

Nachfolgend wird unter Bezugnahme auf die Fig. 8 und 9 der Aufbau des x-Dekoders 3 in einem herkömmlichen Masken-ROM be schrieben. Fig. 8 ist ein Blockschaltbild, das schematisch den Aufbau des x-Dekoders 3 in der Abbildung darstellt. Fig. 9 ist ein Teilschaltbild, das den Aufbau des x-Dekoders 3 nach Fig. 7 genauer verdeutlicht.The structure of the x decoder 3 in a conventional mask ROM will be described below with reference to FIGS. 8 and 9. Fig. 8 is a block diagram schematically showing the structure of the x decoder 3 in the figure. FIG. 9 is a partial circuit diagram which clarifies the structure of the x decoder 3 according to FIG. 7 in more detail.

Wie Fig. 8 zeigt, enthält der x-Dekoder 3 einen Vordekoder 30 und eine Mehrzahl von Dekoderblöcken 31, die gemeinsam für die Speicherzellarrayblöcke 10a und 10b vorgesehen sind. Wenn die Speicherzellarrayblöcke 10a und 10b den in Fig. 6 gezeigten Aufbau haben, ist jeweils für alle sechzehn Speicherzellzeilen ein Dekoderblock 31 vorgesehen.As shown in FIG. 8, the x-decoder 3 contains a predecoder 30 and a plurality of decoder blocks 31 , which are provided together for the memory cell array blocks 10 a and 10 b. If the memory cell array blocks 10 a and 10 b have the structure shown in FIG. 6, a decoder block 31 is provided for every sixteen memory cell rows.

Der Vordekoder 30 dekodiert ein Adreßsignal vom Adreßpuffer 5 und liefert ein entsprechendes einzelnes Signal an den Dekoder block 31. In Reaktion auf die Dekoderausgabe des Vordekoders 30 aktiviert einer der Mehrzahl von Dekoderblöcken 31 eine (nicht gezeigte) Wortleitung, die mit einer der zugehörigen sechzehn Speicherzellzeilen und einer der entsprechend den sechzehn Speicherzellzeilen vorgesehenen Gateauswahlleitungen verbunden ist.The predecoder 30 decodes an address signal from the address buffer 5 and delivers a corresponding single signal to the decoder block 31 . In response to the decoder output of the predecoder 30 , one of the plurality of decoder blocks 31 activates a word line (not shown) which is connected to one of the associated sixteen memory cell rows and one of the gate selection lines provided corresponding to the sixteen memory cell rows.

Wie Fig. 9 zeigt, enthält jeder Dekoderblock 31 eine Hauptdeko dereinheit 310 und Subdekodereinheiten 311 und 312.As shown in FIG. 9, each decoder block 31 includes a main decoder unit 310 and sub-decoder units 311 and 312 .

Jede Hauptdekodereinheit 310 enthält ein NAND-Gatter 400, das einige der Ausgänge des Vordekoders 30 nach Fig. 8 als Ein gänge verwendet, und einen Inverter 410 zum Invertieren eines Ausgangs(wertes) beispielsweise des NAND-Gatters 400. In jedem Dekoderblock 31 wird ein Ausgang des Inverters 410 der Hauptde kodereinheit 310 an die Subdekodereinheiten 311 und 312 ange legt.Each main decoder unit 310 includes a NAND gate 400 that uses some of the outputs of the predecoder 30 of FIG. 8 as inputs, and an inverter 410 for inverting an output (value) of, for example, the NAND gate 400 . In each decoder block 31 , an output of the inverter 410 of the main decoder unit 310 is applied to the sub-decoder units 311 and 312 .

Jede der Subdekodereinheiten 311 und 312 enthält beispiels weise sechzehn NMOS-Transistoren 420, die an ihren Gates die Ausgänge der entsprechenden Hauptdekodereinheit 310 empfangen, zwei 2-Eingangs-NAND-Gatter 430 und 440 und zwei Inverter 450 und 460 jeweils zum Invertieren der Ausgänge der zwei NAND-Gatter 430 und 440. Jedes dieser zwei NAND-Gatter 430 und 440 empfängt an seinem Eingangsanschluß eine Ausgabe einer ent sprechenden Hauptdekodereinheit 310 und an seinem anderen Ein gangsanschluß eine Ausgabe des Vordekoders 30. Sechzehn Tran sistoren 420 sind zwischen die entsprechenden sechzehn Wort leitungen WL1 bis WL32 und sechzehn Ausgänge des Vordekoders 30 geschaltet. Die Ausgänge der beiden Inverter 450 und 460 werden an die beiden Gateauswahlleitungen SG1 bis SG4 angelegt.Each of the sub-decoder units 311 and 312 contains, for example, sixteen NMOS transistors 420 , which receive the outputs of the corresponding main decoder unit 310 at their gates, two 2-input NAND gates 430 and 440 and two inverters 450 and 460 each for inverting the outputs of the two NAND gates 430 and 440 . Each of these two NAND gates 430 and 440 receives an output of a corresponding main decoder unit 310 at its input terminal and an output of the predecoder 30 at its other input terminal. Sixteen transistors 420 are connected between the corresponding sixteen word lines WL1 to WL32 and sixteen outputs of the predecoder 30 . The outputs of the two inverters 450 and 460 are applied to the two gate selection lines SG1 to SG4.

Der Vordekoder 30 dekodiert ein Adreßsignal vom Adreßpuffer 5 so, daß in einer der Subdekodereinheiten 311 und 312 nur eines der jeweils vom Vordekoder an die NAND-Gatter 430 und 440 ange legte beiden Signale und nur eines der vom Vordekoder 30 an den Transistor 420 gelieferten Signale jeweils hohen Pegel und nie drigen Pegel annimmt, und daß im anderen beide vom Vordekoder 30 jeweils an die NAND-Gatter 430 und 440 angelegten Signale auf niedrigem Pegel sind und alle vom Vordekoder 30 an den Transistor 420 gelieferten Signale auf hohem Pegel sind und weiterhin alle vom Vordekoder 30 an eines der NAND-Gatter 400 gelieferten Singale auf hohem Pegel sind.The predecoder 30 decodes an address signal from the address buffer 5 so that in one of the sub-decoder units 311 and 312 only one of the two signals from the predecoder to the NAND gates 430 and 440 is placed and only one of the signals supplied by the predecoder 30 to the transistor 420 each assumes a high level and a low level, and that in the other both signals from the pre-decoder 30 to the NAND gates 430 and 440 are at a low level and all signals supplied from the pre-decoder 30 to the transistor 420 are at a high level, and further all signals supplied by the pre-decoder 30 to one of the NAND gates 400 are at a high level.

Dementsprechend legt nur in einem der Dekoderblöcke 31 in einer der Subdekodereinheiten 311 und 312 einer der sechzehn Transi storen 420 ein Potential auf hohem Pegel an eine Gateauswahl leitung an, und einer der beiden Inverter 450 und 460 legt ein Potential auf niedrigem Pegel an eine Wortleitung an. In jeder der anderen Subdekodereinheiten legen die sechzehn Transistoren 420 ein Potential auf hohem Pegel jeweils an die sechzehn Wort leitungen an, und die beiden Inverter 450 und 460 legen ein Potential auf niedrigem Pegel an die beiden Gateauswahllei tungen an.Accordingly, only in one of the decoder blocks 31 in one of the sub-decoder units 311 and 312 one of the sixteen transistors 420 applies a high level potential to a gate selection line, and one of the two inverters 450 and 460 applies a low level potential to a word line . In each of the other sub-decoder units, the sixteen transistors 420 apply a high level potential to the sixteen word lines, respectively, and the two inverters 450 and 460 apply a low level potential to the two gate select lines.

Im Ergebnis dessen erscheinen in einem der Speicherarrayblöcke 10a und 10b die Speicherwerte einer Mehrzahl von Speicherzel len, die in derselben Zeile angeordnet sind, auf den entspre chenden Bitleitungen. Im anderen erscheint jedoch, da alle Transistoren vom Anreicherungstyp, die mit der Gateauswahllei tung verbunden sind (die Transistoren STE in Fig. 6) den AUS-Zustand annehmen, kein Speicherwert der Speicherzellen auf den Bitleitungen.As a result, the memory values of a plurality of memory cells, which are arranged in the same line, appear on the corresponding bit lines in one of the memory array blocks 10 a and 10 b. In the other, however, since all of the enhancement type transistors connected to the gate selection line (the transistors STE in Fig. 6) assume the OFF state, no memory value of the memory cells on the bit lines appears.

Wie oben beschrieben, ist ein herkömmlicher Masken-ROM mit Feh lerkorrekturfunktion so konfiguriert, daß eine Mehrzahl von Bitlängen von aus den mit der gleichen Wortleitung verbundenen Speicherzellen ausgelesenen Daten in den ECC als Fehlerkorrek turcode, der nur zur Korrektur eines 1-Bit-Fehlers geeignet ist, eingegeben wird. Dementsprechend arbeitet die Fehler korrekturfunktion des herkömmlichen Masken-ROM nur effektiv, wenn es in den gleichzeitig aus einer Mehrzahl von Speicher zellen, die in der gleichen Zeile angeordnet sind, ausgelesenen Daten nur einen 1-Bit-Fehler gibt.As described above, a conventional mask ROM is missing Correction function configured so that a plurality of Bit lengths from those connected to the same word line Data read out from memory cells in the ECC as error correction turcode, which is only suitable for correcting a 1-bit error is entered. The error works accordingly correction function of the conventional mask ROM only effective, if it is in the simultaneously from a plurality of memory cells that are arranged in the same row are read out Data only gives a 1-bit error.

Als nächstes werden unter Bezugnahme auf Fig. 5 die Bedingun gen, unter denen ein durch einen herkömmlichen Masken-ROM mit Fehlerkorrekturfunktion korrigierbarer Fehler vorkommt, im einzelnen beschrieben.Next, the conditions under which an error that can be corrected by a conventional mask ROM with an error correction function occurs will be described in detail with reference to FIG. 5.

Zuerst sei in bezug auf Fig. 5 angenommen, daß eine Speicher zelle, in der ein Element mit nicht den ursprünglich zu spei chernden Daten entsprechenden Charakteristika verwendet wird, (ein sogenanntes bit-defektes), nur in einem der insgesamt zwölf Blöcke aus acht Speicherzellarrayblöcken DB0 bis DB7, in denen die auszulesenden Originaldaten gespeichert werden, und vier Speicherzellarrayblöcken DP0 bis DP3, in denen die Pari tätsdaten gespeichert werden, vorkommt, oder daß ein Defekt in irgendeinem der zwölf Signalübertragungswege (zu denen die zwölf y-Gatter-Blöcke YGD0 bis YGD7, YGP0 bis YGP3 und die zwölf Leseverstärker SAD0 bis SAD7, SAP0 bis SAP3 gehören) zum jeweiligen Übertragen der 12-Bit-Daten vom normalen Speicher zellarray 1 und vom Paritäts-Speicherzellarray 2 an den ECC9 infolge von Gebrauchseinflüssen, des Ausfalls einer inneren Schaltung infolge der Degradation mit zunehmender Gebrauchs dauer o. ä. vorkommt.First, with reference to FIG. 5, it is assumed that a memory cell in which an element with characteristics not corresponding to the data to be originally stored (a so-called bit-defective) is used, only in one of the total of twelve blocks of eight memory cell array blocks DB0 to DB7, in which the original data to be read out are stored, and four memory cell array blocks DP0 to DP3, in which the parity data are stored, or that there is a defect in any of the twelve signal transmission paths (to which the twelve y-gate blocks YGD0 to YGD7, YGP0 to YGP3 and the twelve sense amplifiers SAD0 to SAD7, SAP0 to SAP3 belong to the respective transfer of the 12-bit data from the normal memory cell array 1 and from the parity memory cell array 2 to the ECC9 due to usage influences, the failure of an internal circuit occurs due to the degradation with increasing service life or the like.

In diesen Fällen gibt es einen Fehler nur in einem Bit der Daten der 12-Bit-Daten D0 bis D7, P0 bis P3, die an den ECC9 ausgelesen werden, und die verbleibenden elf Bit der Daten sind sämtlich korrekt. Damit kann der ECC9 den Fehler von einem Bit nachweisen und korrigieren.In these cases there is an error in only one bit of the Data of the 12-bit data D0 to D7, P0 to P3 that are sent to the ECC9 be read out, and the remaining eleven bits of the data are all correct. This allows the ECC9 to clear the error of one bit prove and correct.

Danach sei in Fig. 5 angenommen, daß eine Leitungsunterbre chung oder ein Kurzschluß während des Herstellungsverfahrens oder unter Gebrauchsbedingungen in einer Bitleitung BL (der so genannten defekten Bitleitung) nur in einem Block der zwölf Speicherzellarrayblöcke DB0 bis DB7, DP0 bis DP3 vorkommt.Thereafter, in Fig. 5, it is assumed that a line break or a short circuit during the manufacturing process or under use conditions in a bit line BL (the so-called defective bit line) occurs only in one block of the twelve memory cell array blocks DB0 to DB7, DP0 to DP3.

In einem solchen Falle wird, wenn eine der mit der defekten Bitleitung verbundenen Mehrzahl von Speicherzellen MC als Speicherzelle, aus der Daten auszulesen sind, ausgewählt wird, die defekte Bitleitung elektrisch durch den entsprechenden y-Gatterblock mit der Leseverstärkergruppe 8 verbunden. Dabei werden aus dem Speicherzellarrayblock mit der defekten Bit leitung BL keine Daten an den ECC9 ausgelesen. Es ist jedoch zu beachten, daß jeweils von den verbleibenden elf Speicher zellarrayblöcken Daten an den ECC9 ausgelesen werden. In such a case, if one of the plurality of memory cells MC connected to the defective bit line is selected as the memory cell from which data is to be read, the defective bit line is electrically connected to the sense amplifier group 8 through the corresponding y-gate block. No data is read to the ECC9 from the memory cell array block with the defective bit line BL. It should be noted, however, that data is read from the remaining eleven memory cell array blocks to the ECC9.

Damit kann also auch in diesem Falle der ECC9 korrekte 8-Bit- Daten ausgeben.In this case, the ECC9 can therefore also have correct 8-bit Output data.

Das heißt, bei Defekten in den Speicherzellarray oder deren peripheren Schaltungen kann der ECC9 einen Fehler mit Bezug auf einen Defekt, der einen zufälligen 1-Bit-Fehler in den an den ECC9 anzulegenden 12-Bit-Daten D0 bis D7, P0 bis P3 verur sacht, korrigieren. D. h., der ECC9 ermöglicht die Verwendung eines solchen defekten Masken-ROM als normaler Masken-ROM.That is, in the event of defects in the memory cell array or its peripheral circuits, the ECC9 may have an error related for a defect that causes a random 1-bit error in the the 12-bit data D0 to D7, P0 to P3 to be applied to the ECC9 gently, correct. That is, the ECC9 enables use such a defective mask ROM as a normal mask ROM.

Wie aus der obigen Beschreibung zu erkennen, kann bei einem herkömmlichen Masken-ROM mit einer Fehlerkorrekturfunktion ein Fehler der ausgelesenen Daten infolge eines Defektes bezüglich der Bitleitungen mit ziemlich hoher Wahrscheinlichkeit korri giert werden. Es ist jedoch unmöglich, einen Fehler der ausge lesenen Daten infolge eines Defekts bezüglich der Wortlei tungen (sogenannter defekter Wortleitungen) mit hoher Wahr scheinlichkeit zu korrigieren.As can be seen from the above description, a conventional mask ROM with an error correction function Error in the read data due to a defect of the bit lines with a fairly high probability of corri be greeded. However, it is impossible to make a mistake read data due to a defect in the word order lines (so-called defective word lines) with high true correct probability.

Es sei in bezug auf Fig. 5 angenommen, daß eine Wortleitung WL an einer Stelle P in der Abbildung durchtrennt sei. In einem solchen Falle wird auch dann, wenn eine mit der durchtrennten Wortleitung WL verbundene Speicherzellenzeile als Speicherzel lenzeile ausgewählt wird, aus der Daten ausgelesen werden sollen, die Wortleitung WL nicht aktiviert. Dementsprechend er scheinen die Speicherwerte der in der ausgewählten Speicher zellenzeile enthaltenen Speicherzellen nicht korrekt auf den entsprechenden Bitleitungen BL. Im Ergebnis dessen sind alle der 12-Bit-Daten D0 bis D7, P0 bis P3, die in den ECC9 einge geben werden, falsch, so daß der ECC9 unter keinen Umständen korrekte 8-Bit-Daten D0′ bis D7′ ausgeben kann.It is assumed with reference to FIG. 5 that a word line WL is cut at a point P in the figure. In such a case, even if a memory cell row connected to the severed word line WL is selected as the memory cell row from which data are to be read, the word line WL is not activated. Accordingly, the memory values of the memory cells contained in the selected memory cell row do not appear to be correct on the corresponding bit lines BL. As a result, all of the 12-bit data D0 to D7, P0 to P3 that are input to the ECC9 are incorrect, so that the ECC9 can under no circumstances output correct 8-bit data D0 'to D7'.

Als nächstes sei in Bezug auf Fig. 5 angenommen, daß eine Wortleitung WL an einer Stelle Q in der Abbildung durchtrennt sei.Next, 5 is in reference to FIG. Assumed that one word line WL is severed at a point Q in the figure.

In einem solchen Falle wird, wenn die mit der durchtrennten Wortleitung WL verbundene Speicherzellenzeile als die Spei cherzellenzeile ausgewählt wird, aus der Daten auszulesen sind, das Potential zum Aktivieren der Wortleitung vom x-Dekoder 3 nur an den Abschnitt angelegt, der näher zum x-Dekoder 3 hin liegt und in den fünf Speicherzellarrayblöcken DB0 bis DB4 ent halten ist, während das Potential nicht auf den in den ver bleibenden sieben Speicherzellarrayblöcken DB5 bis DB7, DP0 bis DP3 enthaltenen Abschnitt angelegt wird. Dementsprechend werden die Daten nicht korrekt aus den in den sieben Speicherzell arrayblöcken DB5 bis DB7, DP0 bis DP3 enthaltenen Speicher zellen MC, die mit der Wortleitung WL verbunden sind, ausge lesen. Im Ergebnis sind in den 12-Bit-Daten D0 bis D7, P0 bis P3, die in den ECC9 eingegeben werden, die 7-Bit-Daten D5 bis D7, P0 bis P3, die aus den sieben Speicherzellarrayblöcken DB5 bis DB7, DP0 bis DP3 erhalten werden, sämtlich falsch. Demnach kann auch in einem solchen Falle der ECC9 keine korrekten Daten ausgeben.In such a case, if the memory cell row connected to the severed word line WL is selected as the memory cell row from which data is to be read, the potential for activating the word line is only applied by the x decoder 3 to the section which is closer to the x- Decoder 3 lies and is contained in the five memory cell array blocks DB0 to DB4, while the potential is not applied to the section contained in the remaining seven memory cell array blocks DB5 to DB7, DP0 to DP3. Accordingly, the data are not correctly read out from the memory cells MC contained in the seven memory cell array blocks DB5 to DB7, DP0 to DP3, which are connected to the word line WL. As a result, in the 12-bit data D0 to D7, P0 to P3 that are input to the ECC9, the 7-bit data D5 to D7, P0 to P3 that are made up of the seven memory cell array blocks DB5 to DB7, DP0 to DP3 received, all wrong. Accordingly, the ECC9 cannot output correct data even in such a case.

Wenn eine Wortleitung WL mit einer anderen, benachbarten Wort leitung kurzgeschlossen ist, können aus keiner der mit dieser Wortleitung WL verbundenen Speicherzellen MC korrekte Daten ausgelesen werden.If a word line WL with another, neighboring word line is short-circuited, none of the with this Word line WL connected memory cells MC correct data be read out.

Das heißt, wenn es einen Defekt in einer Wortleitung WL gibt, ist für den ECC9 eine Fehlerkorrektur nahezu unmöglich.That is, if there is a defect in a word line WL, error correction is almost impossible for the ECC9.

Auch beim Masken-ROM nach Fig. 7 ist, wenn eine Wortleitung WL aus irgendeinem Grunde unterbrochen oder mit einer benachbarten Wortleitung kurzgeschlossen ist, die Wahrscheinlichkeit eines korrekten Lesens aller elf Daten in den zwölf Daten D0 bis D7, P0 bis P3, die an den ECC9 angelegt werden, aus einer mit die ser Wortleitung verbundenen Speicherzellenspalte extrem niedrig.Also in the mask ROM of Fig. 7, if a word line WL is interrupted for some reason or short-circuited with an adjacent word line, the probability of correctly reading all eleven data in the twelve data D0 to D7, P0 to P3 that are to the ECC9 are created, extremely low from a memory cell column connected to this word line.

Wenn andererseits die Anzahl von in jeder Zeile angeordneten Speicherzellen mit der in jüngster Zeit zu verzeichnenden Kapa zitätsvergrößerung der Halbleiterspeichereinrichtungen an steigt, steigt auch die Länge jeder Wortleitung an. Ein solches Ansteigen der Länge der Wortleitung erhöht die Wahrscheinlich keit einer Unterbrechung oder eines Kurzschlusses bei der Her stellung.On the other hand, if the number of arranged in each line Memory cells with the recent Kapa Increase in the semiconductor memory devices increases, the length of each word line also increases. Such one Increasing the length of the word line increases the probability interruption or short circuit in the manufacture position.

Demnach wird mit dem Ansteigen der Kapazität der Halbleiter speichereinrichtungen das bekannte Problem der Masken-ROMs, daß die Ausbeute infolgedessen, daß ein in den ausgelesenen Daten vorkommender Fehler als Folge einer defekten Wortleitung kaum korrigiert werden kann, relativ niedrig ist, zunehmend ernster.Accordingly, as the capacity increases, the semiconductor memory devices the known problem of mask ROMs that the yield as a result of that in the data read out hardly any errors occurring as a result of a defective word line can be corrected, is relatively low, increasingly serious.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiter speichereinrichtung bereitzustellen, die mit einer hohen Aus beute herstellbar ist, indem ein in den ausgelesenen Daten vorkommender Fehler - insbesondere aus defekten Wortleitungen herrührend - in der Einrichtung korrigiert werden kann. Vor zugsweise soll die Einrichtung zur Korrektur von Fehlern in ausgelesenen Daten sowohl infolge defekter Bitleitungen, de fekter Bits als auch defekter Wortleitungen in der Lage sein. Die Erfindung soll insbesondere auf eine Halbleiterspeicher einrichtung mit einer Fehlerkorrekturschaltung (ECC) anwendbar sein.The object of the present invention is a semiconductor To provide storage device with a high off Loot can be produced by one in the data read out Occurring errors - especially from defective word lines originating - can be corrected in the facility. Before preferably the facility for correcting errors in read data both due to defective bit lines, de defective bits as well as defective word lines. The invention is particularly intended for a semiconductor memory device with an error correction circuit (ECC) applicable be.

Entsprechend einem Aspekt der Erfindung enthält eine Halblei terspeichereinrichtung gemäß der vorliegenden Erfindung ein in eine erste Mehrzahl von Blöcken zum jeweiligen Speichern einer ersten Mehrzahl von Daten und eine zweite Mehrzahl von Blöcken zum jeweiligen Speichern einer zweiten Mehrzahl von Paritätsda ten, die so bestimmt sind, daß sie für die erste Mehrzahl von Daten geeignet sind, aufgeteilt ist. Jeder Block enthält eine Mehrzahl von in einer Mehrzahl von Zeilen angeordneten Spei cherzellen und eine Mehrzahl von entsprechend der Mehrzahl von Zeilen angeordneten Wortleitungen, von denen jede mit allen in einer entsprechenden Zeile angeordneten Speicherzellen verbun den ist. Die Halbleiterspeichereinrichtung entsprechend der Er findung enthält weiter eine Schaltung zum Auswählen einer Wort leitung aus der ersten Mehrzahl von Blöcken, um die in den mit der ausgewählten Wortleitung verbundenen Speicherzellen gespei cherten Daten auszulesen, und zum Auswählen einer Wortleitung aus jeder der zweiten Mehrzahl von Blöcken, um die in den mit der ausgewählten Wortleitung verbundenen Speicherzellen gespei cherten Daten auszulesen, und eine Nachweisschaltung zum Nach weis eines Fehlers der aus jedem der ersten Mehrzahl von Blöcken ausgelesenen Daten auf der Basis der gelesenen Daten.According to one aspect of the invention, a semi-lead contains memory device according to the present invention a first plurality of blocks each for storing one first plurality of data and a second plurality of blocks for respectively storing a second plurality of parity data which are designed to be for the first plurality of Data is suitable is divided. Each block contains one A plurality of dishes arranged in a plurality of rows cher cells and a plurality of corresponding to the plurality of Word lines arranged in rows, each with all in a corresponding row of arranged memory cells that is. The semiconductor memory device according to the Er The invention further includes a circuit for selecting a word line from the first plurality of blocks to the in the memory cells connected to the selected word line read data and to select a word line from each of the second plurality of blocks to be included in the memory cells connected to the selected word line read out data, and a detection circuit for subsequent indicates an error from each of the first plurality of Blocks of read data based on the read data.

In einer bevorzugten Ausführungsform enthält diese Halbleiter speichereinrichtung weiter eine Schaltung zum Korrigieren des nachgewiesenen Fehlers.In a preferred embodiment, this contains semiconductors memory device further a circuit for correcting the proven error.

Nach einem weiteren Aspekt enthält eine Halbleiterspeicherein richtung entsprechend der Erfindung ein in eine erste Mehrzahl von Blöcken zum jeweiligen Speichern einer ersten Mehrzahl von Daten und eine zweite Mehrzahl von Blöcken zum jeweiligen Speichern einer zweiten Mehrzahl von Paritätsdaten, die so be stimmt sind, daß sie der ersten Mehrzahl von Daten angepaßt sind, aufgeteiltes Speicherzellarray, eine Schaltung zum Lesen von Daten aus der ersten Mehrzahl von Blöcken bzw. der zweiten Mehrzahl von Blöcken und eine Korrekturschaltung zum Ausführen vorbestimmter logischer Operationen zur Korrektur eines Fehlers von 1 Bit, der in den aus der ersten Mehrzahl von Blöcken gele senen Daten enthalten ist, in bezug auf durch die Leseschaltung aus der ersten Mehrzahl von Blöcken ausgelesene Daten und durch die Leseschaltung aus der zweiten Mehrzahl von Blöcken ausgele sene Daten. Jeder Block enthält eine Mehrzahl von Speicherzel len, die in einer Mehrzahl von Zeilen angeordnet sind, und eine Mehrzahl von entsprechend der Mehrzahl von Zeilen angeordneten Wortleitungen, von denen jede ein Datenlesen durch die Lese schaltung aus einer der in einer entsprechenden Zeile ange ordneten Speicherzellen ermöglicht, wobei die Wortleitungen jedes Blocks und die Wortleitungen in anderen Blöcken nicht elektrisch miteinander verbunden sind. Wie oben beschrieben, ist die Halbleiterspeichereinrichtung entsprechend der Erfin dung so konfiguriert, daß eine Mehrzahl von Daten, die an eine Nachweisschaltung oder eine Korrekturschaltung geliefert wer den sollen, jeweils in separaten Speicherzellarrayblöcken ge speichert wird, und Wortleitungen einzeln für die Mehrzahl von Blöcken vorgesehen sind.In another aspect, a semiconductor memory includes direction according to the invention in a first plurality of blocks for storing a first plurality of each Data and a second plurality of blocks for each Storing a second plurality of parity data so be are true that they fit the first plurality of data are, divided memory cell array, a circuit for reading of data from the first plurality of blocks or the second A plurality of blocks and a correction circuit for execution predetermined logical operations to correct an error of 1 bit, which is made up of the first plurality of blocks its data is contained with respect to by the read circuit data read out from the first plurality of blocks and by the read circuit from the second plurality of blocks his data. Each block contains a plurality of memory cells len arranged in a plurality of rows and one A plurality of lines arranged corresponding to the plurality of lines Word lines, each of which is reading data through reading circuit from one of the in a corresponding line allows ordered memory cells, the word lines each block and the word lines in other blocks are not are electrically connected to each other. As described above, is the semiconductor memory device according to the Erfin configured so that a plurality of data sent to a Verification circuit or a correction circuit supplied that should, each in separate memory cell array blocks is stored, and word lines individually for the plurality of Blocks are provided.

Damit werden, auch wenn in einer der Mehrzahl von Blöcken eine Wortleitung mit einem Defekt - etwa einer Unterbrechung oder einem Kurzschluß - enthalten ist, die Daten aus anderen Blöcken korrekt ausgelesen. Damit sind von der ersten Mehrzahl von Daten und der zweiten Mehrzahl von Daten, die von der Lese schaltung an die Nachweisschaltung oder die Korrekturschaltung geliefert werden, mindestens die Daten mit Ausnahme des einen aus einem Block mit einer defekten Wortleitung ausgelesenen Wertes korrekte Daten.This means that even if one of the plurality of blocks Word line with a defect - such as an interruption or a short circuit - it contains the data from other blocks read correctly. This means that the first plurality of Data and the second plurality of data from the read circuit to the detection circuit or the correction circuit are delivered, at least the data with the exception of one read from a block with a defective word line Worth correct data.

Nach einem weiteren Aspekt ist ein Betriebsverfahren für eine Halbleiterspeichereinrichtung entsprechend der vorliegenden Er findung ein Betriebsverfahren einer Halbleiterspeichereinrich tung, die ein in eine erste Mehrzahl von Blöcken zum Speichern einer ersten Mehrzahl von Daten und eine zweite Mehrzahl von Blöcken zum Speichern einer zweiten Mehrzahl von Paritäts-Daten aufgeteiltes Speicherzellarray aufweist, wobei jeder der Blöcke eine Mehrzahl von in einer Mehrzahl von Zeilen angeordneten Speicherzellen und eine Mehrzahl von entsprechend der Mehrzahl von Zeilen vorgesehenen und jeweils gemeinsam mit den in einer entsprechenden Zeile angeordneten Speicherzellen verbundenen Wortleitungen aufweist, mit den Schritten des Auswählens einer der Mehrzahl von Wortleitungen in jedem Block, des Lesens der in den mit der ausgewählten einen Wortleitung verbundenen Spei cherzellen gespeicherten Daten aus jedem der ersten Mehrzahl von Blöcken, des Auslesens von in den mit der ausgewählten einen Wortleitung verbundenen Speicherzellen gespeicherten Daten aus jedem der zweiten Mehrzahl von Blöcken und des Nachweisens eines Fehlers der durch die Leseschaltung aus der ersten Mehrzahl von Blöcken ausgelesenen Daten auf der Basis der durch die Leseschaltung aus jedem der ersten Mehrzahl von Blöcken und der zweiten Mehrzahl von Blöcken ausgelesenen Daten.Another aspect is an operating method for a Semiconductor memory device according to the present Er finding an operating method of a semiconductor memory device device that is inserted into a first plurality of blocks for storage a first plurality of data and a second plurality of Blocks for storing a second plurality of parity data divided memory cell array, each of the blocks a plurality of arranged in a plurality of rows Memory cells and a plurality of corresponding to the plurality of lines provided and in each case together with those in one corresponding row arranged memory cells connected Has word lines with the steps of selecting one the plurality of word lines in each block, reading the in the memory connected to the selected one word line data stored in each of the first plurality of blocks, of reading in with the selected a word line connected memory cells stored Data from each of the second plurality of blocks and the Evidence of an error caused by the reading circuit from the based on the first plurality of blocks of data read out the reading circuit from each of the first plurality of Blocks and the second plurality of blocks are read out Data.

Das Betriebsverfahren entsprechend der vorliegenden Erfindung ist wie oben beschrieben gestaltet, so daß auf der Grundlage der aus einer ersten Mehrzahl von Speicherzellen, die jeweils mit der ausgewählten ersten Mehrzahl von Wortleitungen verbun den sind, unabhängig voneinander und der aus der zweiten Mehr zahl von Speicherzellen, die jeweils mit der ausgewählten zweiten Mehrzahl von Speicherzellen verbunden sind, unabhängig voneinander ausgelesenen Daten ein Fehler der ausgelesenen Da ten und Paritätsdaten nachgewiesen wird.The operating method according to the present invention is designed as described above, so that based that of a first plurality of memory cells, each connected to the selected first plurality of word lines they are independent of each other and from the second more number of memory cells, each with the selected one second plurality of memory cells are connected independently data read from one another an error of the data read out and parity data is verified.

Entsprechend einer bevorzugten Ausführungsform weist das Be triebsverfahren weiter einen Schritt des Korrigierens des nach gewiesenen Fehlers auf.According to a preferred embodiment, the Be drive method continues a step of correcting the indicated error.

Gemäß der vorliegenden Erfindung wurde damit die Möglichkeit wesentlich erweitert, daß nicht nur eine Halbleiterspeicher einrichtung mit einem defekten Bit und/oder einer defekten Bit leitung, sondern auch eine Halbleiterspeichereinrichtung mit einer defekten Wortleitung als Halbleiterspeichereinrichtung verwendet werden kann, die normal funktioniert. Im Ergebnis dessen kann die Ausbeute bei der Herstellung von Halbleiter speichereinrichtungen erhöht werden. Weiter ist entsprechend der Erfindung, da die Aktivierung und Deaktivierung von Wort leitungen mit hoher Geschwindigkeit ausgeführt werden kann, eine Verbesserung bezüglich der Zugriffszeit zu erwarten.According to the present invention, this became the possibility significantly expanded that not just a semiconductor memory Device with a defective bit and / or a defective bit line, but also with a semiconductor memory device a defective word line as a semiconductor memory device can be used that works normally. As a result this can reduce the yield in the manufacture of semiconductors storage facilities are increased. Next is accordingly of the invention since the activation and deactivation of word lines can be run at high speed, expect an improvement in access time.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispiels anhand der Figuren.Further features and advantages of the invention result itself from the explanation of an embodiment with reference to the Characters.

Von den Figuren zeigenShow from the figures

Fig. 1 ein schematisches Blockschaltbild, das den Gesamt aufbau eines Masken-ROM nach einer Ausführungs form darstellt, Fig. 1 is a schematic block diagram illustrating the overall construction of a mask ROM according to one embodiment form,

Fig. 2 ein Blockschaltbild, das schematisch den Aufbau eines Haupt-x-Dekoders und eines Sub-x-Dekoders in Fig. 1 darstellt, FIG. 2 is a block diagram schematically showing the construction of a main x decoder and a sub x decoder in FIG. 1.

Fig. 3 ein Schaltbild, das ein spezielles Beispiel für den Hauptdekoderblock in Fig. 2 darstellt, Fig. 3 is a circuit diagram showing a specific example of the main block decoder in Fig. 2,

Fig. 4 ein Schaltbild, das ein spezielles Beispiel für den Subdekoderblock nach Fig. 2 darstellt, Fig. 4 is a circuit diagram showing a specific example of the Subdekoderblock according to Fig. 2,

Fig. 5 ein schematisches Blockschaltbild, das ein Beispiel für den Gesamtaufbau eines herkömmlichen Masken-ROM mit Fehlerkorrekturfunktion darstellt, Fig. 5 is a schematic block diagram illustrating an example of the overall construction of a conventional mask ROM with an error correction function,

Fig. 6 ein Schaltbild, das ein Beispiel des inneren Auf baus eines Speicherzellarrays des Masken-ROM dar stellt, Fig. 6 is a diagram which illustrates an example of the internal construction of a memory cell arrays on the mask-ROM constitutes,

Fig. 7 ein schematisches Blockschaltbild, das ein weiteres Beispiel für den Aufbau eines herkömmlichen Masken-ROM mit Fehlerkorrekturfunktion darstellt, Fig. 7 is a schematic block diagram illustrating another example of the structure of a conventional mask ROM with an error correction function,

Fig. 8 ein Blockschaltbild, das schematisch den Aufbau eines x-Dekoders bei einem herkömmlichen Masken-ROM mit Fehlerkorrekturfunktion darstellt, und Fig. 8 is a block diagram schematically illustrating the structure of an x-decoder in a conventional mask ROM with an error correction function, and

Fig. 9 ein Schaltbild, das ein Beispiel für den Aufbau des Dekoderblocks nach Fig. 9 darstellt. Fig. 9 is a circuit diagram showing an example of the structure of the decoder block of Fig. 9.

Wie Fig. 1 zeigt, werden - ähnlich wie beim herkömmlichen Masken-ROM nach Fig. 5 - bei dem Masken-ROM entsprechend einer Ausführungsform der Erfindung die ursprünglich nach außen aus zulesenden Daten und die Paritätsdaten zur Fehlerkorrektur vor ab in unterschiedlichen Speicherzellarrays 1 und 2 gespeichert. Das Speicherzellarray 1 ist in acht Blöcke DB0 bis DB7 aufge teilt, die 8-Bit-Daten entsprechen, die gleichzeitig nach außen auszulesen sind. Das Speicherzellarray 2 ist in vier Blöcke DP0 bis DP3 aufgeteilt, die für die 8-Bit-Daten geeigneten 4-Bit-Paritätsdaten entsprechen.As shown in FIG. 1, similar to the conventional mask ROM according to FIG. 5, in the mask ROM according to one embodiment of the invention, the data originally to be read out and the parity data for error correction are stored in different memory cell arrays 1 and 2 saved. The memory cell array 1 is divided into eight blocks DB0 to DB7, which correspond to 8-bit data that are to be read out at the same time. The memory cell array 2 is divided into four blocks DP0 to DP3, which correspond to 4-bit parity data suitable for the 8-bit data.

Bei diesem Masken-ROM sind jedoch im Unterschied zum her kömmlichen Masken-ROM Wortleitungen WL individuell für jeden Speicherzellarrayblock DB0 bis DB7, DP0 bis DP3 vorgesehen, und auch ein Haupt-x-Dekoder 3a und Sub-x-Dekoder 3b-1 bis 3b-6 sind zum individuellen Ansteuern der Wortleitungen WL für jeden Speicherzellarrayblock vorgesehen.In this mask ROM, however, in contrast to the conventional mask ROM, word lines WL are provided individually for each memory cell array block DB0 to DB7, DP0 to DP3, and also a main x decoder 3 a and sub x decoder 3 b-1 3 to 3 b-6 are provided for individually driving the word lines WL for each memory cell array block.

Der Aufbau und die Funktionsweise der anderen Abschnitte des Masken-ROM sind dieselben wie diejenigen des in Fig. 5 gezeig ten Masken-ROM, so daß ihre Beschreibung hier nicht wiederholt wird.The structure and operation of the other portions of the mask ROM are the same as those of the mask ROM shown in Fig. 5, so their description will not be repeated here.

Der Haupt-x-Dekoder 3a dekodiert ein Adreßsignal vom Adreß puffer 5 und gibt ein Signal zum Bestimmen dessen aus, aus welchem Speicherzellarray Daten auszulesen sind. Ein Ausgangs signal des Haupt-x-Dekoders 3a wird an sämtliche Sub-x-Dekoder 3b-1 bis 3b-6 gegeben. The main x decoder 3 a decodes an address signal from the address buffer 5 and outputs a signal for determining from which memory cell array data can be read. An output signal of the main x decoder 3 a is given to all sub-x decoders 3 b-1 to 3 b-6.

Jeder der vier Sub-x-Dekoder 3b-1 bis 3b-4 ist entsprechend be nachbarten zwei Blöcken im Speicherzellarray 1 vorgesehen. Ähn lich ist jeder der beiden Sub-x-Dekoder 3b-5 und 3b-6 ent sprechend benachbarten zwei Blöcken im Paritäts-Speicherzell array 2 vorgesehen.Each of the four sub-x decoders 3 b-1 to 3 b-4 is provided in the memory cell array 1 in accordance with two adjacent blocks. Similarly, each of the two sub-x decoders 3 b-5 and 3 b-6 is provided in the adjacent two blocks in the parity memory cell array 2 .

Der Sub-x-Dekoder 3b-1 spricht auf ein Ausgangssignal des Haupt-x-Dekoders 3a und ein Adreßsignal vom Adreßpuffer 5 an und aktiviert in jedem der entsprechenden beiden Speicherzell arrayblöcke DB0 und DB1 eine Wortleitung, die einer durch den Haupt-x-Dekoder 3a spezifizierten Speicherzellenzeile ent spricht.The sub-x decoder 3 b-1 responds to an output signal of the main x decoder 3 a and an address signal from the address buffer 5 and activates a word line in each of the corresponding two memory cell array blocks DB0 and DB1, one of which is x-decoder 3 a specified memory cell row speaks ent.

Analog spricht der Sub-x-Dekoder 3b-2 auf ein Ausgangssignal des Haupt-x-Dekoders 3a und ein Adreßsignal vom Adreßpuffer 5 an und wählt in jedem der Speicherzellarrayblöcke DB2 und DB3 eine einer durch den Haupt-x-Dekoder 3a spezifizierten Spei cherzellenzeile entsprechende Wortleitung aus und aktiviert diese.Analogously, the sub-x decoder 3 b-2 responds to an output signal of the main x decoder 3 a and an address signal from the address buffer 5 and selects one in each of the memory cell array blocks DB2 and DB3 one by the main x decoder 3 a specified memory cell row from the corresponding word line and activates it.

Analog spricht der Sub-x-Dekoder 3b-3 auf ein Ausgangssignal des Haupt-x-Dekoders 3a und ein Adreßsignal vom Adreßpuffer 5 an und wählt eine einer durch den Haupt-x-Dekoder 3a spezi fizierten Speicherzellenzeile entsprechende Wortleitung in jedem der Speicherzellarrayblöcke DB4 und DB5 aus und aktiviert diese.Analogously, the sub-x decoder 3 b-3 responds to an output signal of the main x decoder 3 a and an address signal from the address buffer 5 and selects a word line corresponding to a memory cell row specified by the main x decoder 3 a in each of memory cell array blocks DB4 and DB5 and activates them.

Analog spricht der Sub-x-Dekoder 3b-4 auf ein Ausgangssignal des Haupt-x-Dekoders 3a und ein Adreßsignal vom Adreßpuffer 5 an und wählt eine einer durch den Haupt-x-Dekoder 3a spezi fizierten Speicherzellenzeile entsprechende Wortleitung in jedem der Speicherzellarrayblöcke DB6 und DB7 aus und aktiviert diese. Analogously, the sub-x decoder 3 b-4 responds to an output signal of the main x decoder 3 a and an address signal from the address buffer 5 and selects a word line corresponding to a memory cell row specified by the main x decoder 3 a in each of memory cell array blocks DB6 and DB7 and activates them.

Analog spricht der Sub-x-Dekoder 3b-5 auf ein Ausgangssignal vom Haupt-x-Dekoder 3a und ein Adreßsignal vom Adreßpuffer 5 an und wählt eine einer durch den Haupt-x-Dekoder 3a entsprechen den Wortleitung in jedem der Paritäts-Speicherzellblöcke DP0 und DP1 aus und aktiviert diese.Analogously, the sub-x decoder 3 b-5 responds to an output signal from the main x decoder 3 a and an address signal from the address buffer 5 and selects one corresponding to the word line in each of the parities by the main x decoder 3 a Memory cell blocks DP0 and DP1 and activates them.

Analog spricht der Sub-x-Dekoder 3b-6 auf ein Ausgangssignal vom Haupt-x-Dekoder 3a und ein Adreßsignal vom Adreßpuffer 5 an und wählt eine einer durch den Haupt-x-Dekoder 3a spezifizier ten Speicherzellenzeile entsprechende Wortleitung in jeden der Paritäts-Speicherzellarrayblöcke DP2 und DP2 aus und aktiviert diese.Analogously, the sub-x decoder 3 b-6 responds to an output signal from the main x decoder 3 a and an address signal from the address buffer 5 and selects a word line corresponding to a memory cell row specified by the main x decoder 3 a in each of the parity memory cell array blocks DP2 and DP2 and activates them.

Demnach werden durch die jeweiligen Sub-x-Dekoder 3b-1 bis 3b-6 zwei Wortleitungen WL in derselben Zeile in zwei entsprechenden Speicherzellarrayblöcken gleichzeitig aktiviert. Im Ergebnis dessen werden alle Wortleitungen, die mit der einen, durch den Haupt-x-Dekoder 3a spezifizierten Speicherzellenzeile verbunden sind, d. h. zwölf Wortleitungen WL in derselben Zeile, die je weils in den zwölf Speicherzellarrayblöcken DB0 bis DB7 und DP0 bis DP3 enthalten sind, gleichzeitig aktiviert.Accordingly, the respective sub-x decoders 3 b-1 to 3 b-6 activate two word lines WL in the same row in two corresponding memory cell array blocks at the same time. As a result, all word lines that are connected to the one memory cell row specified by the main x decoder 3 a, ie twelve word lines WL in the same row, which are each contained in the twelve memory cell array blocks DB0 to DB7 and DP0 to DP3 , activated at the same time.

Damit werden - ähnlich wie im herkömmlichen Falle - die Spei cherwerte der in der gleichen Zeile angeordneten Speicherzellen MC über die entsprechenden Bitleitungen BL gleichzeitig auf das y-Gatter 7 übertragen. Damit werden die gleichzeitig nach außen auszulesenden 8-Bit-Daten D0 bis D7 und die 4-Bit-Paritätsdaten P0 bis P3 zum Nachweis und Korrigieren eines Fehlers der 8-Bit-Daten von der Leseverstärkergruppe 8 an den ECC 9 geliefert.Thus, similar to the conventional case, the memory values of the memory cells MC arranged in the same row are simultaneously transmitted to the y-gate 7 via the corresponding bit lines BL. The 8-bit data D0 to D7 to be read out at the same time and the 4-bit parity data P0 to P3 for the detection and correction of an error in the 8-bit data are thus supplied from the sense amplifier group 8 to the ECC 9 .

Wie oben beschrieben, ist entsprechend der vorliegenden Ausfüh rungsform ein Speicherzellarrayblock für jeden der Mehrzahl von gleichzeitig nach außen auszulesenden Werten und jeden der zum Nachweis und zur Korrektur eines Fehlers in der Mehrzahl von Werten dienenden Werte aus einer Mehrzahl von Paritätswerten vorgesehen, und jeder Speicherzellarrayblock enthält Wortlei tungen, die von anderen Speicherzellarrayblöcken unabhängig sind. Damit kann ein Fehler in den ausgelesenen Daten, der auf die Unterbrechung einer Wortleitung WL oder einen Kurzschluß mit einer benachbarten Wortleitung zurückzuführen ist, ebenso mit hoher Wahrscheinlichkeit korrigiert werden wie ein Fehler in den ausgelesenen Daten, der die Folge eines defekten Bits und/oder einer defekten Bitleitung ist.As described above, according to the present embodiment form a memory cell array block for each of the plurality of at the same time values to be read outwards and each of the Detection and correction of an error in the majority of Values serving a plurality of parity values is provided, and each memory cell array block contains word lines independent of other memory cell array blocks are. This can result in an error in the data read out the interruption of a word line WL or a short circuit with an adjacent word line, as well are likely to be corrected like a mistake in the data read out which is the result of a defective bit and / or a defective bit line.

D.h., wenn eine defekte Wortleitung WL in nur einem der zwölf Speicherzellarrayblöcke DB0 bis DB7 und DP0 bis DP3 existiert, erscheinen die gespeicherten Werte aller mit den elf Wortlei tungen mit Ausnahme der defekten Wortleitung WL verbundenen Speicherzellen auch dann, wenn eine mit der defekten Wortlei tung WL verbundene Speicherzellenzeile durch den Haupt-x-De koder 3a ausgewählt ist, korrekt auf den entsprechenden Bit leitungen BL. Dementsprechend besteht nur für 1-Bit-Werte, die aus dem die defekte Wortleitung enthaltenden Speicherzellarray block ausgelesen werden, in den Daten D0 bis D7, P0 bis P3, die dem ECC9 zugeführt werden, die Möglichkeit, daß es falsche Daten sind, so daß ein eventueller Fehler in den aus diesem Speicherzellarrayblock ausgelesenen Daten durch den ECC9 korrigiert werden kann und korrekte 8-Bit-Daten D0′ bis D7′ ausgegeben werden.That is, if a defective word line WL exists in only one of the twelve memory cell array blocks DB0 to DB7 and DP0 to DP3, the stored values of all memory cells connected to the eleven word lines with the exception of the defective word line WL appear even if one is connected to the defective word line WL connected memory cell row is selected by the main x decoder 3 a, correctly on the corresponding bit lines BL. Accordingly, only for 1-bit values read from the memory cell array block containing the defective word line in the data D0 to D7, P0 to P3 supplied to the ECC9 is there a possibility that it is incorrect data, so that A possible error in the data read from this memory cell array block can be corrected by the ECC9 and correct 8-bit data D0 'to D7' are output.

Es sei beispielsweise angenommen, daß ein Teil einer Wortlei tung WL innerhalb des Speicherzellarrayblockes DB3 in diesen Speicherzellarrayblöcken DB0 bis DB7 und DP0 bis DP3 durch trennt sei, und daß es in den anderen Speicherzellarrayblöcken DB0 bis DB2, DB4 bis DB7 und DP0 bis DP3 keinen Defekt gebe.For example, suppose that part of a word series device WL within the memory cell array block DB3 in this Memory cell array blocks DB0 to DB7 and DP0 to DP3 and that it is in the other memory cell array blocks DB0 to DB2, DB4 to DB7 and DP0 to DP3 are not defective.

In einem solchen Falle wird, wenn eine mit der durchtrennten Wortleitung WL verbundene Speicherzellenzeile durch den Haupt x-Dekoder 3a bestimmt wird, von den zwölf mit dieser Speicher zellenzeile verbundenen Wortleitungen WL eine im Speicherzell arrayblock DB3 enthaltene insgesamt oder teilweise nicht akti viert, aber alle elf jeweils enthaltenen anderen Speicherzell arrayblöcke DB0 bis DB2, DB4 bis DB7, DP0 bis DP3 werden in allen ihren Teilen aktiviert. Dementsprechend ist davon auszu gehen, daß der Speicherwert einer Speicherzelle in der spezi fizierten Speicherzellenzeile in einem Speicherblock DB3 die ser zwölf Speicherarrayblöcke nicht korrekt auf der entsprech enden Bitleitung BL erscheinen kann, während die Speicherwerte der Speicherzellen der spezifizierten Speicherzellenzeile in den verbleibenden elf Speicherzellarrayblöcken korrekt auf den entsprechenden Bitleitungen BL erscheinen. Damit sind von den 12-Bit-Daten D0 bis D7, P0 bis P3, die an den ECC9 geliefert werden, mindestens 11-Bit-Daten aller Daten korrekt. Es sei weiterhin beispielsweise angenommen, daß im Speicherzellarray block DB4 benachbarte Wortleitungen WL kurzgeschlossen seien, und daß es in keiner der Wortleitungen WL in den anderen Spei cherzellarrayblöcken DB0 bis DB3, DB5 bis DB7 und DP0 bis DP3 einen Defekt gebe.In such a case, if a memory cell row connected to the severed word line WL is determined by the main x decoder 3 a, one of the twelve word lines WL connected to this memory cell row is not activated in whole or in part in the memory cell array block DB3, but all eleven other contained memory cell array blocks DB0 to DB2, DB4 to DB7, DP0 to DP3 are activated in all their parts. Accordingly, it can be assumed that the memory value of a memory cell in the specified memory cell row in a memory block DB3 cannot correctly display these twelve memory array blocks on the corresponding bit line BL, while the memory values of the memory cells of the specified memory cell row in the remaining eleven memory cell array blocks are correct the corresponding bit lines BL appear. This means that of the 12-bit data D0 to D7, P0 to P3 that are supplied to the ECC9, at least 11-bit data of all data is correct. It is further assumed, for example, that adjacent word lines WL are short-circuited in the memory cell array block DB4, and that there is no defect in any of the word lines WL in the other memory cell array blocks DB0 to DB3, DB5 to DB7 and DP0 to DP3.

In einem solchen Falle erscheinen, wenn durch den Haupt-x-De koder 3a eine mit der kurzgeschlossenen Wortleitung WL verbun dene Speicherzellenzeile bestimmt wird, die Speicherwerte be liebiger Speicherzellen in der ausgewählten Speicherzellenzeile nicht korrekt auf der entsprechenden Bitleitung BL des Spei cherzellarrayblockes DB4, aber die gespeicherten Werte der Speicherzellen in der ausgewählten Speicherzellenzeile erschei nen korrekt auf den entsprechenden Bitleitungen BL in jedem der anderen Speicherzellarrayblöcke DB0 bis DB3, DB5 bis DB7 und DP0 bis DP3. Damit ist auch in einem solchen Falle von den in den ECC9 eingegebenen zwölf Bit Daten D0 bis D7, P0 bis P3 nur der aus dem Speicherzellarrayblock DB4 ausgelesene Wert D4 falsch.In such a case, if a memory cell row connected to the short-circuited word line WL is determined by the main x decoder 3 a, the memory values of any memory cells in the selected memory cell row do not appear correctly on the corresponding bit line BL of the memory cell array block DB4, but the stored values of the memory cells in the selected memory cell row appear correctly on the corresponding bit lines BL in each of the other memory cell array blocks DB0 to DB3, DB5 to DB7 and DP0 to DP3. In such a case, of the twelve bit data D0 to D7, P0 to P3 entered in the ECC9, only the value D4 read out from the memory cell array block DB4 is incorrect.

Bei der beschriebenen Ausführungsform sind also, da die Wort leitungen in den Speicherzellarrayblöcken mit Ausnahme eines Speicherzellarrayblockes, in dem eine defekte Wortleitung ent halten ist, auch dann nicht durch die defekte Wortleitung be einflußt werden, wenn in irgendeinem der zwölf Speicherzell arrayblöcke DB0 bis DB7, DP0 bis DP3 ein Kurzschluß oder eine Unterbrechung einer Wortleitung vorkommt, wenn der fehlerhafte Abschnitt nur innerhalb eines Speicherzellarrayblockes liegt, von den zwölf dem ECC9 zugeführten Werten D0 bis D7, P0 bis P3 mindestens elf Werte korrekt. Damit kann ein Fehler in den aus gelesenen Daten infolge einer defekten Wortleitung durch den ECC9 mit hoher Wahrscheinlichkeit korrigiert werden.So in the described embodiment, since the word lines in the memory cell array blocks with the exception of one Memory cell array block in which a defective word line ent hold, even then not through the defective word line be influenced if in any of the twelve memory cells array blocks DB0 to DB7, DP0 to DP3 a short circuit or a Word line interruption occurs when the faulty Section only lies within a memory cell array block, of the twelve values D0 to D7, P0 to P3 supplied to the ECC9 at least eleven values correct. This can result in an error in the read data due to a defective word line by the ECC9 are likely to be corrected.

Da ein defektes Bit oder eine defekte Bitleitung die Eingangs daten D0 bis D7 und P0 bis P3 der ECC9 ähnlich wie im her kömmlichen Falle beeinflussen, kann auch ein in den ausgele senen Daten vorkommender Fehler infolge eines defekten Bits oder einer defekten Bitleitung durch den ECC9 mit großer Sicherheit korrigiert werden.As a defective bit or bit line the input data D0 to D7 and P0 to P3 of the ECC9 similar as in her can influence conventional cases, even in the data due to a defective bit or a defective bit line from the ECC9 with a large one Security to be corrected.

Außerdem wird, da jeder Speicherzellarrayblock so konfiguriert ist, daß er einzelne Wortleitungen aufweist, die Länge jeder Wortleitung verringert werden. Andererseits werden diese Wort leitungen nicht durch einen gemeinsamen x-Dekoder angesteuert. D.h., die Wortleitungen WL in den Speicherzellarrayblöcken DB0 und DB1, die Wortleitungen WL in den Speicherzellarrayblöcken DB2 und DB3, die Wortleitungen WL in den Speicherzellarray blöcken DB4 und DB5, die Wortleitungen WL in den Speicherzell arrayblöcken DB6 und DB7, die Wortleitungen WL in den Speicher zellarrayblöcken DP0 und DP1 und die Wortleitungen WL in den Speicherzellarrayblöcken DP2 und DP3 werden durch die Sub-x-De koder 3b-1, 3b-2, 3b-3, 3b-4, 3b-5 bzw. 3b-6 angesteuert. Damit ist die gesamte Lastkapazität, die von jedem der Sub-x-Dekoder anzusteuern ist, kleiner als die gesamte Lastkapazität, die der x-Dekoder 3 in Fig. 5 anzusteuern hat.In addition, since each memory cell array block is configured to have individual word lines, the length of each word line will be reduced. On the other hand, these word lines are not controlled by a common x decoder. That is, the word lines WL in the memory cell array blocks DB0 and DB1, the word lines WL in the memory cell array blocks DB2 and DB3, the word lines WL in the memory cell array blocks DB4 and DB5, the word lines WL in the memory cell array blocks DB6 and DB7, the word lines WL in the memory Cell array blocks DP0 and DP1 and the word lines WL in the memory cell array blocks DP2 and DP3 are decoders 3 b-1, 3 b-2, 3 b-3, 3 b-4, 3 b-5 and 3 by the sub-x decoders controlled b-6. The total load capacity to be controlled by each of the sub-x decoders is thus smaller than the total load capacity to be controlled by the x-decoder 3 in FIG. 5.

Damit kann bei der vorliegenden Ausführungsform die für die Potentialänderung einer Wortleitung in Reaktion auf eine Deko derausgabe benötigte Zeit, d. h. die zum Laden/Entladen einer Wortleitung in Reaktion auf einen Dekoderausgang erforderliche Zeit, im Vergleich zum herkömmlichen Falle verringert werden. Im Ergebnis dessen wird die vom Zeitpunkt des Anlegens eines Adreßsignals von außen an die Adreßeingangsanschlüsse A0 bis An bis zum Zeitpunkt des Erscheinens der Speicherwerte der Spei cherzellen entsprechend dem Adreßsignal auf den entsprechenden Bitleitungen BL gemessene Zeit verringert, was zu dem Effekt einer Verkürzung der Zugriffszeit führt.Thus, in the present embodiment, the for Change in potential of a word line in response to a decoration the time needed to output, d. H. the one for loading / unloading one Word line required in response to a decoder output Time to be reduced compared to the conventional trap. As a result, the time from the creation of a Address signal from the outside to the address input connections A0 to An until the time the memory values of the memory appear cher cells according to the address signal on the corresponding Bit lines BL measured time reduced, leading to the effect leads to a reduction in access time.

Als nächstes werden unter Bezugnahme auf die Fig. 2 bis 4 der spezielle Aufbau des Haupt-x-Dekoders 3a und der Sub-x-De koder 3b-1 bis 3b-6 beschrieben. Fig. 2 ist ein Blockschalt bild, das schematisch ein Beispiel für den Aufbau des Haupt-x-De koders 3a und der Sub-x-Dekoder 3b-1 bis 3b-6 darstellt. Fig. 3 ist ein Schaltbild, das ein Beispiel für den Aufbau des Haupt-x-Dekoders 3a im einzelnen gibt. Fig. 4 ist eine Dar stellung, die ein Beispiel für den Aufbau der Sub-x-Dekoder 3b-1 bis 3b-6 im einzelnen darstellt.Next, the specific structure of the main x decoder 3 a and the sub x decoder 3 b-1 to 3 b-6 will be described with reference to FIGS. 2 to 4. Fig. 2 is a block diagram which schematically shows an example of the structure of the main x decoder 3 a and the sub-x decoder 3 b-1 to 3 b-6. Fig. 3 is a circuit diagram which gives an example of the structure of the main x decoder 3 a in detail. Fig. 4 is a Dar position showing an example of the structure of the sub-x decoder 3 b-1 to 3 b-6 in detail.

In den Fig. 2 bis 4 sind jeweils Speicherzellarrayblöcke DB0 bis DB7 und DP0 bis DP3 gezeigt, die den in Fig. 6 gezeigten inneren Aufbau haben.FIGS . 2 to 4 show memory cell array blocks DB0 to DB7 and DP0 to DP3, respectively, which have the internal structure shown in FIG. 6.

Wie Fig. 2 zeigt, enthält der Haupt-x-Dekoder 3a einen Vorde koder 30a und eine Mehrzahl von Hauptdekoderblöcken 31a.As shown in FIG. 2, the main x decoder 3 a contains a Vorde encoder 30 a and a plurality of main decoder blocks 31 a.

Ein Hauptdekoderblock 31a ist gemeinsam für alle Speicherzell arrayblöcke DB0 bis DB7 und DP0 bis DP3 für alle sechzehn Spei cherzellenzeilen vorgesehen.A main decoder block 31 a is provided in common for all memory cell array blocks DB0 to DB7 and DP0 to DP3 for all sixteen rows of memory cells.

Jeder der Sub-x-Dekoderblöcke 3b-1 bis 3b-6 enthält einen Vor dekoder 30b und eine Mehrzahl von Subdekoderblockpaaren 31b und 32b. Die Mehrzahl von Subdekoderblockpaaren ist jeweils ent sprechend den sechzehn Speicherzellenzeilen in den beiden ent sprechenden Speicherzellarrayblöcken vorgesehen.Each of the sub-x decoder blocks 3 b-1 to 3 b-6 contains a pre-decoder 30 b and a plurality of sub-decoder block pairs 31 b and 32 b. The plurality of sub-decoder block pairs are each provided in accordance with the sixteen memory cell rows in the two corresponding memory cell array blocks.

Der Vordekoder 30a dekodiert ein Adreßsignal vom Adreßpuffer 5 in Fig. 1 so, daß es an den Dekodierungsvorgang des Hauptde koderblocks 31a angepaßt ist. Analog dekodiert der Vordekoder 30b ein Adreßsignal vom Adreßpuffer 5 so, daß es an den Deko diervorgang durch die Subdekoderblockpaare 31b und 32b angepaßt ist.The predecoder 30 a decodes an address signal from the address buffer 5 in Fig. 1 so that it is adapted to the decoding process of the main decoder block 31 a. Similarly, the pre-decoder 30 b decodes an address signal from the address buffer 5 so that it is adapted to the decoding process by the sub-decoder block pairs 31 b and 32 b.

Jeder Hauptdekoderblock 31a dekodiert weiterhin eine Dekoder ausgabe des Vordekoders 30a und liefert ein durch die Dekodie rung erhaltenes Signal gemeinsam an alle entsprechend den sech zehn Speicherzellzeilen vorgesehenen Subdekoderblockpaare 31b und 32b.Each main decoder block 31 a continues to decode a decoder output of the predecoder 30 a and supplies a signal obtained by the decoding together to all the sub decoder block pairs 31 b and 32 b provided corresponding to the six ten memory cell rows.

Jedes Subdekoderblockpaar enthält einen entsprechend den sech zehn Speicherzellenzeilen in einem der beiden entsprechenden Speicherzellarrayblöcke angeordneten Subdekoderblock 31b und einen entsprechend den anderen sechzehn Speicherzellenzeilen angeordneten Subdekoderblock 32b. Jeder der Subdekoderblöcke 31b und 32b steuert die Potentiale von sechzehn (nicht gezeig ten) Wortleitungen und zwölf (nicht gezeigten) Gateauswahllei tungen, die jeweils in sechzehn Speicherzellenzeilen enthalten sind, in Reaktion auf eine Dekoderausgabe des entsprechenden Hauptdekoderblocks 31a und eine Dekoderausgabe des entspre chenden Vordekoders 30b.Each sub-decoder block pair contains a sub-decoder block 31 b arranged corresponding to the six ten memory cell rows in one of the two corresponding memory cell array blocks and a sub-decoder block 32 b arranged corresponding to the other sixteen memory cell rows. Each of the sub decoder blocks 31 b and 32 b controls the potentials of sixteen (not shown) word lines and twelve (not shown) gate selection lines each contained in sixteen memory cell rows in response to a decoder output of the corresponding main decoder block 31 a and a decoder output of the Corresponding predecoder 30 b.

Wie Fig. 3 zeigt, enthält jeder Hauptdekoderblock 31a bei spielsweise ein NAND-Gatter 500, das einige der Dekoderaus gänge des Vordekoders 30 nach Fig. 2 als Eingänge nutzt, und einen Inverter 510 zum Invertieren eines Ausganges eines NAND-Gatters 500. Der Vordekoder 30 dekodiert ein Adreßsignal vom Adreßpuffer 5, so daß nur alle vom Vordekoder 30 in eines der NAND-Gatter 500 eingegebenen Signale hohen Pegel annehmen. As Fig. 3 shows, each main decoder block 31 includes a at play, a NAND gate 500, that some of the Dekoderaus gears of the predecoder 30 of FIG. 2 uses as inputs, and an inverter 510 for inverting an output of a NAND gate 500. Predecoder 30 decodes an address signal from address buffer 5 so that only all of the signals entered by predecoder 30 into one of NAND gates 500 become high.

Daher nimmt nur ein Ausgang einer Mehrzahl von Hauptdekoder blöcken 31a hohen Pegel an.Therefore, only one output of a plurality of main decoder blocks 31 a assumes a high level.

Andererseits enthält - wie Fig. 4 zeigt - jeder der Subdeko derblöcke 31b und 32b sechzehn NMOS-Transistoren 520, die je weils zwischen sechzehn Wortleitungen WL1 bis WL32, die mit den entsprechenden sechzehn Speicherzellenzeilen verbunden sind, und vorbestimmte sechzehn Signale der Ausgangssignale der ent sprechenden Vordekoder 31b geschaltet sind, die 2-Eingangs-NAND-Gatter 530 und 550, die jeweils den einen oder den anderen der beiden Ausgänge des entsprechenden Vordekoders 31b als Ein gang nutzen, und zwei Inverter 540 und 560 zum jeweiligen In vertieren der Ausgänge der beiden NAND-Gatter 530 und 550. Die Ausgänge der Inverter 540 und 560 werden jeweils an die beiden Gateauswahlleitungen SG1 bis SG4 angelegt, die entsprechend den sechzehn Speicherzellenzeilen vorgesehen sind.On the other hand, contains - as FIG. 4 shows - each of Subdeko the blocks 31 b and 32 b sixteen NMOS transistors 520, each of weils between sixteen word lines WL1 to WL32, which are connected to the corresponding sixteen memory cell rows, and predetermined sixteen signals of the output signals of the ent speaking predecoder 31 b are connected, the 2-input NAND gates 530 and 550 , each using one or the other of the two outputs of the corresponding predecoder 31 b as an input, and two inverters 540 and 560 to the respective In vertieren the outputs of the two NAND gates 530 and 550 . The outputs of the inverters 540 and 560 are respectively applied to the two gate selection lines SG1 to SG4, which are provided corresponding to the sixteen rows of memory cells.

Ein Ausgang jedes der Hauptdekoderblöcke 31a in Fig. 3 wird an die Transistoren 520 der entsprechenden Subdekoderblöcke 31b und 32b und die NAND-Gatter 530 und 550 angelegt.An output of each of the main decoder blocks 31 a in Fig. 3 is applied to the transistors 520 of the corresponding sub decoder blocks 31 b and 32 b and the NAND gates 530 and 550 .

Wie oben beschrieben, nimmt von den Ausgängen der Mehrzahl von Hauptdekoderblöcken 31a der Ausgang nur eines Hauptdekoder blocks hohen Pegel an. Damit nehmen alle Transistoren 520 in den zwölf Subdekoderblöcken (d. h. den sechs Subdekoderblock paaren) 31b und 32b, die entsprechend diesem einen Hauptdeko derblock vorgesehen sind, den EIN-Zustand an. Andererseits nehmen in jedem der anderen Subdekoderblöcke 31b und 32b alle Transistoren 520 den AUS-Zustand an, und die Ausgänge der In verter 540 und 560 nehmen zusammen niedrigen Pegel an.As described above, of the outputs of the plurality of main decoder blocks 31 a, the output of only one main decoder block assumes a high level. Thus, all transistors 520 in the twelve sub-decoder blocks (ie, the six sub-decoder block pairs) 31 b and 32 b, which are provided according to this one main decoder block, assume the ON state. On the other hand, take in each of the other Subdekoderblöcke 31 b and 32 b, all the transistors 520 to the OFF state, and the outputs of the In verter 540 and 560 together low level accept.

Jeder Vordekoder 31b dekodiert ein Adreßsignal vom Adreßpuffer 5, so daß nur eines der jeweils an die sechzehn Transistoren 520 gelieferten sechzehn Signale vom Vordekoder 31b niedrigen Pegel annimmt und nur eines der jeweils an die beiden NAND-Gatter 530 und 550 von diesem Vordekoder 31b gelieferten beiden Signale in jedem entsprechenden Subdekoderblock 31b hohen Pegel annimmt. Der mit einem Signal mit niedrigem Pegel vom ent sprechenden Vordekoder 31b in jedem Subdekoderblock 31b ver sorgte Transistor 520 und der mit einem Signal auf niedrigem Pegel von einem entsprechenden Vordekoder 31b im Subdekoder block 32b, der mit dem Subdekoderblock 31b gepaart ist, ver sorgte Transistor 520 sind mit zwei Wortleitungen verbunden, die jeweils entsprechend derselben Zeile vorgesehen sind.Each predecoder 31 b decodes an address signal from the address buffer 5 , so that only one of the sixteen signals supplied to the sixteen transistors 520 from the predecoder 31 b assumes a low level and only one of the two respective NAND gates 530 and 550 from this predecoder 31 b delivered two signals in each corresponding sub-decoder block 31 b assumes high level. The provided with a signal with a low level from the corresponding predecoder 31 b in each sub-decoder block 31 b ver transistor 520 and with a signal at a low level from a corresponding predecoder 31 b in the sub-decoder block 32 b, which is paired with the sub-decoder block 31 b , Ver provided transistor 520 are connected to two word lines, which are each provided corresponding to the same line.

Damit nimmt nur in jedem der Subdekoderblöcke 31b und 32b, die entsprechend dem einen ein Signal auf hohem Pegel als Ausgang liefernden Hauptdekoderblock 31a vorgesehen sind, ein Ausgang von einem der sechzehn Transistoren 520 niedrigen Pegel an, und ein Ausgang eines der Inverter 540 und 560 nimmt hohen Pegel an. Im Ergebnis dessen werden von den in allen Speicherzell arrayblöcken DB0 bis DB7, DP0 bis DP3 enthaltenen Wortleitungen und Gateauswahlleitungen die zwölf Wortleitungen (vgl. Fig. 1), die entsprechend derselben Zeile vorgesehen sind, und eine Gateauswahlleitung aktiviert, und die gespeicherten Daten aller Speicherzellen, die mit den aktivierten Wortleitungen verbunden sind, können auf einer entsprechenden Bitleitung erscheinen (vgl. Fig. 6).Thus, only in each of the sub-decoder blocks 31 b and 32 b, which are provided in accordance with the one main signal from a high level output decoder block 31 a, does an output from one of the sixteen transistors 520 have a low level, and an output of one of the inverters 540 and 560 goes high. As a result, of the word lines and gate selection lines contained in all the memory cell array blocks DB0 to DB7, DP0 to DP3, the twelve word lines (see FIG. 1) provided in accordance with the same row and a gate selection line are activated, and the stored data of all memory cells which are connected to the activated word lines can appear on a corresponding bit line (cf. FIG. 6).

Jede der Wortleitungen WL1 bis WL32 in Fig. 4 entspricht jeder Wortleitung WL in Fig. 1. In Fig. 1 sind die Gateauswahllei tungen zur Vereinfachung nicht dargestellt.Each of the word lines WL1 to WL32 in FIG. 4 corresponds to each word line WL in FIG. 1. In FIG. 1, the gate selection lines are not shown for the sake of simplicity.

Bei der oben beschriebenen Ausführungsform wurde eine Beschrei bung für den Fall gegeben, daß die gleichzeitig nach außen aus zulesenden Daten von 8 Bit sind, aber die gleichzeitig nach außen auszulesenden Daten können eine beliebige Bitlänge haben.In the embodiment described above, a description has been given Exercise given that at the same time outward 8 bits of data to be read, but the Data to be read outside can have any bit length.

Ein Wert k, der gleich oder größer als 2 ist, wird als Anzahl der Bit von Paritätsdaten vorgegeben, die zur Korrektur eines Fehlers der m-Bit-Daten verwendet werden, d. h. als Zahl der Paritäts-Speicherzellarrayblöcke, so daß, wenn die Anzahl der Bits der gleichzeitig nach außen auszulesenden Daten, d. h. die Anzahl der Blöcke im Speicherzellarray 1, mit m bezeichnet wird, die Beziehung 2 ^k-1 m + k gilt.A value k equal to or greater than 2 is given as the number of bits of parity data used to correct an error of the m-bit data, that is, the number of parity memory cell array blocks, so that when the number of Bits of the data to be read out at the same time, ie the number of blocks in the memory cell array 1 , is denoted by m, the relationship 2 ^k −1 m + k applies.

Wenn die gleichzeitig nach außen auszulesenden Daten 16-Bit-Daten bzw. 32-Bit-Daten sind, werden 5-Bit-Paritätsdaten bzw. 6-Bit-Daten zum Nachweis und zur Korrektur eines 1-Bit-Fehlers verwendet.If the data to be read out at the same time is 16-bit data or 32-bit data, 5-bit parity data or 6-bit data for the detection and correction of a 1-bit error used.

Obgleich das Speicherzellarray nach der beschriebenen Ausfüh rungsform in die Anzahl (zwölf) von Blöcken aufgeteilt ist, die gleich der Gesamtzahl der Bitlänge der gleichzeitig nach außen auszulesenden Daten und der Bitlänge der Paritätsdaten ist, kann ein Speicherzellarray in eine größere Anzahl von Blöcken aufgeteilt sein, etwa in die doppelte Anzahl. Mit dem Aufteilen eines Speicherzellarrays in eine größere Anzahl von Blöcken kann eine weitere Senkung der Zugriffszeit erwartet werden.Although the memory cell array according to the embodiment described form is divided into the number (twelve) of blocks that equal to the total number of bit lengths outward at the same time data to be read and the bit length of the parity data, can a memory cell array into a larger number of blocks be divided into about twice the number. With dividing of a memory cell array into a larger number of blocks a further reduction in access time can be expected.

Obwohl bei den beschriebenen Ausführungsformen die Erfindung auf einen Masken-ROM angewendet ist, kann die Erfindung auch auf Halbleiterspeichereinrichtungen angewendet werden, die zum Schreiben und Überschreiben von Daten nach der Herstellung in der Lage sind, etwa auf einen EPROM oder eine EEPROM.Although in the described embodiments, the invention applied to a mask ROM, the invention can also are applied to semiconductor memory devices which are used for Write and overwrite data after manufacturing in capable of, for example, an EPROM or an EEPROM.

Claims

1. Semiconductor memory device with
one in a first plurality of blocks (DB0 to DB7) for each storing a first plurality of data (D0 to D7) and a second plurality of blocks (DP0 to DP3) for storing a second plurality of parity data (P0 to P3) which are predetermined in accordance with the first plurality of data (D0 to D7), divided memory cell array ( 1 , 2 ), the block (DB0 to DB7, DP0 to DP3) having a plurality of memory cells and arranged in a plurality of rows has a plurality of word lines (WL) which are provided in accordance with the plurality of rows and in each case are connected together to all memory cells (MC) arranged in a corresponding row,
a device ( 3 a, 3 b-1 to 3 b-6) for selecting one of the plurality of word lines (WL) in each block,
means ( 8 ) for reading the data stored in the memory cells connected to the one selected word line from the first plurality of blocks (DB0 to DB7) and reading out the data in the memory cells connected to the selected one word line are connected, stored data from the second plurality of blocks (DP0 to DP3) and
means ( 9 ) for detecting an error of the data read out by the reading device ( 8 ) from the first plurality of blocks (DB0 to DB7) on the basis of the data read by the reading device ( 8 ) from each of the first plurality of blocks (DB0 to DB7) and the second plurality of blocks (DP0 to DP3) read data.

2. The semiconductor memory device as claimed in claim 1, characterized in that when the first plurality or the second plurality are denoted by m or k, the relationship 2 ^k -1 m + k applies between the first plurality and the second plurality.

3. A semiconductor memory device according to claim 1 or 2, since characterized in that the first plurality of blocks (DB0 to DB7) and the second plurality of blocks (DP0 to DP3) in a line is arranged in the direction of the word lines (WL).

4. Semiconductor memory device according to one of claims 1 to 3, characterized in that the word lines (WL) in each block (DB0 to DB7, DP0 to DP3) are divided into a plurality of groups and the selection device ( 3 a, 3 b-1 up to 3 b-6):
a main selection means (3a) for selecting a group from the plurality of groups in each block (DB0 to DB7, DP0 to DP3) in response to an address signal, and
a sub-selector ( 3 b-1 to 3 b-6) for selecting a word line from the word lines in each group selected by the main selector ( 3 a) in response to the address signal.

5. A semiconductor memory device according to claim 4, characterized in that
the main selection device ( 3 a) has a plurality of main deco devices ( 31 a) which are provided jointly for all blocks (DB0 to DB7, DP0 to DP3) and corresponding to the plurality of groups,
wherein each of the plurality of main decoder means ( 31 a) decodes the address signal to generate a signal for converting a corresponding group into the selected state or the non-selected state, and
the sub-selection device ( 3 b-1 to 3 b-6) has a plurality of sub-decoder device groups ( 31 b, 32 b) which is provided in accordance with the plurality of blocks (DB0 to DB7, DP0 to DP3), each of the plurality of Sub-decoder device groups ( 31 b, 32 b) contains a plurality of sub-decoder devices ( 31 b, 32 b) which are provided in accordance with the plurality of groups of a corresponding block and each of which for decoding the address signal and an output signal of a corresponding main decoder device ( 31 a) for generating a signal to each word line of the corresponding group for converting it into the selected state or the non-selected state.

6. The semiconductor memory device according to claim 5, characterized in that the sub-decoder device group ( 31 b) corresponding to a corresponding one of the first plurality of blocks (DB0 to DB7) and the second plurality of blocks (DP0 to DP3), and the sub-decoder device group ( 32 b), which corresponds to a block adjacent to any one block, are arranged between the one and the adjacent block.

7. A semiconductor memory device according to claim 5 or 6, characterized in that when the data is read out, a main decoder device of the plurality of main decoder devices ( 31 a) generates a signal for transferring a corresponding group to the selected state and each of the other main decoder devices generates a signal for Converting a corresponding group into the non-selected state, and when reading data in each sub-decoder device group ( 31 b, 32 b), a sub-decoder device only supplies a signal to one of the word lines in a corresponding group in order to bring it into the selected state, and each of the other sub-decoder devices provides a signal to each word line in a corresponding group for transferring it to the unselected state.

8. Semiconductor memory device according to one of claims 5 to 7, characterized in that the main selection device ( 3 a) further comprises a pre-decoder device ( 30 a) for decoding the address signal into a predetermined form and for applying the same to the plurality of main decoder devices ( 31 a) having.

9. Semiconductor memory device according to one of claims 5 to 8, characterized in that the sub-selection device Wei ter contains a plurality of pre-decoder devices, which are accordingly the plurality of sub-decoder device groups ( 31 b, 32 b) and each for decoding the address signal into one predetermined shape and serve to apply the same to all sub-decoder devices in a corresponding sub-decoder device group.

10. The semiconductor memory device according to one of claims 1 to 9, characterized in that the semiconductor memory device further comprises a correction device ( 9 ) for performing a predetermined logical operation for correcting an error of a bit which is in the from the plurality of blocks (DB0 to DB7 ) is contained, with respect to the data read out from the first plurality of blocks (DB0 to DB7) (D0 to D7) and the data read out from the second plurality of blocks (DP0 to DP3) (P0 to P3).

11. Semiconductor memory device with:
one in a first plurality of blocks (DB0 to DB7) for each storing a first plurality of data (D0 to D7) and a second plurality of blocks (DP0 to DP3) for storing a second plurality of parity data (P 09 to P3), according to the first plurality of data (D0 to D7) are predetermined, divided memory cell array ( 1 , 2 ), a device ( 8 ) for reading data from the first plurality of blocks (DB0 to DB7) or the second plurality of blocks (DP0 to DP3) and
a correction device ( 9 ) for executing a predetermined logic operation for correcting a 1-bit error contained in the data read out from the first plurality of blocks (DB0 to DB7) with respect to that by the reading device ( 8 ) the first plurality of blocks (DB0 to DB7) read out data (D0 to D7) and the data (P0 to P3) read out by the reading device ( 8 ) from the second plurality of blocks (DP0 to DP3),
each block (DB0 to DB7, DP0 to DP3) a plurality of memory cells (MC) arranged in a plurality of rows and a plurality of word lines (WL) arranged according to the plurality of rows to enable data reading by the reading device ( 8 ) from the memory cells arranged in a corresponding row,
the word lines (WL) in each block (DB0 to DB7, DP0 to DP3) and the word lines (WL) in the other blocks are not electrically connected to one another.

12. A semiconductor memory device according to claim 11, characterized in that when the first plurality or the second plurality are designated m or k, the relationship 2 ^k -1 m + k applies between the first plurality and the second plurality.

13. The semiconductor memory device according to one of claims 1 to 10, characterized by a device for correction an error detected by the detection device.

14. Operating method for a semiconductor memory device with a first plurality of blocks (DB0 to DB7) for storing a first plurality of data (D0 to D7) and a second plurality of blocks (DP0 to DP3) for storing a second plurality of parity data (P0 to P3) predetermined according to the first plurality of data (D0 to D7), divided memory cell array ( 1 , 2 ) in which each block (DB0 to DB7, DP0 to DP3) has a plurality of memory cells (MC) arranged in a plurality of rows and a plurality of word lines connected in accordance with the plurality of rows and each connected to all memory cells (MC) connected in a corresponding row, with:
a step of selecting one of the plurality of word lines in each block,
a step of reading the values stored in the memory cells connected to the selected one word line from each of the first plurality of blocks (DB0 to DB7) and reading out the data stored in the memory cells connected to the selected one word line from each of the second plurality of blocks (DP0 to DP3) and
a step of detecting an error of the data read out from the first plurality of blocks (DB0 to DB7) based on the data read out from each of the first plurality of blocks (DB0 to DB7) and the second plurality of blocks (DP0 to DP3) .

15. Operating method according to claim 14, characterized in that when the first plurality or the second plurality are denoted by m or k, the relationship 2 ^k -1 m + k applies between the first plurality and the second plurality.

16. Operating method according to claim 14 or 15, characterized by a step of correcting the detected mistake lers.