DE4214612A1 - Frequency divider with flip=flops in chain circuit - has logic circuit supplied with output signals from selected number of flip=flops - Google Patents

Frequency divider with flip=flops in chain circuit - has logic circuit supplied with output signals from selected number of flip=flops

Info

Publication number
DE4214612A1
DE4214612A1 DE19924214612 DE4214612A DE4214612A1 DE 4214612 A1 DE4214612 A1 DE 4214612A1 DE 19924214612 DE19924214612 DE 19924214612 DE 4214612 A DE4214612 A DE 4214612A DE 4214612 A1 DE4214612 A1 DE 4214612A1
Authority
DE
Grant status
Application
Patent type
Prior art keywords
flip
flops
frequency divider
circuit
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19924214612
Other languages
German (de)
Other versions
DE4214612C2 (en )
Inventor
Thomas Suwald
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Philips Intellectual Property and Standards GmbH
Original Assignee
Philips Intellectual Property and Standards GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K23/00Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54Ring counters, i.e. feedback shift register counters
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096Synchronous circuits, i.e. using clock signals
    • H03K19/0963Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K21/00Details of pulse counters or frequency dividers
    • H03K21/40Monitoring; Error detection; Preventing or correcting improper counter operation

Abstract

The total number of flip-flops in the chain circuit corresponds to the data inputs and outputs. A logic circuit affects a first input signal, supplied to the first flip-flop in dependence on the flip-flop output signal, the flip-flops being simultaneously clocked. Output signals of selected flip-flops are supplied to the logic circuit, with the number of selected flip-flops greater or equal to a dual logarithm, increased by 1 and rounded to an integer. In the logic circuit they are linked to an input signal for the first flip-flop, either according to a NOR function or according to an equivalence function. USE/ADVANTAGE - For ring counters, with low-cost circuit design for both chain and logic circuits.

Description

Die Erfindung bezieht sich auf eine Frequenzteiler schaltung mit einer Gesamtanzahl bezüglich ihrer Datenein- und -ausgänge in Kettenschaltung angeordneter Flipflops sowie einer Logikschaltung zur Beeinflussung eines einem ersten in der Kettenschaltung der Flipflops zugeführten Eingangssignals in Abhängigkeit von Ausgangssignalen der Flipflops. The invention relates to a frequency divider circuit having a total number with respect to their data inputs and outputs in derailleur arranged flip-flop and a logic circuit for influencing a a first supplied in the chain circuit of the flip-flop input signal in response to output signals of flip-flops.

Aus der DE-OS 23 15 208, Fig. 6 mit zugehöriger Beschrei bung, ist ein Ringzähler bekannt, der vier D-Flipflops umfaßt, die derart miteinander verbunden sind, daß sie ein Schieberegister bilden. Bung known from DE-OS 23 15 208 Fig. 6 with associated descrip, a ring counter is known, which includes four D-flipflops which are interconnected so as to form a shift register. Das Register wird durch Impulse taktgesteuert, wobei ein einziges Bit im Register zirku liert. The register is clocked by pulses, wherein a single bit in the register Zirku lines. Bei dieser Schaltungsanordnung sind außerdem Maß nahmen getroffen, um das Register zu starten, indem eine einzige Binärzahl eingeführt wird, und um zu verhindern, daß es in falschen Arbeitsweisen arbeitet. In this circuit arrangement also measure are measures in place to start the registry by a single binary number is inserted, and to prevent that it is operating in the wrong ways of working. Zu diesem Zweck werden die Q-Ausgänge der Flipflops an einen Decoder ange legt, der einen Zustand des Ringzählers ermittelt, in welchem sämtliche Q-Ausgänge auf niedrigem Potential sind. For this purpose, the Q outputs of flip-flops are inserted to a decoder, which determines a state of the ring counter, in which all Q outputs are at low potential. Auf diesen Zustand spricht der Decoder an und legt eine Ziffer an das erste Flipflop über ein logisches Gatter an. In this state, the decoder responds and puts a number on to the first flip-flop via a logic gate. Der Decoder ermittelt weiterhin einen Zustand, in welchem mehr als einer der Q-Ausgänge auf hohem Potential ist, und stellt dann sämtliche Flipflops zurück. The decoder further detects a state in which more than one of the Q outputs is at high potential, and then resets all flip-flops. Der Decoder gibt ein niedriges Potential ab, wenn sämtliche Q-Ausgänge der Flipflops niedrige Ausgangspotentiale aufweisen. The decoder outputs a low potential when all Q outputs of flip-flops have low output potentials.

Ein derartiger Ringzähler wird somit durch die beschrie bene, im Stand der Technik als Decoder bezeichnete Logik schaltung stets in seinen Anfangszustand zurückgesetzt, sobald an irgendeiner Stelle ein Fehler auftritt. Such a ring counter circuit thus always in its initial state, by the beschrie bene, described in the prior art as a decoder logic when an error occurs at any point. Der Decoder ist dazu mit verhältnismäßig hohem Schaltungs aufwand aufgebaut; The decoder is configured to relatively high circuit expense; auch die Flipflops weisen einen verhältnismäßig komplizierten Aufbau auf, wozu allein schon die Ausstattung mit einer Rücksetzeinrichtung je Flipflop erheblich beiträgt. the flip-flops have a relatively complicated structure, to which alone the equipment with reset means each flip-flop contributing significantly. Wird für derartige Ringzähler eine erhöhte Anzahl von Flipflops benötigt, nimmt auch der Schaltungsaufwand stark zu. Is of such ring counter an increased number of flip-flops required, also the circuit complexity increases greatly.

Die Erfindung hat die Aufgabe, bei einer Frequenzteiler schaltung der gattungsgemäßen Art den Schaltungsaufwand sowohl für die Kettenschaltung aus den Flipflops als auch für die Logikschaltung zu verringern. The invention has the object to reduce, at a frequency divider circuit of the generic type the circuit complexity for both the chain circuit of the flip-flops and to the logic circuit.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Flipflops gemeinsam getaktet werden und daß der Logik schaltung Ausgangssignale einer aus der Gesamtanzahl der Flipflops ausgewählten Anzahl von Flipflops, die größer oder gleich dem um 1 erhöhten, auf eine ganze Zahl abge rundeten dualen Logarithmus der um 1 verminderten Gesamt anzahl ist, zugeführt und in der Logikschaltung zu einem Eingangssignal für das erste Flipflop der Kettenschaltung entweder nach Maßgabe einer Nicht-Oder-Funktion oder gemäß einer Äquivalenzfunktion, deren Resultat über ein Anti valenzfunktion mit dem Ausgangssignal des ersten Flipflops kombiniert ist, verknüpft werden. This object is inventively achieved in that the flipflops are clocked together and that the logic circuit outputs a selected one of the total number of flip-flops number of flip-flops is greater than or equal to about 1 increased which eclip to an integer rounded dual logarithm of the order 1 reduced overall number is supplied to and linked in the logic circuit to an input signal for the first flip-flop of the chain circuit either in accordance with a NOR function or in accordance with an equivalence function, the result of which is combined with a anti valenzfunktion to the output signal of the first flip-flop, ,

Durch die erfindungsgemäß ausgestaltete Logikschaltung werden einerseits Ausgangssignale der Flipflops der Kettenschaltung an den Eingang des ersten Flipflops der Kettenschaltung zurückgeführt und damit eine Rückkopplung bewirkt. Due to the invention designed according to the logic circuit on the one hand outputs of the flip-flop of the chain circuit are fed back to the input of the first flip-flop of the chain circuit and thus provides feedback. Zum zweiten wird in der Logikschaltung eine Verknüpfung der Ausgangssignale derart gebildet, daß eine fehlerfreie Funktion der Frequenzteilerschaltung gewähr leistet ist. Secondly, in the logic circuit, a combination of the output signals is formed such that an error-free function of the frequency divider circuit warrants. Dies ist insbesondere bei der Inbetriebnahme zum Erreichen eines definierten Betriebszustandes vorteil haft. This is particularly advantageous during commissioning to achieve a defined operating state. Durch eine solche Logikschaltung ist es möglich, Flipflops ohne eine Rücksetzfunktion einzusetzen, wodurch der Schaltungsaufwand für die Flipflops wesentlich verein facht werden kann. By such logic circuit, it is possible to use flip-flops without a reset function, so that the circuit complexity of the flip-flops can be fueled much simplistic. Dies ist insbesondere deshalb von Bedeutung, weil für die erfindungsgemäßen Frequenzteiler schaltungen, dh Ringschieberegisteranordnungen, in der Regel eine gegenüber herkömmlichen, binären Frequenz teilerschaltungen erhöhte Anzahl von Flipflops für die Verwirklichung eines vorgegebenen Teilerverhältnisses erforderlich sein kann. This is particularly important because circuits for the novel frequency divider, ie circular shift register arrangements, usually compared with conventional binary frequency divider circuits increased number of flip-flops may be necessary to achieve a given divider ratio. Darüber hinaus ist die Logik schaltung gegenüber einer einfachen Rücksetzfunktion eines Flipflops in der Lage, auch zu beliebigen Zeitpunkten während des Betriebes auftretende Störungen in den Schalt zuständen der Flipflops umgehend und zuverlässig zu beheben, ohne dafür z. In addition, the logic circuit compared to a simple reset function of a flip-able, even at arbitrary times during operation disturbances occurring in the switching of flip-flops states promptly and reliably fix without spending z. B. die Ringschieberegisteranordnung bzw. Kettenschaltung in einen starr vorgegebenen Anfangs zustand zurückzuversetzen. For example, the circular shift register arrangement or derailleur state restore in a rigidly predetermined beginning.

Die erfindungsgemäße Frequenzteilerschaltung hat außerdem gegenüber herkömmlichen, binären Frequenzteilern den Vorteil, daß in ihnen beim Takten in jeder Taktperiode eine konstante Anzahl bzw. zusätzlich eine sehr geringe Anzahl von Flipflops umgeschaltet wird. The frequency dividing circuit according to the invention has also as compared to conventional, binary frequency dividers the advantage that in addition a very small number of flip-flops is switched to them at the timing in each clock period or a constant number. In diesem Zusammenhang sei verwiesen auf die EP-OS 0 471 390, Fig. 2 mit zugehöriger Beschreibung. In this context, reference is made to EP-OS 0,471,390, Fig. 2 with the associated description. Die in dieser Druckschrift aufgeführten, in Serie geschalteten Flipflops werden mit unterschiedlichen Frequenzen betrieben, wobei sich von Flipflop zu Flipflop die Frequenz jeweils halbiert. The flip-flops shown in this publication, connected in series are operated with different frequencies, wherein the frequency in each case halved from flip-flop to flip-flop.

Dadurch treten an bestimmten Schaltflanken des dem dortigen Frequenzteiler über einen Anschluß IN zugeführten Signals mehr oder weniger stark gehäuft Schaltflanken der mit N1 bis N4 bezeichneten Ausgangssignale der Flipflops auf. Characterized occur at certain switching edges of the local frequency divider supplied via a terminal IN signal more or less heaped on switching edges of the output signals indicated by N1 to N4 of the flip-flops. Diese Häufung der Schaltflanken führt zu Störungen, die bei der erfindungsgemäßen Frequenzteilerschaltung vermieden werden. This accumulation of the switching edges leads to disturbances which are avoided in the inventive frequency divider circuit.

Diese Vorteile werden besonders deutlich, wenn eine erfin dungsgemäße Frequenzteilerschaltung mit einer Schaltungs anordnung zum Verarbeiten analoger Signale zusammengefaßt wird. These advantages are particularly apparent when a dung OF INVENTION proper frequency divider circuit having a circuit arrangement will be summarized for processing analog signals. Bei Verwendung herkömmlicher, binärer Frequenzteiler könnten dabei leicht niederfrequente, in den Frequenz bereich der analogen Signale fallende Störungen einge streut werden, die schwer oder gar nicht ausfilterbar sind. When using conventional binary frequency divider while slightly low, area in the frequency of the analog signals could be sprinkled falling disorders is that are difficult or impossible to be filtered out. Durch die Erfindung werden solche Störungen im Ansatz vermieden. The invention makes such interference can be avoided from the start.

Dieser Vorteil zeigt sich bevorzugt dann, wenn die Frequenzteilerschaltung mit Flipflops in C-MOS-Technik aufgebaut ist. This advantage is preferred if the frequency divider circuit is constructed with flip-flops in C-MOS technology. Beim Umschalten derartiger Flipflops treten zu den Zeitpunkten der Schaltflanken Stromspitzen durch Umladeströme auf, die sich bei dem herkömmlichen, binären Frequenzteiler additiv überlagern und dadurch insbesondere bei umfangreichen Frequenzteilern mit hohen Teilerverhält nissen beträchtliche Amplituden annehmen können. When switching of such flip-flops occur at the times of the switching edges by charge-reversal current peaks, which additively superpose, in the conventional binary frequency divider, and in particular during extensive frequency dividers can assume with high divider and fair considerable amplitudes. Diese Stromspitzen führen durch Spannungsabfälle auf Zuleitungen zu Störspannungen, die z. These current peaks lead by voltage drops on supply lines to noise voltages that z. B. über Stromversorgungsleitungen auch auf Schaltungsteile zur analogen Signalverarbeitung übertragen werden. For example, be transmitted via power lines on circuit components for analog signal processing. Dies ist besonders nachteilig bei inte grierten Schaltkreisen, in denen die Störungen im Substratmaterial übertragen und in den gesamten Schalt kreis eingestreut werden können. This is particularly disadvantageous in inte grated circuits in which the disturbances in the substrate material can be transmitted and scattered throughout the switching circuit. Durch die Erfindung wird jedoch dieser Fehler behoben. Through the invention, however, this error is corrected.

Eine besonders rasche und präzise Erfassung von Unregel mäßigkeiten der Betriebszustände der Flipflops läßt sich dadurch erzielen, daß sämtliche Ausgänge sämtlicher Flipflops der Frequenzteilerschaltung durch die Logik schaltung überwacht werden. A particularly quick and accurate detection of irregu regularities of the operating states of flip-flops can be achieved that all the outputs of all the flip-flops of the frequency divider circuit are monitored by the logic circuit thereby. Der Schaltungsaufwand wird minimal, wenn die ausgewählte Anzahl der Flipflops gleich dem um 1 erhöhten, auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 verminderten Gesamtzahl der Flipflops ist. The circuit complexity is minimal if the selected number of flip-flops equal to the increased by 1, rounded to an integer logarithm of the dual reduced by 1 total number of flip-flops. Bei einer derartigen Ausgestaltung der Logikschaltung braucht gezielt nur ein Teil der Gesamtanzahl der Flipflops der Kettenschaltung überwacht zu werden. In such a configuration of the logic circuit selectively only part of the total number of flip-flops of the derailleur needs to be monitored. Die dadurch bedingte, geringfügige Erhöhung der Zeitdauer für das Korrigieren einer Störung der Schaltzustände der Flipflops wird durch den verringerten Schaltungsaufwand wettgemacht. The consequent, slight increase of the time period for correcting a fault in the switching states of the flip-flop is offset by the reduced circuit complexity.

Bei der Ausführung der Logikschaltung wird bezüglich der die Frequenzteilerschaltungen bildenden Ringschiebe registeranordnungen unterschieden zwischen einer inver tierenden Rückkopplung, bei der vom Prinzip her das Aus gangssignal des letzten Flipflops der Kettenschaltung in invertierter Form dem Eingang des ersten Flipflops der Kettenschaltung zugeführt wird, und einer entsprechenden nicht invertierenden Rückkopplung. In the embodiment of the logic circuit with respect to the frequency divider circuits forming circular shift register arrangements made between a inver animal end feedback, in principle, the off output signal of the last flip-flop of the chain circuit of the ladder circuit is supplied in inverted form to the input of the first flip-flop, and a corresponding non- inverting feedback. Diese Rückkopplungen sind in die beschriebenen Ausgestaltungen der Logik schaltung eingebunden, dh durch diese bereits verwirk licht. These feedbacks are involved in the described embodiments of the logic circuit, that is already verwirk light them. Insgesamt ergibt sich dadurch eine sehr funktions sichere, störarme und kompakte Schaltungsanordnung. Overall, this results in a very secure function, low interference and compact circuitry.

Wenn auch die ausgewählte Anzahl der Flipflops bevorzugt kleiner ist als deren Gesamtanzahl in der Kettenschaltung, enthält sie doch vorteilhaft deren erstes und letztes Flipflop. If the selected number of flip-flops preferably less than the total number in the derailleur, but it contains advantageously the first and last flip-flop. Die Auswertung der Ausgangssignale des ersten und des letzten Flipflops der Kettenschaltung enthält insbesondere auch die Rückkopplung der Kettenschaltung zu einem Ringschieberegister sowie eine unmittelbare Beein flussung des Eingangssignals des ersten Flipflops der Kettenschaltung durch das Ausgangssignal dieses Flipflops. The evaluation of the output signals of the first and last flip-flop of the chain circuit includes in particular also the feedback circuit of the chain to form a ring shift register as well as a direct embedding flussung of the input signal of the first flip-flop of the chain circuit by the output signal of this flip-flop.

Die in den erfindungsgemäßen Frequenzteilerschaltungen verwendeten Flipflops sind bevorzugt als D-Flipflops ausgebildet, wodurch eine besonders einfache Bauform erzielt wird. The flip-flops used in the inventive frequency divider circuits are preferably formed as a D flip-flop, whereby a particularly simple design is achieved. In einer Abwandlung der Erfindung können auch Flipflops anderer Bauart, z. In a variation of the invention, the flip-flop of a different design, for can. B. solche mit Freigabe signaleingang ("Clock-Enable") verwendet werden. For example those used with enable signal input ( "Clock Enable").

Nach einer besonders vorteilhaften Weiterbildung der Erfindung ist die ausgewählte Anzahl bezüglich der Gesamt anzahl der Flipflops sowie die Anordnung der zur ausge wählten Anzahl gehörenden Flipflops in der Kettenschaltung gemäß der im Anschluß an diese Beschreibung abgedruckten TABELLE bestimmt. According to a particularly advantageous development of the invention, the selected number with respect to the total number of flip-flops, as well as the arrangement of the members of the selected number out the flip-flop in the chain circuit of the printed to this specification in connection table is determined. Darin ist mit FF die Gesamtanzahl der Flipflops einer Frequenzteilerschaltung und mit n die ausgewählte Anzahl der Flipflops dieser Schaltung bezeich net. It is FF, the total number of flip-flops and a frequency divider circuit with n flip-flops of the selected number of this circuit designated net. In den mit den Zahlen 1 bis 17 bezeichneten Spalten der beispielhaft nur bis zu einer Gesamtanzahl von 17 Flipflops geführten TABELLE sind die einzelnen Flipflops der Kettenschaltung durchnumeriert. In the designated with the numbers 1 to 17 columns by way of example only up to a total of 17 flip-flops out TABLE each flip-flop of the chain circuit are numbered. Jede Zeile der TABELLE symbolisiert eine Ausgestaltungsmöglichkeit für eine Frequenzteilerschaltung, wobei die Flipflops, deren Ausgangssignale in der Logikschaltung miteinander verknüpft werden, in der jeweiligen Zeile durch ein Kreuz gekennzeichnet sind, wohingegen die nicht zur ausgewählten Anzahl gehörenden Flipflops mit einem Strich markiert sind. Each row of the table symbolizes a possible configuration for a frequency divider circuit, wherein the flip-flop, whose output signals are combined in the logic circuit with each other, are characterized in the respective line by a cross, whereas the not members of the selected number of the flip-flop are marked with a bar. Die Logikschaltung verknüpft dabei die Ausgangs signale der ausgewählten Anzahl der Flipflops nach stets derselben vorstehend angegebenen Vorschrift. The logic circuit links the output signals of the selected number of flip-flops according to always the same above-mentioned provision.

Die in der mit OP bezeichneten Spalte der TABELLE durch einen Stern hervorgehobenen Zeilen der TABELLE bestimmen dabei besonders günstige Kombinationen für die ausgewählte Anzahl der Flipflops, bei der mit ansonsten identischem Schaltungsaufwand ein besonders schnelles Einlaufen der Frequenzteilerschaltung aus einem beliebigen Anfangs zustand in die erwünschte Betriebsweise erreicht wird. In the designated OP column of the table highlighted by an asterisk rows of the table thereby determine the best available combinations for the selected number of flip-flops, in which identical with otherwise circuitry particularly rapid entry of the frequency divider circuit of any initial state achieved in the desired mode of operation becomes.

Für die Verwirklichung größerer Frequenzteilerverhältnisse der erfindungsgemäßen Frequenzteilerschaltungen sind dafür Flipflops in entsprechend größerer Anzahl vorzusehen. for flip-flops are to be provided in accordance with larger numbers for achieving greater frequency division ratios of the frequency divider circuits of the invention. Zur Begrenzung des Schaltungsaufwandes ist es vorteilhaft, daß wenigstens zwei Frequenzteilerschaltungen miteinander in Kaskade angeordnet sind, in der aus einem Ausgangssignal einer vorhergehenden Frequenzteilerschaltung ein Takt signal für eine nachfolgende Frequenzteilerschaltung abge leitet wird. For limiting the circuit complexity, it is advantageous that at least two frequency divider circuits are arranged to one another in cascade, a clock signal for a subsequent frequency divider circuit conducts abge in from an output signal of a previous frequency divider circuit. Ein durch eine derart aufgebaute Frequenz teilerschaltung erzielbares Teilerverhältnis bestimmt sich aus dem Produkt der Teilerverhältnisse der kaskadierten, einzelnen Frequenzteilerschaltungen. A divider circuit erzielbares by a frequency division ratio thus constructed is determined by the product of the divider ratios of the cascaded, each frequency divider circuits.

Vergleichbare Vorteile werden auch dadurch erzielt, daß wenigstens zwei Frequenzteilerschaltungen bzw. Kaskaden dieser Schaltungen ein gemeinsames Taktsignal zugeleitet wird und daß aus ihren Ausgangssignalen über eine UND-Verknüpfung ein resultierendes Ausgangssignal gewonnen wird. Similar advantages are also achieved in that at least two frequency divider circuits or cascade of these circuits is fed to a common clock signal and that is derived from their output signals via an AND operation, a resultant output signal. Auch bei einer derartigen Anordnung multiplizieren sich die Teilerverhältnisse nach Art eines kleinsten, gemeinsamen Vielfachen zu einem Gesamt-Teilerverhältnis. Even with such an arrangement, the divider ratios multiply the manner of a smallest common multiple to a total division ratio.

Wahlweise können nach dem Prinzip der Erreichung des kleinsten, gemeinsamen Vielfachen zusammengeschaltete Frequenzteilerschaltungen in Kaskade angeordnet werden, wobei auch Kaskaden von Frequenzteilerschaltungen nach dem Prinzip des kleinsten, gemeinsamen Vielfachen zusammen schaltbar sind. Optionally, the smallest common multiple interconnected frequency dividing circuits may be arranged in cascade on the principle of achieving, whereby the cascade of frequency divider circuits according to the principle of least common multiples are switchable together. Insgesamt ergibt sich eine umfangreiche Variationsmöglichkeit, die unterschiedlichsten Teiler verhältnisse zu erzeugen. Overall, a large variation possibility to create a diversity divider ratios.

Schaltungsanordnungen gemäß der Erfindung sind vorteilhaft verwendbar in Anordnungen mit phasenverriegelten Schleifen für eine störungsarme Frequenzteilung. Circuit arrangements according to the invention can advantageously be used in arrangements with phase locked loops for a low-disturbance frequency division. Ein bevorzugtes Einsatzgebiet sind Anordnungen zur Videosignalver arbeitung, da dort besonders hohe Anforderungen an die Störbefreiung der zu verarbeitenden, analogen Signale gestellt werden. A preferred area of ​​application processing arrangements for Videosignalver because there particularly high demands on the elimination of interference of the processed analog signals.

Ausführungsbeispiele der erfindungsgemäßen Frequenzteiler schaltungen zum erfindungsgemäßen Einsatz sind in den Figuren dargestellt und werden im nachfolgenden näher beschrieben. Embodiments of the present invention frequency divider circuits for use in this invention are illustrated in the figures and are described in greater detail below.

Es zeigen Show it

Fig. 1 ein Prinzipschaltbild für eine Frequenzteiler schaltung gemäß der Erfindung, Fig. 1 is a schematic circuit diagram for a frequency divider circuit according to the invention,

Fig. 2 zeitliche Verläufe von Signalen in der Schaltungs anordnung nach Fig. 1 in einer ersten Betriebsart und Fig. 2 temporal waveforms of signals in the circuit arrangement of FIG. 1 in a first operating mode and

Fig. 3 dieselben in einer zweiten Betriebsart, Fig. 3, the same in a second mode,

Fig. 4 zum Vergleich entsprechende Signale einer binären Frequenzteilerschaltung nach dem Stand der Technik, Fig. 4 for comparison, corresponding signals to a binary frequency divider circuit according to the prior art,

Fig. 5 ein erstes Ausführungsbeispiel einer erfindungs gemäßen Frequenzteilerschaltung und Fig. 5 shows a first embodiment of a frequency divider circuit according to Inventive and

Fig. 6 Signalverläufe der Schaltung gemäß Fig. 5, Fig. 6 waveforms of the circuit of FIG. 5,

Fig. 7 ein zweites Ausführungsbeispiel einer erfindungs gemäßen Frequenzteilerschaltung und Fig. 7 shows a second embodiment of a frequency divider circuit according to Inventive and

Fig. 8 die zu Fig. 7 gehörenden Signalverläufe, Fig. 8 belonging to FIG. 7, waveforms,

Fig. 9 ein drittes Ausführungsbeispiel einer erfindungs gemäßen Frequenzteilerschaltung und Fig. 9 shows a third embodiment of a frequency divider circuit according to Inventive and

Fig. 10 die zugehörigen Signalverläufe, Fig. 10 shows the associated signal waveforms,

Fig. 11 ein viertes Ausführungsbeispiel einer erfindungs gemäßen Frequenzteilerschaltung und Fig. 11 shows a fourth embodiment of a modern fiction, frequency divider circuit and

Fig. 12 die zugehörigen Signalverläufe, Fig. 12 shows the associated signal waveforms,

Fig. 13 bis 18 weitere Beispiele für erfindungsgemäße Frequenzteilerschaltungen, Fig. 13 to 18 further examples of the present invention frequency divider circuits,

Fig. 19, 20 Blockschaltbilder von Ausführungsbeispielen für Logikschaltungen für erfindungsgemäße Frequenzteiler schaltungen, Fig. 19, circuits 20 are block diagrams of exemplary embodiments of the present invention logic circuits for frequency dividing,

Fig. 21 ein Detailschaltbild einer derartigen Logik schaltung und Fig. 21 is a detail circuit diagram of such logic, and

Fig. 22 Signalverläufe aus der Schaltung nach Fig. 21, Fig. 22 waveforms of the circuit of Fig. 21,

Fig. 23 zwei in Kaskade angeordnete Frequenzteiler schaltungen und Fig. 23 two circuits cascaded frequency divider, and

Fig. 24 drei nach dem Prinzip des kleinsten, gemeinsamen Vielfachen verknüpfte Frequenzteilerschaltungen. Fig. 24 three according to the principle of the smallest common multiple associated frequency divider circuits.

Fig. 1 zeigt schematisch den Aufbau einer Frequenzteiler schaltung. Fig. 1 shows schematically the structure of a frequency divider circuit. Darin sind als Beispiel sechs D-Flipflops 11 bis 16 nach Art eines Schieberegisters in Kettenschaltung angeordnet, bei der jeweils der Ausgang Q1 bis Q5 eines voraufgehenden Flipflops 11 bis 15 der Kettenschaltung mit einem Eingang D2 bis D6 eines nachfolgenden Flipflops 12 bis 16 verbunden ist. Therein 11 are arranged to 16 in the manner of a shift register in the chain circuit in which each of the output Q1 to Q5 of a preceding flip-flops 11 to 15 of the chain circuit having an input D2 to D6 of a subsequent flip-flop 12 is connected to 16 as an example, six D flip-flops. Allen D-Flipflops 11 bis 16 wird über ihre Takteingänge T ein gemeinsames Taktsignal CL zugeführt. Allen D flip-flops 11 to 16 via their clock inputs T a common clock signal CL is supplied.

Die so gebildete Kettenschaltung der Flipflops 11 bis 16 weist eine Funktion nach Art eines Schieberegisters derart auf, daß bei einer bestimmten Schaltflanke des Takt signals CL ein einem Ausgang eines Flipflops anstehendes Ausgangssignal über den mit diesem Ausgang verbundenen Eingang des nachfolgenden Flipflops in dieses übernommen wird. The chain circuit of the flip-flops 11 to 16 thus formed has a function in the manner of a shift register in such a way that at a given switching edge of the clock signal CL is a pending an output of a flip-flop output signal is taken via the connected to this output input of the subsequent flip-flops in this. In den vorliegenden Ausführungsbeispielen ist das Taktsignal CL als Rechtecksignal ausgebildet, wie beispielsweise in Fig. 2a) dargestellt. In the present embodiments, the clock signal CL is formed as a square wave, as shown for example in Fig. 2a). Jede ansteigende Flanke dieses Rechtecksignals dient als Schaltflanke des Taktsignals. Each rising edge of this square wave signal is used as a switching edge of the clock signal.

Eine Frequenzteilerschaltung wie im vorliegenden Beispiel wird durch Rückkopplung des Ausgangs Q6 des letzten Flipflops 16 der Kettenschaltung auf den Eingang D1 des ersten Flipflops 11 erhalten. A frequency divider circuit as in the present example is obtained by feedback of the output Q6 of the last flip-flop 16 of the derailleur to the input D1 of the first flip-flop. 11 Diese mit dem Bezugs zeichen 17 gekennzeichnete Rückkopplung kann invertierend oder nicht invertierend ausgeführt sein, was bedeutet, daß das Ausgangssignal vom Ausgang Q6 in invertierter Form (invertierende Rückkopplung) bzw. in nicht invertierter, dh unveränderter Form (nicht-invertierende Rückkopplung) an den Eingang D1 übertragen wird. This feedback is marked with the reference sign 17 may be carried out inverting or non-inverting, meaning that the output signal from the output Q6 in inverted form (inverting feedback) or in non-inverted, ie unchanged form (non-inverting feedback) to the input D1 is transmitted.

Zur Betriebsweise mit invertierender Rückkopplung zeigt die Fig. 2 schematisch ein Zeitdiagramm der Signale in der Frequenzteilerschaltung nach Fig. 1. Die Ausgangssignale Q1 bis Q6 sind in Fig. 2b) bis g) wiedergegeben. For operation with feedback inverting the Fig 2 shows schematically, a timing diagram of the signals in the frequency divider circuit of Fig. 1. The output signals Q1 to Q6 are shown in Fig. 2b) to g). Bei invertierender Rückkopplung werden den Flipflops 11 bis 16 abwechselnd nur Signale eines logischen Pegels zugeführt, bis am Ausgang Q6 des letzten Flipflops 16 der Ketten schaltung dieser Signalpegel auftritt. When inverting feedback flip-flops 11 to 16 are alternately supplied only to signals of a logic level to the output Q6 of the last flip-flop 16 of the chain circuit of the signal level occurs. Bei der nächsten Schaltflanke des Taktsignals CL wird dann der Signalpegel vom Ausgang Q6 invertiert in das erste Flipflop 11 über nommen, woraufhin nach und nach sämtliche Flipflops diesen invertierten Signalpegel annehmen, bis dieser wiederum am Ausgang Q6 ansteht. At the next switching edge of the clock signal CL, the signal level from the output Q6 is then followed by gradually all flip-flops assume inverted in the first flip-flop 11 via accepted, this inverted signal level until it again present at the output Q6. Am Ausgang Q6, aber auch an jedem der übrigen Ausgänge Q1 bis Q5, kann dann ein frequenzge teiltes Rechtecksignal abgegriffen werden, dessen Frequenz dem Quotienten aus der Frequenz des Taktsignals und dem Teilerverhältnis entspricht. At the output Q6, but also at each of the other outputs Q1 to Q5, a frequenzge divided rectangular signal can be picked up then, whose frequency corresponds to the quotient of the frequency of the clock signal and the divider ratio. Dieses Teilerverhältnis ist bei invertierender Rückkopplung gleich dem Doppelten der Anzahl der Flipflops 11 bis 16 . This division ratio is equal to twice the number of flip-flops 11 to 16 in inverting feedback. Das frequenzgeteilte Signal weist ein Tastverhältnis von 50% auf. The frequency-divided signal has a duty cycle of 50%.

Wie aus den Zeitdiagrammen von Fig. 2 erkennbar ist, wechselt zu jedem der Zeitpunkte t0, t1 usw. der Schalt zustand nur eines der Flipflops 11 bis 16 . As can be seen from the time charts of Fig. 2, changes to each of the times t0, t1, etc. of the switching condition only one of the flip-flops 11 to 16. Damit tritt zu jedem dieser Zeitpunkte eine Störung nur durch je einen einzigen Umschaltvorgang eines einzigen Flipflops auf. It ensures that at each of these time points to a malfunction only by a respective single switching of a single flip-flop. Diese Störungen weisen damit einerseits eine geringe Amplitude auf, andererseits erscheinen sie zu jeder Schaltflanke des Taktsignals CL in gleicher Form. These perturbations therefore have on the one hand to a low amplitude, on the other hand, appear to each switching edge of the clock signal CL in the same form. Sie bilden daher ein Störsignal, dessen Frequenz der Takt frequenz entspricht. They therefore form an interference signal whose frequency corresponds to the clock frequency. Da diese in der Regel wesentlich höher gewählt ist als die höchste Frequenz der von der Schaltungsanordnung 1 zu verarbeitenden analogen Signale, also außerhalb der Nutzbandbreite liegt, lassen sich die so erzeugten Störungen sehr leicht ausfiltern und damit für die weitere Signalverarbeitung unschädlich machen. Since this is selected to be much higher in general than the highest frequency which is of the circuit arrangement 1 to be processed analog signals, ie outside the useful bandwidth, the disturbances so produced can easily filter out and thus render them harmless for further signal processing.

In Fig. 3 sind Zeitverläufe für eine Betriebsweise der Frequenzteilerschaltung nach Fig. 1 mit nicht-invertieren der Rückkopplung wiedergegeben. In Fig. 3 a time chart for an operation of the frequency divider circuit of Fig. 1 are shown with non-inverting feedback. Dabei zeigt die Teilfigur a) wiederum das Taktsignal CL, in den Teilfigur b) bis g) sind die Ausgangssignale Q1 bis Q6 der Flipflops 11 bis 16 dargestellt. The partial figure a) again shows the clock signal CL, in the partial figure b) to g), the output signals Q1 to Q6 of the flip-flops 11 through sixteenth Bei der nicht-invertierenden Rückkopplung wandert ein Impuls durch die Kettenschaltung, der im gezeigten Beispiel eine Länge von einer Periodendauer des Taktsignals CL aufweist und nach Erreichen des Ausgangs Q6 unverändert wieder dem Eingang D1 zugeleitet wird. In the non-inverting feedback, a pulse passes through the chain circuit, which has a length of one period of the clock signal CL in the example shown and, after reaching the output Q6 unchanged back to the input D1 is supplied. Das Tastverhältnis des frequenzgeteilten Signals, welches wiederum an einem beliebigen der Ausgänge Q1 bis Q6 abge griffen werden kann, beträgt dann 100% geteilt durch das Teilerverhältnis. The duty cycle of the frequency-divided signal which in turn can be accessed abge at any of the outputs Q1 to Q6 then is 100% divided by the divider ratio. Dieses wiederum ist gleich der Anzahl der Flipflops 11 bis 16 der Kettenschaltung. This in turn is equal to the number of flip-flops 11 to 16 of the derailleur.

Aus den Kurvenverläufen der Fig. 3 ist zu erkennen, daß bei dem dort dargestellten Beispiel für die Betriebsweise mit nicht-invertierender Rückkopplung zu jedem Zeitpunkt einer Schaltflanke t0, t1 usw. des Taktsignals CL zwei Umschaltvorgänge auftreten, und zwar in jeweils zwei auf einanderfolgenden Flipflops der Kettenschaltung. From the curves of Fig. 3 it can be seen that, in the there illustrated example for the operation with non-inverting feedback every time of switching edge t0, t1, etc. of the clock signal CL two switching operations occur, in each case two successive flip-flops the derailleur. Dabei wird jeweils ein Flipflop von einem niedrigen logischen Pegel auf einen hohen logischen Pegel umgeschaltet und das zweite Flipflop umgekehrt geschaltet. In this case, a flip-flop of a low logic level is switched to a high logic level and the second flip flop switched vice versa respectively. Es zeigt sich, daß sich diese Schaltvorgänge mit komplementärem Wechsel der Schaltzustände der Flipflops wenigstens teilweise gegen seitig kompensieren, so daß trotz der doppelten Anzahl von Schaltvorgängen gegenüber dem Betriebsbeispiel der Fig. 2 eine weitere Verringerung der Amplitude der Störungen verzeichnet wird, wobei deren Frequenz wieder der Takt frequenz entspricht. It is found that these switching operations at least partly compensate with complementary changing the switching states of the flip-flops each other, so that, despite twice the number of switching operations in relation to the operation example of FIG. 2, a further reduction in the amplitude of the interference is recorded, wherein the frequency re- the clock frequency corresponds.

Im Vergleich dazu zeigt Fig. 4 Signalverläufe bei einer herkömmlichen binären Frequenzteilerschaltung. In comparison, Fig. 4 shows waveforms of a conventional binary frequency divider circuit. In Fig. 4a) ist das in seiner Frequenz zu teilende Taktsignal IN dar gestellt, welches in den einzelnen Stufen der Frequenz teilerschaltung um jeweils den Faktor 2 in der Frequenz geteilt wird, so daß nacheinander die in Fig. 4b) bis e) wiedergegebenen Signale N1 bis N3 und schließlich das Ausgangssignal OUT entstehen. In Fig. 4a) which is to be divided in its frequency clock signal IN is provided, which divider circuit in the individual stages of the frequency in each case a factor of 2 is divided in frequency, so that one after the other to e) shown in Fig. 4b) signals N1 to N3 and finally the output signal OUT produced. In dieser Schaltungsanord nung treten die Umschaltvorgänge der Flipflops sehr ungleichmäßig verteilt auf. In this Schaltungsanord planning the switchover of flip-flops occur very uneven. So werden zum Zeitpunkt t0 alle Stufen umgeschaltet, entsprechend treten in den Kurvenverläufen von Fig. 4b) bis e) Signalsprünge auf. Thus all stages are switched at the time t0, corresponding to occur in the curves of Fig. 4b) to e) signal jumps. Zum Zeitpunkt t1, der nächsten Schaltflanke des Signals IN, schaltet nur die das Signal N1 abgebende Stufe. At time t1, the next switching edge of the signal IN, the signal on only the N1-releasing step. Zum Zeit punkt t2 treten entsprechend zwei Umschaltvorgänge auf, zum Zeitpunkt t3 einer, zum Zeitpunkt t4 drei Umschaltvor gänge usw. Eine Häufung der Umschaltvorgänge erkennt man zu den Zeitpunkten t8 und t16. For time point t2 two switching operations occur according to, at the time t3 a, at the time t4 three Umschaltvor transitions, etc. An accumulation of switching operations can be seen at the times t8 and t16. Entsprechend weist die additive Überlagerung der durch diese Schaltung erzeugten Störsignale Komponenten bei unterschiedlichen, vor allem auch bei niedrigen Frequenzen auf. Accordingly, the additive superposition of the noise components generated by this circuit at different, in particular also at low frequencies. Diese verursachen die eingangs beschriebenen Störungen, die bei der Frequenz teilerschaltung nach der Erfindung behoben sind. These cause the disorders described above, the divider circuit at the frequency are solved according to the invention.

Die erfindungsgemäßen Frequenzteilerschaltungen benötigen zwar eine höhere Anzahl von Flipflops als diejenigen der in Fig. 4 beschriebenen, herkömmlichen Bauart, bei der die Anzahl der benötigten Flipflops dem Zweierlogarithmus des Teilerverhältnisses entspricht. Although the frequency divider circuits according to the invention require a higher number of flip-flops as those of the type described in Fig. 4, conventional, in which the number of required flip-flops corresponding to the logarithm of the divider ratio. Trotzdem ergibt sich für nicht zu große Teilerverhältnisse ein geringer Schaltungs aufwand, da die verwendeten Flipflops sehr einfach gestal tet werden können. Nevertheless, a small circuit resulting expense for not too great divider ratios, as the flip-flops can be used decor with dark tet very simple. Bei einer Integration auf einer auf einem Halbleiterkörper lassen sich sehr regelmäßige und problemlos aneinanderreihbare Leiterbahnstrukturen ver wirklichen. When integrated on a on a semiconductor body very regular and easily aneinanderreihbare interconnect structures ver real leave. Dies gilt auch im Hinblick auf noch zu beschreibende Logikschaltungen, in denen die Ausgangs signale der Flipflops bzw. einer ausgewählten Anzahl n der Flipflops zur Beeinflussung des Eingangssignals für das erste Flipflop der Kettenschaltung miteinander verknüpft werden, um für alle Flipflops aus einem beliebigen Betriebszustand heraus exakt und fehlerfrei die gewünschte Betriebsweise zu erhalten. This is also true with regard to to be described logic circuits in which the output signals are linked together and to the flip-flop or a selected number n of flip-flops for influencing the input signal for the first flip-flop of the chain circuit by exactly for all flip-flops from any operational state out and error-free to obtain the desired operation. In der Praxis hat sich gezeigt, daß für Teilerverhältnisse von etwa 16 bis 20 bei Frequenzteilerschaltungen mit invertierender Rückkopplung und bei Teilerverhältnissen von etwa 8 bis 10 bei Frequenzteilerschaltungen mit nicht-invertierender Rück kopplung der Schaltungsaufwand und der Flächenbedarf auf einem Halbleiterkörper nicht höher ist als für die genannten, herkömmlichen Schaltungsanordnungen. In practice it has been found that for divider ratios of about 16 to 20 at frequency divider circuits with inverting feedback and divider ratios of about 8 to 10 in frequency divider circuits with non-inverting feedback, the circuit complexity and the area required on a semiconductor body is not higher than for the -mentioned conventional circuit arrangements. Hinzu kommt als Vorteil aber die extrem störungsarme Betriebs weise sowie die erwähnte, einfache Gestaltung. Added to this is an advantage but the extremely low-noise operation as well as the aforementioned, simple design.

Einige Beispiele für Frequenzteilerschaltungen der erfindungsgemäßen Art, die mit einer Logikschaltung ausge rüstet sind, durch die unerlaubte Schaltzustände der Flipflops im Betrieb korrigiert und ein sicherer Anlauf bei Inbetriebnahme gewährleistet werden, finden sich in den Fig. 5, 7, 9, 11 sowie 13 bis 18. In Fig. 5 ist eine Frequenzteilerschaltung mit zwei D-Flipflops 21 , 22 darge stellt, die z. Some examples of frequency divider circuits of the type according to the invention which have been equipped with a logic circuit is corrected by the unauthorized switching states of the flip-flops in operation and a safe start can be ensured during the commissioning, are shown in Figs. 5, 7, 9, 11 and 13 to 18. In Fig. 5 is a frequency dividing circuit with two D flip-flops 21, 22 Darge provides that z. B. den D-Flipflops 11 , 12 der Fig. 1 ent sprechen. Speak as the D flip-flops 11, 12 of Fig. 1 ent. Im übrigen sind hier wie auch in den weiteren Figuren identische bzw. einander entsprechende Teile mit übereinstimmenden Bezugszeichen versehen. Incidentally, identical or mutually corresponding parts are provided with corresponding reference numerals here as in the other figures.

Die Frequenzteilerschaltung nach Fig. 5 umfaßt weiterhin eine Logikschaltung 20 , der an Eingängen A, B die Aus gangssignale der Flipflops 21 , 22 zugeleitet werden. The frequency divider circuit of Fig. 5 further comprises a logic circuit 20, are supplied to the 22 to inputs A, B from the output signals of the flip-flop 21. Die Logikschaltung 20 erfüllt zum einen die Aufgabe, für die Kettenschaltung aus den Flipflops 21 , 22 eine inver tierende Rückkopplung vom Ausgang Q2 des zweiten Flipflops 22 auf den Eingang D1 des ersten Flipflops 21 zu bilden. The logic circuit 20 performs the task of forming the chain circuit of the flip-flops 21, 22 an inver animal end feedback from the output Q2 of the second flip-flop 22 to the input D1 of the first flip-flop 21 on the one hand. Dies ist durch ein Negationssymbol am Ausgang Y der Logikschaltung 20 angedeutet. This is indicated by a negation symbol at the output Y of the logic circuit 20th

Zum zweiten hat die Logikschaltung 20 die Funktion, aus einer Verknüpfung der Signale an ihren Eingängen A, B das Ausgangssignal am Ausgang Y derart zu bilden, daß ein sicheres Anlaufen der Frequenzteilerschaltung bei Inbetriebnahme und eine zuverlässige Korrektur unzu lässiger Schaltzustände der Flipflops 21 , 22 im Betrieb gewährleistet sind. Secondly, the logic circuit 20 has the function of a combination of the signals to form B, the output signal at output Y such that a secure start-up of the frequency divider circuit at start-up and a reliable correction Unzu permeable switching states of the flip-flops 21, 22 in at its inputs A, operation are ensured. Dazu werden die Signale an den Eingängen A, B der Logikschaltung 20 gemäß einer Äqui valenzfunktion miteinander verknüpft, deren Resultat wiederum über eine Antivalenzfunktion mit dem Ausgangs signal Q1 des ersten Flipflops 21 , dh mit dem Signal am Eingang A der Logikschaltung 20 , kombiniert wird. For this, the signals at the inputs A, B of the logic circuit 20 according to an equi valenzfunktion are linked together, the result is again signal via an exclusive OR function with the output Q1 of the first flip-flop 21, that is, combined with the signal at the input A of the logic circuit 20th Anders ausgedrückt ergibt sich das Signal am Ausgang Y als Inverses von Q1, wenn Q1 und Q2, dh die Signale an den Eingängen A, B, übereinstimmen; In other words, the signal at output Y as follows inverse of Q1 when Q1 and Q2, that is, the signals at the inputs A, B match; im anderen Fall stimmt das Signal am Ausgang Y mit dem Signal am Eingang A, dh Q1, überein. in the other case, the signal at output Y is consistent with the signal at input A, that is, Q1, match. Dieselbe Funktion ergibt sich auch, wenn bei übereinstimmenden Signalen an den Eingängen A, B das Signal am Ausgang Y den inversen Wert des Signals am Eingang B, dh das Inverse von Q2, annimmt. The same function is obtained even if, in the matching signals at the inputs A, B, the signal at output Y is the inverse of the signal at input B, ie the inverse of Q2 assumes.

Die Frequenzteilerschaltung nach Fig. 5 verwirklicht ein Teilerverhältnis von 4, dh das Signal am Ausgang 23 der Frequenzteilerschaltung nach Fig. 5 weist eine um den Faktor 4 gegenüber der Frequenz des Taktsignals CL ver ringerte Frequenz auf. The frequency divider circuit of Fig. 5 realizes a division ratio of 4, ie, the signal at the output 23 of the frequency divider circuit shown in FIG. 5, by a factor of 4 relative to the frequency of the clock signal CL ver ringerte frequency. Fig. 6 zeigt die entsprechenden zeitlichen Verläufe der Signale in Fig. 5. Dabei ist in der Teilfig. Fig. 6 shows the respective waveforms of the signals in Fig. 5. It is in the Teilfig. a) das gemeinsame Taktsignal CL, in Teil fig. a) the common clock signal CL, in part fig. b) das Signal am Eingang D1 des ersten Flipflops 21 entsprechend dem Signal am Ausgang Y der Logik schaltung 20 , in Teilfig. b) the signal at the input D1 of the first flipflop 21 corresponding to the signal at the output Y of the logic circuit 20, in Teilfig. c) das Signal am Ausgang Q1 des ersten Flipflops 21 entsprechend dem Signal am Eingang A der Logikschaltung 20 und in Teilfig. c) the signal at the output Q1 of the first flip-flop 21 according to the signal at input A of logic circuit 20 and in Teilfig. d) das Signal am Ausgang Q2 des zweiten Flipflops 22 entsprechend dem Signal am Eingang B der Logikschaltung 20 bzw. am Ausgang 23 der Frequenzteilerschaltung dargestellt. d) the signal at the output Q2 of the second flip-flop 22 according to the signal at the input B of the logic circuit 20 and the output 23 of the frequency divider circuit shown.

Fig. 7 zeigt ein weiteres Beispiel für eine Frequenz teilerschaltung gemäß der Erfindung mit einer Ketten schaltung aus drei D-Flipflops 31 , 32 , 33 , die den Flipflops 11 , 12 , 13 der Fig. 1 entsprechen, sowie einer Logikschaltung 30 mit drei Eingängen A, B, C, die wiederum eine invertierende Rückkopplung vom Ausgang Q3 des dritten Flipflops 33 zum Eingang D1 des ersten Flipflops 31 bewirkt. Fig. 7 shows another example of a frequency divider circuit according to the invention with a chain connection of three D flip-flops 31, 32, 33, which correspond to the flip-flops 11, 12, 13 of FIG. 1, and a logic circuit 30 having three inputs a, B, C, which in turn causes an inverting feedback from the output Q3 of the third flip-flop 33 to the input D1 of the first flipflop 31st Durch die Frequenzteilerschaltung gemäß Fig. 7 wird ein Teilerverhältnis von 6 erzeugt. By the frequency divider circuit shown in FIG. 7, a dividing ratio of 6 is generated. In der Logik schaltung 30 werden die Signale an den Eingängen A, B, C wieder gemäß einer Äquivalenzfunktion verknüpft, deren Resultat über eine Antivalenzfunktion mit dem Signal am Eingang A verknüpft wird. In the logic circuit 30, the signals at the inputs A, B, C are combined again in accordance with an equivalence function, the result of which is linked via an exclusive OR function with the signal at the input A. In einer Abwandlung kann die Verknüpfung gemäß der Antivalenzfunktion auch mit dem Signal am Eingang C erfolgen. In a modification, the linkage according to the exclusive OR function with the signal at input C can be performed.

Die Signalverläufe der Schaltungsanordnung nach Fig. 7 sind in Fig. 8 unter Verwendung der erläuterten Bezugs zeichen dargestellt. The waveforms of the circuit of Fig. 7 are shown sign using the reference explained in Fig. 8.

Ein drittes Beispiel für eine Frequenzteilerschaltung mit invertierender Rückkopplung ist in Fig. 9 aus vier Flipflops 41 , 42 , 43 , 44 sowie einer Logikschaltung 40 mit vier Eingängen A, B, C, D gebildet. A third example of a frequency divider circuit with an inverting feedback is formed in Fig. 9 of four flip-flops 41, 42, 43, 44 and a logic circuit 40 having four inputs A, B, C, D. Die zugehörigen Signale finden sich in Fig. 10. Die Frequenzteiler schaltung nach Fig. 9 bildet ein Teilerverhältnis von 8; The corresponding signals are shown in Fig 10. The frequency divider circuit of Figure 9 constitutes a dividing ratio of 8..; ein entsprechend gegenüber dem gemeinsamen Taktsignal CL frequenzgeteiltes Signal kann am Ausgang 23 der Frequenz teilerschaltung abgegriffen werden. a corresponding relation to the common clock signal CL frequency divided signal, the frequency divider circuit are tapped at the output of the 23rd In der Logik schaltung 40 werden die Signale an den Eingängen A bis D wieder gemäß einer Äquivalenzfunktion und deren Resultat gemäß einer Antivalenzfunktion mit dem Signal am Eingang A verknüpft. In the logic circuit 40, the signals at the inputs A to D again linked at input A in accordance with an equivalence function and its result according to an exclusive OR function with the signal. Anstelle des Signals am Eingang A kann zur Verknüpfung gemäß der Antivalenzfunktion auch ein Signal von einem der übrigen Eingänge B, C, D, der Logik schaltung 40 herangezogen werden. Instead of the signal at the input A, a signal from one of the remaining inputs B, C, D, the logic circuit can be used to link 40 according to the exclusive OR function.

In Fig. 10 ist zusätzlich zur bestimmungsgemäßen Betriebs weise, in der alle Flipflops 41 bis 44 sich im zu jedem Zeitpunkt korrekten, "erlaubten" Zustand befinden, zu Beginn der Signalverläufe eine Abweichung von diesem Betriebszustand dargestellt. In Fig. 10 condition in addition to the normal operation mode in which all flip-flops 41 to 44 is "permitted" in the correct at each time point are shown at the beginning of the waveforms of a deviation from this operating condition. Es ist angenommen, daß das vierte Flipflop 44 an seinem Ausgang Q4 zu Beginn des in Fig. 10 dargestellten, zeitlichen Ausschnitts des Betriebs einen unkorrekten Schaltzustand aufweist, so daß am Aus gang Q4 ein hoher anstelle eines niedrigen Signalpegels auftritt. It is assumed that the fourth flip-flop 44 has at its output Q4 at the beginning of the section of the operation shown in Fig. 10, time an incorrect switching state, so that at the transition from a high Q4 occurs instead of a low signal level. Dem nun folgenden Korrekturvorgang ist zugrunde gelegt, daß in der Logikschaltung 40 die durch eine Äqui valenzfunktion verknüpften Signale an den Eingängen A bis D über die Antivalenzfunktion mit dem Signal am Eingang A verbunden sind. The now following correction procedure is based on that in the logic circuit 40 which are connected by an equi valenzfunktion combined signals at the inputs A to D via the exclusive OR function with the signal at the input A. Bei diesem Beispiel ist zu erkennen, daß schon nach der ersten Schaltflanke (ansteigende Flanke) im Taktsignal CL alle Flipflops wieder einen korrekten Schaltzustand aufweisen. In this example, it can be seen that after the first switching edge (rising edge) again have a correct switching state of the clock signal CL all flip-flops.

Fig. 11 zeigt ein Ausführungsbeispiel einer Frequenz teilerschaltung mit vier D-Flipflops 51 bis 54 sowie einer eine nicht-invertierende Rückkopplung bildenden Logik schaltung 50 . Fig. 11 shows an embodiment of a frequency divider circuit with four D flip-flops 51 to 54 and a non-inverting feedback forming logic circuit 50. Dabei bilden die ersten drei Flipflops 51 bis 53 eine vom Ausgang Q3 des dritten Flipflops 53 an den Eingang D1 des ersten Flipflops 51 nicht-invertierend rückgekoppelte Kettenschaltung. In this case, 51 form the first three flip-flops to 53 a from the output Q3 of the third flip-flop 53 to the input D1 of the first flipflop 51 non-inverting feedback circuit chain. Entsprechend werden der Logikschaltung 50 an drei Eingängen A, B, C die Signale von den Ausgängen Q1, Q2, Q3 der Flipflops 51 , 52 , 53 zugeleitet. According to the logic circuit 50 are supplied to three inputs A, B, C, the signals from the outputs Q1, Q2, Q3 of the flip-flops 51, 52, 53rd Das Ausgangssignal Y der Logikschaltung 50 wird aus den Signalen an den Eingängen A, B, C nach Maß gabe einer NICHT-ODER-Funktion gebildet, wodurch wieder außer der Rückkopplung auch eine fehlerhafte Schalt zustände der Flipflops 51 bis 53 korrigierende Funktion verwirklicht ist. The output signal Y of the logic circuit 50 will transfer from the signals at inputs A, B, C to measure a NOT-OR function formed, thereby again out of the feedback also a faulty switch 51 states the flip-flops to 53 correcting function is realized. Die Funktion der Logikschaltung 50 zur Bildung des Signals an ihrem Ausgang Y kann auch dadurch beschrieben werden, daß das Signal am Ausgang Y einen hohen Signalpegel annimmt, wenn die Signale an allen Ein gängen A, B, C niedrige Signalpegel aufweisen. The function of the logic circuit 50 to form the signal at its output Y can also be described that the signal at output Y assumes a high signal level when the signals on all A inputs A, B, C have low signal levels. Anderen falls nimmt das Signal am Ausgang Y einen niedrigen Signalpegel ein. Otherwise, the signal at output Y assumes a low signal level.

Fig. 12 erläutert diese Funktionsweise anhand der Teilfigur a) bis e). Fig. 12 this mode of operation explained with reference to partial figure a) to e). Durch die Kettenschaltung aus den Flipflops bis 53 wird zyklisch ein Impuls hohen Signalpegels mit einer Dauer einer Periode des Taktsignals CL "hindurch geschoben". By the chain circuit of the flip-flop 53 to a pulse of high signal level having a duration of one period of the clock signal CL is "pushed through" periodically. Im linken Teil des Diagramms der Fig. 12 ist für die Frequenzteilerschaltung nach Fig. 11 beispielhaft ein Ausgleichsvorgang für einen unkorrekten Schaltzustand des dritten Flipflops 53 dargestellt, dessen Ausgang Q3 zu Beginn der in Fig. 12 dargestellten Zeitverläufe anstelle eines niedrigen Signalpegels einen hohen Signalpegel auf weist, vgl. In the left part of the diagram of Fig. 12 11 is of the frequency divider circuit of Fig. Exemplified an equalization process for an incorrect switching state of the third flip-flop 53, the output of Q3 at the start of a time chart shown in Fig. 12 instead of a low signal level of a high signal level on has, see. Fig. 12e). FIG. 12e). Dieser Fehler wird jedoch am dritten Flipflop 53 bereits an der ersten, dargestellten Schaltflanke des Taktsignals CL ausgeglichen, so daß im folgenden korrekte Verläufe der Signale an den Aus gängen Q1 bis Q3 erscheinen. This error is compensated on the third flip-flop 53 already at the first, illustrated switching edge of the clock signal CL, so that in the following correct forms of signal transitions to the off appear Q1 to Q3.

Die Frequenzteilerschaltung nach Fig. 11 enthält weiterhin ein viertes Flipflop 54 , welches für die Verwirklichung des Teilerverhältnisses der Frequenzteilerschaltung keine Bedeutung hat, da sein Ausgang Q4 nicht an den Eingang D1 des ersten Flipflops 51 der Kettenschaltung rückgekoppelt ist. The frequency divider circuit of Fig. 11 further includes a fourth flip-flop 54, which has no importance for the achievement of the divider ratio of the frequency divider circuit, since its output Q4 is not fed back to the input D1 of the first flip-flop 51 of the derailleur. Das vierte Flipflop 54 , das sich im übrigen in gleicher Weise an die Kettenschaltung aus den ersten bis dritten Flipflops 51 bis 53 anschließt, wie diese selbst in die Kettenschaltung eingebunden sind, dient im wesent lichen der Reduzierung der Störungen durch die Umschalt vorgänge in den Flipflops der Kettenschaltung. The fourth flip-flop 54, which joins the rest in the same way to the chain circuit of the first to third flip-flops 51 to 53, such as these are involved even in the chain circuit serves Wesent union of reducing the interference caused by the switching operations in the flip-flops the derailleur. Aus Fig. 12c) bis f), mittlerer und rechter Teil des Diagramms, ist erkennbar, daß jeder abfallenden Flanke des durch die Kettenschaltung wandernden Impulses mit hohem Signalpegel eine ansteigende Signalflanke des in der Kettenschaltung nachfolgenden Flipflops zugeordnet werden kann, so daß stets zwei einander komplementäre Schaltvor gänge auftreten, deren Störungseinflüsse sich wenigstens teilweise kompensieren. From Fig. 12c) to f), middle and right part of the diagram, it is seen that each falling edge of the migrating through the derailleur pulse, a rising signal flank of the following in the chain circuit flip-flops can be associated with a high signal level, so that always two mutually complementary Schaltvor transitions occur, the disturbance effects are compensated at least partially. Ohne das vierte Flipflop 54 würde nun aber diese Kompensation bei der abfallenden Schalt flanke des Signals am Ausgang Q3 und auch bei der ansteigenden Signalflanke des Signals am Ausgang Q1 nicht stattfinden können, wodurch die Möglichkeit nieder frequenter Störungen gegeben ist. Without the fourth flip-flop 54 but this compensation would now be at the falling switching edge of the signal at the output Q3 and can not take place at the rising edge of the signal at the output Q1, which provides the possibility of down frequenter disorders. Um auch diese an sich geringfügige Störquelle auszuschalten, werden durch das vierte Flipflop 54 zwei weitere Schaltflanken zur Kompensation erzeugt. To turn off these minor se interference source, two switching edges are generated for compensation through the fourth flip-flop 54th

Auch bei den vorstehend beschriebenen Ausführungsbei spielen mit einer Logikschaltung, die eine invertierende Rückkopplung bilden (Logikschaltungen 20 , 30 , 40 ), tritt eine gleichmäßige Verteilung der Schaltflanken auf. Also in the above-described Ausführungsbei play with a logic circuit constituting an inverting feedback (logic circuits 20, 30, 40), there occurs a uniform distribution of the switching edges. Zwar kompensieren sich bei dieser Bauform nicht jeweils zwei Schaltvorgänge, jedoch tritt an jeder Schaltflanke des Taktsignals CL lediglich eine Schaltflanke auf, so daß lediglich ein Störsignal geringer Amplitude und hoher Frequenz in der bereits beschriebenen Art entstehen kann, welches auf die zu verarbeitenden Nutzsignale nicht störend einwirkt; Although compensate With this construction, not in each case two switching operations, but occurs at each switching edge of the clock signal CL only one switching edge, so that merely an interference signal of low amplitude and high frequency may result in the already described type, which does not interfere with the processed payloads acts; vgl. see. dazu Fig. 6c) und d), Fig. 8c) bis e) und Fig. 10c) bis f). to Fig. 6c) and d), Fig. 8c) to e) and FIG. 10c) to f).

Drei weitere Ausführungsbeispiele für Frequenzteilerschal tungen mit einer eine nicht-invertierende Rückkopplung bildenden Logikschaltung sind in den Fig. 13 bis 15 wiedergegeben. Three other exemplary embodiments of the frequency divider with a scarf obligations a non-inverting feedback forming logic circuit 13 to 15 are shown in Figs.. Die Frequenzteilerschaltung nach Fig. 13 enthält eine Kettenschaltung aus fünf Flipflops 61 bis 65 , von denen die ersten vier über eine Logikschaltung 60 auf den Eingang des ersten Flipflops 61 rückgekoppelt sind. The frequency divider circuit of Fig. 13 includes a chain circuit composed of five flip-flops 61 to 65, of which the first four are fed back via a logic circuit 60 to the input of the first flip-flop 61st Die Darstellung der Bezugszeichen der Flipflops 61 bis 65 ist aus zeichnerischen Gründen vereinfacht. The representation of the reference numerals of the flip-flops 61 to 65 is simplified for illustrative reasons. Das Signal am Ausgang 23 der Frequenzteilerschaltung wird durch das Signal des Ausgangs Q5 des fünften Flipflops 65 in Fig. 13, durch das Signal am Ausgang Q6 des sechsten Flipflops 76 in Fig. 14 und durch das Signal am Ausgang Q7 des siebten Flipflops 87 in Fig. 15 gebildet. The signal at the output 23 of the frequency divider circuit is constituted by the signal of the output Q5 of the fifth flip-flop 65 in Fig. 13, by the signal at the output Q6 of the sixth flip-flop 76 in Fig. 14 and by the signal at the output Q7 of the seventh flip-flop 87 in FIG . 15 formed. Durch die Frequenzteilerschaltung nach Fig. 13 wird ein Teiler verhältnis von 5, nach Fig. 14 von 6 und nach Fig. 15 von 7 verwirklicht. By the frequency divider circuit of Fig. 13 is a divider ratio of 5, implemented according to Fig. 14 of Figures 6 and to Fig. 15 of 7. Die Logikschaltungen 60 , 70 , 80 bilden mit unterschiedlicher Zahl von Eingängen A bis D bzw. E bzw. F dieselbe logische Verknüpfung wie die Logik schaltung 50 aus Fig. 11, nämlich eine NICHT-ODER-Funktion. The logic circuits 60, 70, 80 form with different numbers of inputs A to D or E and F have the same logical connection as the logic circuit 50 of FIG. 11, namely, a NOT OR function.

Der Vergleich der Fig. 11, 13, 14 und 15 zeigt, daß für unterschiedliche Teilerverhältnisse sehr einfach ent sprechende Frequenzteilerschaltungen nach Art einer Anein anderreihung von Bausteinen erstellt werden können. The comparison of Fig. 11, 13, 14 and 15 shows that very simple ent speaking for different division ratios of frequency divider circuits in the manner of a Anein other ranking can be created by blocks. Dies gilt auch für Frequenzteilerschaltungen mit invertierender Rückkopplung, vgl. This also applies to frequency divider circuits with inverting feedback, see. die Fig. 5, 7 und 9. Bei zunehmendem Teilerverhältnis nimmt jedoch auch der Schaltungsaufwand, insbesondere auch für die Logikschaltung, entsprechend zu. Figs. 5, 7 and 9. With increasing division ratio, however, increases also the circuit complexity, especially for the logic circuit, accordingly.

Zur Beschränkung des Schaltungsaufwandes für die Logik schaltung kann bei den vorstehend beschriebenen Frequenz teilerschaltungen (aber auch bei entsprechend aufgebauten Zählerschaltungen) von einer Auswertung aller Ausgangs signale der Flipflops der Kettenschaltung abgesehen werden. Limiting the circuit complexity of the logic circuit can divider circuits in the above frequency (but also in correspondingly constructed counter circuits) from an analysis of all output signals of the flip-flop of the chain circuit are omitted. Vielmehr wird aus der Gesamtzahl der Flipflops der Kettenschaltung eine Anzahl n von Flipflops ausgewählt, deren Ausgangssignale der Logikschaltung zugeleitet werden, wohingegen die Ausgangssignale der übrigen Flipflops, die nicht zu der ausgewählten Anzahl n gehören, für die Bewerkstelligung der Rückkopplung und der uner laubte Schaltzustände ausgleichenden Funktion unberück sichtigt bleiben. Rather, selected from the flip-flop, the output signals of the logic circuit are supplied, while the output signals of the other flip-flops which do not belong to the selected number n, compensating for accomplishing the feedback and the uner laubte switching states of the total number of the flip-flop of the chain circuit, a number n function remain not taken into consideration.

Ein Beispiel für eine derart aufgebaute Frequenzteiler schaltung ist in Fig. 16 dargestellt. An example of a thus-constructed frequency divider circuit is shown in Fig. 16. Darin bilden Flipflops 91 bis 96 eine Kettenschaltung, die über eine Logikschaltung 90 vom Ausgang Q6 des sechsten Flipflops 96 auf den Eingang D1 (in Fig. 17 vereinfacht mit D bezeich net) des ersten Flipflops 91 rückgekoppelt ist. In flip-flops 91 to 96 form a chain circuit via a logic circuit 90 from the output Q6 of the sixth flip-flop 96 to the input of D1 (in Fig. 17 with simplified designated D net) of the first flip-flop is fed back 91st Diese Rückkopplung wird von der Logikschaltung 90 vorgenommen; This feedback is performed by the logic circuit 90; ihr wird dazu das Signal vom Ausgang Q6 des sechsten Flipflops 96 , welches außerdem das Ausgangssignal der Frequenzteilerschaltung an deren Ausgang 23 bildet, über einen Eingang C zugeleitet. it is to the signal from the output Q6 of the sixth flip-flop 96, which also forms the output of the frequency divider circuit at the output of 23, supplied via an input C. Zur Verwirklichung der Korrek tur unerlaubter Schaltzustände erhält die Logik schaltung 90 ferner über einen Eingang A das Signal vom Ausgang Q1 des ersten Flipflops 91 und über einen Eingang B das Signal vom Ausgang Q4 des vierten Flipflops 94 . To achieve the corrective structure unauthorized switching states of the logic circuit 90 further receives an input A the signal from the output Q1 of the first flipflop 91 and an input B, the signal from the output Q4 of the fourth flip-flop 94th Zur zeichnerischen Vereinfachung sind auch von den letztgenannten Flipflops die Ausgänge in Fig. 16 nur mit Q bezeichnet. For drawing simplicity, the outputs in Fig. Are also available from the last mentioned flip-flop 16 designates only with Q.

Die Logikschaltung 90 gleicht in ihrem Aufbau der Logik schaltung 30 des Ausführungsbeispiels nach Fig. 7. Trotz der doppelten Anzahl von Flipflops in der Kettenschaltung im Vergleich zu Fig. 7 und damit der Verwirklichung eines demgegenüber verdoppelten Teilerverhältnisses wird also für die Logikschaltung kein erhöhter Schaltungsaufwand benötigt. The logic circuit 90 is similar in structure to the logic circuit 30 of the embodiment of Fig. 7. In spite of twice the number of flip-flops in the chain circuit in comparison with Fig. 7, and thus the realization of a contrast doubled divider ratio so no increased circuit complexity is required for the logic circuit , Dieser Vorteil wird allerdings im Mittel durch eine gegenüber einer Anordnung wie derjenigen nach Fig. 14 mit der dortigen Logikschaltung 70 etwas erhöhte Zeit spanne zum Ausgleichen unerlaubter Schaltzustände erkauft, jedoch ist dieser Nachteil gegenüber dem Vorteil der Schaltungsvereinfachung und damit insbesondere der Platz ersparnis bei einer auf einem Halbleiterkörper integrier ten Schaltung gering. This advantage is, however, in the means by a comparison with an arrangement such as that of FIG. 14 with the local logic circuit 70 somewhat increased time period for compensating unauthorized switching states purchased, but this disadvantage compared to the advantage of the simplification of the circuit and thus in particular to save space at a is on inte a semiconductor body th circuit low.

Im Ausführungsbeispiel nach Fig. 16 ist die ausgewählte Anzahl n der Flipflops gleich 3 bei einer Gesamtanzahl FF der Flipflops von 6. Verallgemeinert wird die ausgewählte Anzahl n größer oder gleich dem um 1 erhöhten auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 ver minderten Gesamtzahl FF der Flipflops gewählt. In the embodiment of Fig. 16, the selected number n of flip-flops equal to 3 for a total FF of the flip-flops of 6. More generally, the selected number n is greater than or equal to about 1 elevated to an integer rounded dual logarithm of the order 1 ver minderten Total FF of flip-flops selected. Diese Bemessungsregel bewirkt, daß zu jeder Kettenschaltung eine für eine funktionstüchtige Korrektur unerlaubter Schalt zustände erforderliche Mindestanzahl von Signalen der Ausgänge der Flipflops ausgewertet wird. This dimensioning rule causes to each derailleur an states for a functional correction unauthorized switching required minimum number of signals of the outputs of the flip-flop is evaluated. Je nachdem, ob eine invertierende oder eine nicht-invertierende Rück kopplung vorgesehen ist, wird durch diese Logikschaltungen wieder die schon beschriebene, logische Verknüpfung einge setzt; Depending on whether an inverting or non-inverting feedback is provided coupling, linking, already described, logical is set by these logic circuits again; die Logikschaltung 90 in Fig. 16 ist für eine invertierende Rückkopplung ausgelegt. the logic circuit 90 in Fig. 16 is designed for an inverting feedback. Für eine sichere Funktionsweise enthält die ausgewählte Anzahl n der Flipflops stets das erste und das letzte Flipflop der Kettenschaltung. For safe operation including the selected number n of flip-flops always the first and the last flip-flop of the derailleur. In Fig. 16 sind dies die mit den Ein gängen A und C verbundenen Flipflops 91 bzw. 96 . In Fig. 16 these are the junctions with the A and C A connected flip-flops 91 and 96, respectively.

Aus der im Anschluß an diese Beschreibung aufgeführten TABELLE ist eine Übersicht über Ausführungsbeispiele von Frequenzteilerschaltungen mit einer Gesamtzahl FF von Flipflops innerhalb der Kettenschaltung zwischen 3 und 17 abgedruckt. From listed in this description in connection TABLE an overview of embodiments of frequency divider circuits with a total number of flip-flops FF is printed inside the derailleur 3 to 17 Diese TABELLE gibt in der zweiten, mit FF bezeichneten Spalte die Gesamtanzahl FF der Flipflops der Kettenschaltung wieder, in der dritten mit n bezeichneten Spalte die zugehörige, ausgewählte Anzahl n der einzelnen, in je einer Zeile der Tabelle abgedruckten Ausführungs beispiele. This table shows in the second, indicated by FF column again the total number of flip-flops FF of the chain circuit in the third column by n the associated, selected number n of the individual, printed in each case one line of Table execution examples. Die aufgeführten Beispiele beinhalten lediglich diejenigen Kombinationen, bei denen die ausgewählte Anzahl n für die jeweils zugehörige Gesamtanzahl FF ein Minimum darstellt und damit der Schaltungsaufwand minimal wird; The examples merely include those combinations in which the selected number n for the associated total number FF is a minimum and therefore the circuit scale becomes minimum; weitere Kombinationen mit zu derselben Gesamtanzahl FF größeren Werten von n sind ebensogut möglich, jedoch nicht explizit wiedergegeben. Other combinations with larger to the same total number FF values ​​of n are equally possible, but not explicitly shown.

In den nachfolgenden Spalten, die mit den Zahlen 1 bis 17 entsprechend dem ersten bis siebzehnten Flipflop der Kettenschaltung gekennzeichnet sind, enthält die TABELLE Informationen darüber, welche der Flipflops der Ketten schaltung mit ihren Ausgängen mit der Logikschaltung verbunden sind. In the subsequent columns that are identified by the numbers 1 to 17 corresponding to the first to seventeenth flip-flop of the chain circuit, the table contains information about which are the flip-flop circuit of the chains with their outputs connected to the logic circuit. Eine Verbindung ist dabei mit "X" symboli siert, nicht angeschlossene Flipflops sind mit einem waagerechten Strich markiert. A compound is Siert with "X" symboli, non-connected flip-flop are marked with a horizontal bar. Die TABELLE bezieht sich bevorzugt auf die Gestaltung von Frequenzteilerschaltungen und zugehörigen Logikschaltungen mit invertierender Rück kopplung. TABLE preferably relates to the design of frequency divider circuits and associated logic circuits coupling with inverting back.

Das Beispiel in der ersten Zeile der TABELLE für eine Gesamtanzahl FF von 3 findet sich in Fig. 7 wieder, und aus dem Ausführungsbeispiel der Fig. 9 gelangt man zu dem Beispiel in der zweiten Zeile der TABELLE für die Gesamt anzahl FF der Flipflops von 4, indem in Fig. 9 das Signal vom Ausgang Q2 des zweiten Flipflops 42 für eine Auswertung in der Logikschaltung unberücksichtigt gelassen und anstelle der Logikschaltung 40 der Fig. 9 die Logik schaltung 30 der Fig. 7 eingesetzt wird, in der dann dem dortigen Eingang B das Signal vom Ausgang Q3 des dritten Flipflops 43 und dem Eingang C das Signal vom Ausgang Q4 des vierten Flipflops 44 zugeleitet wird. The example in the first row of the table, for a total FF of 3 is given in Fig. 7 again, and in the embodiment of FIG. 9 leads to the example in the second row of the table for the total number FF of flip-flops 4 is by left in Fig. 9, the signal from the output Q2 of the second flipflop 42 for an evaluation in the logic circuit ignored and instead of the logic circuit 40 of FIG. 9 circuit, the logic 30 of FIG. 7 is used, in which then the local input B the signal from the output Q3 of the third flip-flop 43 and the input C the signal is supplied from the output Q4 of the fourth flip-flop 44th

Zwei weitere Beispiele aus der TABELLE sind in den Fig. 17 und 18 wiedergegeben. Two other examples from the table are represented 17 and 18 in FIGS.. Fig. 17 zeigt eine Kettenschaltung aus acht Flipflops 101 bis 108 , für die zur Verwirklichung einer invertierenden Rückkopplung wiederum nur eine Logik schaltung 100 mit drei Eingängen A, B und C erforderlich ist. Fig. 17 shows a chain circuit composed of eight flip-flops 101 to 108, for the realization of a feedback inverting again only a logic circuit 100 with three inputs A, B and C is required. Außer dem ersten Flipflop 101 und dem letzten Flipflop 108 der Kettenschaltung wird noch das sechste Flipflop 106 mit seinem Ausgangssignal für die Speisung der Logikschaltung 100 der Fig. 17 herangezogen. In addition to the first flip-flop 101 and the last flip-flop 108 of the derailleur 100 of FIG. 17 is yet used, the sixth flip-flop 106 having its output signal for the power supply of the logic circuit. Dieses Ausführungsbeispiel wird durch die zweite Zeile des Tabellenteils für eine Gesamtanzahl FF von 8 symbolisiert. This embodiment is symbolized by the second line of the table part for a total number of FF. 8 Das Beispiel nach Fig. 18 mit einer aus einer Gesamt anzahl FF von 17 Flipflops 111 bis 119 , 1110 bis 1117 gebildeten Kettenschaltung sowie einer Logikschaltung 110 mit fünf Eingängen A bis E findet sich im letzten Abschnitt der TABELLE in der vorletzten Zeile. The example of Fig. 18 with one of a total number of FF 17 flip-flops 111 to 119, 1110 to 1117 and chain circuit formed of a logic circuit 110 having five inputs A to E can be found in the last section of the table in the penultimate line.

Die in der TABELLE in der ersten, mit "OP" bezeichneten Spalte durch einen Stern hervorgehobenen Zeilen kennzeich nen Frequenzteilerschaltungen mit einer im Mittel besonders kurzen Zeitdauer zur Korrektur unerlaubter Schaltzustände der Flipflops. In the table in the first, labeled "OP" column highlighted by an asterisk lines characterizing NEN frequency divider circuits having a particularly short in the middle period for correcting unauthorized switching states of the flip-flops. Die Zeitspanne, in der ein unerlaubter Schaltzustand korrigiert wird, hängt im all gemeinen von der Art dieses Schaltzustandes ab. The period in which an unauthorized switching condition is corrected depends in all common on the nature of this switching state. Wird aus einer Vielzahl repräsentativer Fälle oder in vorteilhafter Weise aus allen möglichen, fehlerhaften Schaltzuständen der Kettenschaltung der Flipflops ein Mittelwert für die Zeitspanne zur Korrektur der Schaltzustände gebildet, ergibt sich für die durch den Stern hervorgehobenen Zeilen der TABELLE der Minimalwert für alle Kombinationen zu jeweils einer Gesamtzahl FF von Flipflops. Is formed from a plurality of representative cases or formed in an advantageous manner from all possible, faulty switching states of the chain circuit of the flip-flop, an average value for the period of time for the correction of the switching states, the result for the highlighted by the star rows of the table the minimum value for all combinations in each case a total number of flip-flops FF. Das Ausführungsbeispiel nach Fig. 18 stellt einen solchen Fall dar. The embodiment of FIG. 18 illustrates such a case.

Fig. 19 zeigt blockschematisch ein Beispiel für einen Aufbau einer Logikschaltung für invertierende Rück kopplung, wie sie in den Ausführungsbeispielen gemäß den Fig. 5, 7, 9, 16, 17 und 18 Verwendung finden kann. Fig. 19 shows block schematically an example of a configuration of a logic circuit for inverting feedback, as may be found in the embodiments according to FIGS. 5, 7, 9, 16, 17 and 18 use. Die Eingänge A, B, C, D, . The inputs A, B, C, D,. . , . , der Logikschaltung 20 , 30 , 40 , 90 , 100 bzw. 110 werden mit Eingängen eines Äquivalenz gatters 24 verbunden, welches an seinem Ausgang 26 ein Signal abgibt, welches dem Resultat einer Verknüpfung der Signale an den Eingängen A, B, C, D, . the logic circuit 20, 30, 40, 90, 100 and 110 are connected to inputs of an equivalence gate 24, which outputs a signal at its output 26, which is the result of a combination of the signals at the inputs A, B, C, D, , . , . , gemäß einer Äquivalenzfunktion entspricht. corresponds according to an equivalence function. Das Signal vom Ausgang 26 des Äquivalenzgatters 24 wird einem Eingang eines Antivalenzgatters 25 zugeführt, dessen zweitem Eingang das Signal vom Eingang A zugeleitet wird. The signal from the output 26 of the equivalence gate 24 is supplied to an input of a Antivalenzgatters 25, whose second input is the signal supplied from the input A. Die dem Antivalenz gatter 25 zugeführten Signale werden darin gemäß einer Antivalenzfunktion verknüpft und als Ausgangssignal Y der Logikschaltung 20 , 30 , 40 , 90 , 100 bzw. 110 abgegeben. The exclusive OR gate 25 the signals are supplied in accordance with an exclusive OR function linked and issued as an output signal Y of the logic circuit 20, 30, 40, 90, 100 and 110th

Fig. 20 zeigt als Ausführungsbeispiel für eine Logik schaltung 50 , 60 , 70 bzw. 80 ein NICHT-ODER-Gatter 55 , durch welches die Eingänge A, B, C, D, . Fig. 20 shows an exemplary example of a logic circuit 50, 60, 70 and 80, a NOR gate 55, by which the inputs A, B, C, D,. . , . , dieser Logik schaltungen im Sinne einer Korrektur unerlaubter Schalt zustände und einer nicht-invertierenden Rückkopplung zum Ausgangssignal am Ausgang Y dieser Logikschaltungen verknüpft werden. this logic circuits states in the sense of unauthorized correction circuit and a non-inverting feedback to the output signal at output Y of logic circuits are combined.

Fig. 21 zeigt als Beispiel für den detaillierten Aufbau einer Logikschaltung eine Anordnung in sogenannter dyna mischer CMOS-Technik mit drei Eingängen A, B und C für eine nicht-invertierende Rückkopplung. Fig. 21 shows an example of the detailed configuration of a logic circuit in an arrangement of so-called mixer dyna CMOS technology with three inputs A, B and C for a non-inverting feedback. Beispielsweise kann die Logikschaltung 50 nach Fig. 11 oder das NICHT-ODER-Gatter 55 gemäß Fig. 20 in der Art der Fig. 21 aufgebaut sein. For example, the logic circuit 50 may be constructed according to FIG. 11 or the NOR gate 55 shown in FIG. 20 in the type of Fig. 21. Die Logikschaltung nach Fig. 21 weist als Lade transistor 120 einen P-Kanal-Transistor auf, dessen Sourceanschluß mit dem positiven Pol 121 einer nicht dar gestellten Speisespannungsklemme verbunden ist. The logic circuit of Fig. 21 has a charging transistor 120 to a P-channel transistor whose source is connected to the positive pole 121 of a supply-voltage terminal is not provided. Der Drain anschluß des Ladetransistors 120 ist mit einem den Ausgang Y der Logikschaltung nach Fig. 21 bildenden Schaltungspunkt verbunden. The drain terminal of the charging transistor 120 is connected to a Y output of the logic circuit of FIG. 21 forming node. Der Gateanschluß des Lade transistors 120 ist mit einem Arbeitstakteingang 122 verbunden, dem ein Arbeitstakt CLV zugeführt wird. The gate terminal of the charging transistor 120 is connected to a working clock input 122, which a working clock CLV is supplied.

Von dem den Ausgang Y bildenden Schaltungspunkt sind drei Strompfade an Masse 123 gelegt, die mit je einem der Eingänge A, B bzw. C korrespondieren. From the output node Y forming three current paths are connected to ground 123, which correspond to each one of the inputs A, B and C respectively. Jeder dieser Strom pfade besteht aus zwei bezüglich ihrer Drain-Source-Strecken in Reihe geschalteten N-Kanal-Transistoren, von denen je einer einen Freigabetransistor 124 , 125 bzw. 126 und der zweite einen dem entsprechenden Eingang A, B bzw. C zugeordneten Entladetransistor 127 , 128 bzw. 129 bildet. Each of these current paths consists of two with respect to their drain-source paths connected in series N-channel transistors, each one of which an enable transistor 124, 125 and 126, and the second one to the corresponding input A, B and C respectively associated discharge transistor 127, 128 and 129 forms. Die Drainanschlüsse der Freigabetransistoren 124 , 125 , 126 sind mit dem Ausgang Y, die Sourceanschlüsse dieser Tran sistoren jeweils mit dem Drainanschluß des zugehörigen Entladetransistors 127 , 128 bzw. 129 und deren Source anschlüsse gemeinsam mit Masse verbunden. The drain terminals of enable transistors 124, 125, 126 are connected to the output Y, the source terminals of these Tran sistoren each commonly connected to ground with the drain of the associated discharge transistor 127, 128 and 129, respectively, and their source terminals. Die Gate anschlüsse der Freigabetransistoren 124 , 125 bzw. 126 sind gemeinsam mit dem Arbeitstakteingang 122 , die Gate anschlüsse der Entladetransistoren 127 , 128 bzw. 129 je mit dem zugehörigen Eingang A, B bzw. C verbunden. The gate terminals of enable transistors 124, 125 and 126 are common with the working clock input 122, the gate terminals of the discharge transistors 127, 128 and 129 each connected to the associated input A, B and C respectively. Parallel zu diesen drei Strompfaden ist zwischen dem Ausgang Y und Masse ein Kondensator 130 angeordnet. In parallel to these three current paths, a capacitor 130 is disposed between the output Y and ground.

Fig. 22 zeigt anhand einiger beispielhafter Signalverläufe für den Arbeitstakt CLV, der vorzugsweise aus dem Takt signal CL abgeleitet sein kann, den Signalen an den Ein gängen A, B und C sowie dem Ausgang Y die Funktionsweise der Logikschaltung nach Fig. 21. Der Arbeitstakt CLV besteht aus einer Folge von kurzen Rechteckimpulsen niedrigen Signalpegels, zwischen denen ein hoher Signal pegel vorliegt. Fig. 22 shows with reference to some exemplary waveforms of the working cycle CLV, which may preferably be derived from the clock signal CL, the signal transitions at the An A, B and C and the output Y, the operation of the logic circuit of Fig. 21. The work cycle CLV is a sequence of short rectangular pulses low signal level, between which a high level signal is present. In den Zeitintervallen hohen Signalpegels sperrt der Arbeitstakt CLV den Ladetransistor 120 , dagegen sind die Freigabetransistoren 124 , 125 , 126 leitend geschaltet. In the time intervals of the high signal level operation clock CLV locks the load transistor 120, while the enable transistors 124, 125, 126 are connected conductively. Während der Impulse niedrigen Signalpegels leitet der Ladetransistor 120 , die Freigabetransistoren 124 , 125 , 126 sind gesperrt. During the low pulses the signal level of the charge transistor 120, enabling transistors 124, 125, 126 are locked passes. Somit wird der Konden sator 130 nur während der Impulse niedrigen Signalpegels des Arbeitstaktes CLV aus dem positiven Pol 121 der Speisespannungsquelle aufgeladen. Thus, the condensate is charged sator 130 low only during the pulses the signal level of the working cycle CLV from the positive pole 121 of the supply voltage source.

Solange an allen Eingängen A, B und C ein niedriger Signalpegel anliegt, sind alle Entladetransistoren 127 , 128 , 129 gesperrt. As long as all inputs A, B and C present a low signal level, all discharge transistors 127, 128, 129 are disabled. Der Kondensator 130 kann nicht entladen werden, am Ausgang Y liegt konstant ein hoher Signalpegel an. The capacitor 130 can not be discharged at the output Y is constant at a high signal level.

Wird wenigstens an einen der Eingänge A, B, C ein hoher Signalpegel angelegt, wird über den korrespondierenden Strompfad während der Zeitintervalle hohen Signalpegels des Arbeitstaktes CLV eine Entlademöglichkeit für den Kondensator 130 geschaffen. Is at least at one of the inputs A, B, C applied a high signal level, a discharge facility for the capacitor 130 is provided via the corresponding current path during the time intervals high signal level of the working cycle CLV. In diesen Zeitintervallen tritt dann am Ausgang Y ein niedriger Signalpegel auf. In these time intervals, a low signal level then appears at the Y output. In Fig. 22 ist dies aus dem Signalverlauf für den Ausgang Y entnehmbar. In Fig. 22 it can be seen from the waveform for the output Y.

Die Logikschaltung nach Fig. 21 ist durch ihren modularen Aufbau leicht für eine beliebig vorgebbare Anzahl von Eingängen A, B, C, usw. auslegbar. The logic circuit of Fig. 21 is readily adaptable by its modular design for an arbitrarily predefinable number of inputs A, B, C, and so on.

Zur Verwirklichung größerer Teilerverhältnisse wird ein niedriger Schaltungsaufwand dadurch erzielt, daß wenigstens zwei Frequenzteilerschaltungen der vorstehend beschriebenen Art miteinander in Kaskade angeordnet sind. In order to achieve greater divider ratios a low circuit complexity is achieved in that at least two frequency dividing circuits of the type described above are arranged together in cascade.

Eine derartige Anordnung zeigt Fig. 23. Darin sind zwei Frequenzteilerschaltungen 131 , 132 der vorstehend beschriebenen Art vereinfacht als Blöcke mit den Taktein gängen T der darin enthaltenen Kettenschaltungen von Flipflops sowie den Ausgängen Q1 der jeweils ersten Flipflops der Kettenschaltungen und den Ausgängen Qn der jeweils letzten Flipflops der Kettenschaltungen darge stellt. Such an arrangement is shown in FIG. 23. It includes two frequency divider circuits 131, 132 of the type described above simply as blocks with the clock input transitions T of the chain circuits of flip-flops contained therein, and the outputs Q1 of the respective first flip-flop of the chain circuits and the outputs Qn of the last Flip Flops derailleurs Darge provides. Die Kaskadenschaltung der beiden Frequenzteiler schaltungen 131 , 132 wird dadurch erhalten, daß aus der ersten Frequenzteilerschaltung 131 durch logische Verknüpfung der Signale vom Ausgang Q1 des ersten Flipflops und vom Ausgang Qn des letzten Flipflops in einem UND-Gatter 133 ein Taktsignal abgeleitet wird, das dem Takteingang T der nachfolgenden Frequenzteiler schaltung 132 zugeleitet wird. The cascade circuit of the two frequency divider circuits 131, 132 is obtained by a clock signal from the first frequency divider circuit 131 by logically combining the signals from the output Q1 of the first flip-flop and by the output Qn of the last flip-flop in an AND gate 133 is derived that the clock input T of the subsequent frequency dividing circuit is supplied to the 132nd Während dem Takteingang T der ersten Frequenzteilerschaltung 131 das Taktsignal CL, dessen Frequenz geteilt werden soll, zugeführt wird, wird durch Verknüpfung der Signale von den Ausgängen Q1 und Qn des ersten bzw. letzten Flipflops der Frequenzteiler schaltung 132 in einem UND-Gatter 134 das erwünschte, frequenzgeteilte Signal erhalten und über einen Ausgang 135 der Kaskadenschaltung abgegeben. While the clock input T of the first frequency divider circuit, the clock signal CL, is to be divided its frequency, is fed to 131 will circuit by linking the signals from the outputs Q1 and Qn of the first and last flip-flop of the frequency divider 132 in an AND gate 134, the desired obtained frequency-divided signal and output via an output 135 of the cascade.

Fig. 24 zeigt eine andere Möglichkeit zur Erzielung höherer Teilerverhältnisse mit geringem Schaltungsaufwand. Fig. 24 shows another possibility to achieve higher divider ratios with a low circuit complexity. In diesem Beispiel sind drei Frequenzteilerschaltungen 141 , 142 , 143 mit ihren Takteingängen T gemeinsam an einen das in seiner Frequenz zu teilende Taktsignal CL führenden Anschluß gelegt. In this example, three frequency divider circuits 141, 142, 143, together with their clock inputs T leading to a the material to be divided in its frequency clock signal CL terminal are laid. Die Ausgänge Qn des jeweils letzten Flipflops der Kettenschaltungen der Frequenzteiler schaltungen 141 , 142 , 143 sind Eingängen eines UND-Gatters 140 zugeführt. The outputs Qn of the respective last flip-flop of the chain circuits of the frequency divider circuits 141, 142, 143 inputs of an AND gate 140 are supplied. Dieses bildet daraus gemäß einer UND-Ver knüpfung das erwünschte, frequenzgeteilte Ausgangs signal und gibt dieses an einem Ausgang 144 ab. This makes therefrom in accordance with an AND Ver the desired linkage, frequency-divided output signal and outputs it at an output 144th Die Schaltungsanordnung nach Fig. 24 arbeitet nach dem Prinzip des kleinsten, gemeinsamen Vielfachen der Teilerverhält nisse der einzelnen Frequenzteilerschaltungen 141 , 142 , 143 . The circuit of Fig. 24 operates on the principle of the smallest common multiple of the divider behaves nit of each frequency divider circuits 141, 142, 143. Wie bei der Schaltungsanordnung nach Fig. 23 ergibt sich das resultierende Teilerverhältnis somit aus dem Produkt der Teilerverhältnisse der einzelnen Frequenz teilerschaltungen. As with the circuit of Fig. 23, the resulting division ratio thus results from the product of the divider ratios of each frequency divider circuits. Dabei ist jedoch darauf zu achten, daß die Teilerverhältnisse der einzelnen Frequenzteiler schaltungen keine gemeinsamen Primfaktoren aufweisen, da sonst instabile Betriebszustände auftreten können. However, it is important to ensure that the divider ratios of each frequency divider circuits have no common prime factors, as otherwise unstable operating conditions occur.

Die gemäß Fig. 24 nach dem Prinzip des kleinsten, gemein samen Vielfachen aufgebauten Teilerschaltungen sind bezüglich der angestrebten Störfreiheit leichter hand habbar, da alle darin aufgenommenen Frequenzteiler schaltungen mit demselben Taktsignal betrieben und damit mit derselben Frequenz geschaltet werden. The constructed in accordance with FIG. 24, according to the principle of the smallest common multiple of seed divider circuits with respect to the desired freedom from interference Habbar easier to handle, since all frequency divider received therein circuits operated with the same clock signal and are thus connected with the same frequency. Demgegenüber wird bei den kaskadierten Teilerschaltungen gemäß Fig. 23 die jeweils nachfolgende Frequenzteilerschaltung mit einer entsprechend niedrigeren Frequenz getaktet. In contrast, clocked at the cascaded divider circuits shown in FIG. 23 each subsequent frequency divider circuit with a correspondingly lower frequency. Durch störarme oder möglichst störfreie Auslegung der einzelnen Frequenz teilerschaltungen muß dann gewährleistet werden, daß sich nicht zu bestimmten Zeitpunkten Umschaltvorgänge aus den einzelnen Frequenzteilerschaltungen häufen. must then be ensured divider circuits by low interference or noise-free as possible interpretation of the individual frequency, that is not at certain points in time switching operations of the individual frequency divider circuits accumulate. Eine kaska dierte Anordnung gemäß Fig. 23 bietet aber eine eine größere Flexibilität in der Auswahl der zu verwirk lichenden Teilerverhältnisse. But a kaska ied arrangement of FIG. 23 provides a greater flexibility in the selection of the verwirk lichenden divider ratios.

In Abwandlung der Schaltungsanordnung nach Fig. 23 kann man bei mit nicht-invertierender Rückkopplung ausgeführten Frequenzteilerschaltungen 131 bzw. 132 auf die UND-Gatter 133 bzw. 134 verzichten und statt dessen das Signal vom Ausgang Qn oder auch vom Ausgang jedes anderen Flipflops der zugehörigen Kettenschaltung unmittelbar dem Takteingang der nachfolgenden Frequenzteilerschaltung oder dem Ausgang 135 der Kaskadenschaltung zuleiten. In a modification of the circuit of Fig. 23 can be dispensed with 131 and 132 to the AND gates 133 and 134 and instead, the signal from the output Qn or from the output of each of the other flip-flops of the corresponding chain circuit with non-inverting feedback executed frequency divider circuits directly forward to the clock input of the subsequent frequency dividing circuit or the output 135 of the cascade.

Die Bauformen der Kaskadierung und nach dem Prinzip des kleinsten, gemeinsamen Vielfachen können auch kombiniert werden derart, daß anstelle einer der Schaltungen 131 , 132 eine Anordnung nach dem kleinsten, gemeinsamen Vielfachen eingesetzt oder umgekehrt anstelle der Schaltungen 141 , 142 oder 143 eine Kaskade verwendet wird. The designs of the cascading and according to the principle of the smallest common multiple can also be combined in such a way that an arrangement according to the smallest common multiple use, or in place of one of the circuits 131, 132 reversed used instead of the circuits 141, 142 or 143, a cascade is ,

Die vorstehend beschriebenen Schaltungsanordnungen sind vorzugsweise verwendbar in Anordnungen mit phasenver riegelten Schleifen als sogenannte Schleifenteiler. The circuit arrangements described above are preferably used in arrangements with phasenver unlocked loops as so-called loop divider. Diese benötigen oft sehr hohe Teilerverhältnisse, so daß Binär zähler bzw. -teiler herkömmlicher Bauart entsprechend starke Störungen verursachen würden. These often require very high divider ratios so that binary would cause severe disruptions in accordance counter or divider conventional design. Insbesondere bei einer Verwendung in Signalverarbeitungsschaltungen aus dem Bereich der analogen Videosignalverarbeitung, die sehr empfindlich gegen Störungen sind, können dann mit der Erfindung starke Verringerungen oder sogar Auslöschungen der bisher vorhandenen Störeinflüsse erzielt werden. In particular, when used in signal processing circuits in the field of analog video signal processing, which are very sensitive to interference, can then be achieved with the invention large reductions or even cancellations of the previously existing interference.

Tabelle table

Claims (9)

  1. 1. Frequenzteilerschaltung mit einer Gesamtanzahl (FF) bezüglich ihrer Datenein- und -ausgänge in Kettenschaltung angeordneter Flipflops ( 11, . . . , 16 ) sowie einer Logik schaltung ( 20 , 30, . . . ) zur Beeinflussung eines einem ersten ( 11 ) in der Kettenschaltung der Flipflops ( 11, . . . , 16 ) zugeführten Eingangssignals in Abhängigkeit von Ausgangs signalen der Flipflops ( 11, . . . , 16 ), wobei die Flipflops ( 11, . . . , 16 ) gemeinsam getaktet werden, dadurch gekennzeichnet, daß der Logikschaltung ( 20 , 30, . . . ) Ausgangssignale einer aus der Gesamtanzahl (FF) der Flipflops ( 11, . . . , 16 ) ausgewählten Anzahl (n) von Flipflops, die größer oder gleich dem um 1 erhöhten, auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 verminderten Gesamt anzahl (FF) ist, zugeführt und in der Logikschaltung zu einem Eingangssignal für das erste Flipflop der Kettenschaltung entweder nach Maßgabe einer NICHT-ODER-Funktion oder gemäß einer Äquivalenzfunktion, de 1. A frequency divider circuit having a total number (FF) with respect to its data inputs and outputs arranged in derailleur flip-flops (11,..., 16) and a logic circuit (20, 30,...) For influencing a first (11) in the chain circuit of the flip-flops (11,..., 16) supplied input signal in response to output signals of flip-flops (11,..., 16), wherein the flip-flops (11,..., 16) are clocked together, characterized in that the (. 20, 30,..) logic circuit outputs one of the total number (FF) of the flip-flops (11,..., 16) selected number (n) of flip-flops is greater than or equal to the increased by 1, is an integer rounded dual logarithm of the reduced by 1 Amount (FF), are fed and in the logic circuit to an input signal for the first flip-flop of the chain circuit either in accordance with a NOR function or in accordance with an equivalence function, de ren Resultat über eine Antivalenz funktion mit dem Ausgangssignal eines der Flipflops ( 11, . ren result via an exclusive OR function (11, with the output signal of the flip-flops. . , . , , 16 ) kombiniert ist, verknüpft werden. , 16) is combined to be linked.
  2. 2. Frequenzteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) der Flipflops das erste ( 11 , . . .) und das letzte Flipflop ( 16 , . . .) der Kettenschaltung enthält. (. 11.). 2. frequency divider circuit according to claim 1, characterized in that the selected number (n) of flip-flops, the first and last flip-flop (16,...) Includes the derailleur.
  3. 3. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Flipflops ( 11, . . . , 16 ) als D-Flipflops ausgebildet sind. 3. Frequency divider circuit according to any one of the preceding claims, characterized in that the flip-flops (11,..., 16) are designed as D-flip-flops.
  4. 4. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) bezüglich der Gesamtanzahl (FF) der Flipflops sowie die Anordnung der zur ausgewählten Anzahl (n) gehörenden Flipflops in der Kettenschaltung gemäß der TABELLE bestimmt ist. 4. frequency divider circuit according to any one of the preceding claims, characterized in that the selected number (n) with respect to the total number (FF) of the flip-flops and the arrangement of the selected number (s) belonging to the flip-flop in the chain circuit of the TABLE determined.
  5. 5. Frequenzteilerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) bezüglich der Gesamtanzahl (FF) der Flipflops sowie die Anord nung der zur ausgewählten Anzahl (n) gehörenden Flipflops in der Kettenschaltung gemäß der durch einen Stern in der mit "OP" bezeichneten Spalte der TABELLE hervorgehobenen Zeilen der TABELLE bestimmt ist. 5. Frequency divider circuit according to claim 4, characterized in that the selected number (n) with respect to the total number (FF) of the flip-flops and the Anord voltage of the selected number (s) belonging to the flip-flop in the chain circuit of the by an asterisk in with " OP "designated column of the table highlighted rows of the table is determined.
  6. 6. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in einer Schaltungsanord nung, in der wenigstens zwei dieser Frequenzteilerschaltungen ( 131 , 132 ) miteinander in Kaskade angeordnet sind, in der aus einem Ausgangssignal einer vorhergehenden Frequenzteiler schaltung ( 131 ) ein Taktsignal (über 133 ) für eine nach folgende Frequenzteilerschaltung ( 132 ) abgeleitet wird. 6. frequency divider circuit according to any one of the preceding claims, characterized by use in a Schaltungsanord voltage, are in the at least two of these frequency divider circuits (131, 132) arranged to one another in cascade, in the circuit from an output signal of a previous frequency divider (131) a clock signal ( is derived via 133) for one (according to the following frequency divider circuit 132).
  7. 7. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in einer Schaltungsanord nung, in der wenigstens zwei dieser Frequenzteilerschaltungen ( 141 , 142 , 143 ) bzw. Kaskaden dieser Schaltungen ein gemein sames Taktsignal (CL) zugeleitet wird und daß aus ihren Ausgangssignalen (an Qn) über eine UND-Verknüpfung ein resul tierendes Ausgangssignal (an 144 ) gewonnen wird. 7. frequency divider circuit according to any one of the preceding claims, characterized by use in a Schaltungsanord voltage in which at least two of these frequency divider circuits (141, 142, 143) or cascade of these circuits a common Sames clock signal (CL) is fed and that of its output signals (to Qn) via an AND link a resul animal an output signal is obtained (at 144).
  8. 8. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in Anordnungen mit phasenverriegelten Schleifen. 8. frequency divider circuit according to any one of the preceding claims, characterized by use in devices with phase locked loops.
  9. 9. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in Anordnungen zur Video signalverarbeitung. 9. frequency divider circuit according to any one of the preceding claims, characterized by use in devices for video signal processing.
DE19924214612 1992-05-02 1992-05-02 Frequency divider circuit Expired - Fee Related DE4214612C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19924214612 DE4214612C2 (en) 1992-05-02 1992-05-02 Frequency divider circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19924214612 DE4214612C2 (en) 1992-05-02 1992-05-02 Frequency divider circuit

Publications (2)

Publication Number Publication Date
DE4214612A1 true true DE4214612A1 (en) 1993-11-04
DE4214612C2 DE4214612C2 (en) 2001-12-06

Family

ID=6458063

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19924214612 Expired - Fee Related DE4214612C2 (en) 1992-05-02 1992-05-02 Frequency divider circuit

Country Status (1)

Country Link
DE (1) DE4214612C2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473652A (en) * 1993-03-20 1995-12-05 U.S. Philips Corporation Counter and/or divider arrangement
US5550507A (en) * 1995-10-03 1996-08-27 U.S. Philips Corporation Demodulator employing cyclic switching of the gain factor of an operational amplifier between different predetermined values
WO1997049186A1 (en) * 1996-06-20 1997-12-24 Telefonaktiebolaget Lm Ericsson (Publ) Serial-parallel and parallel-serial converter
DE19827026A1 (en) * 1998-06-17 1999-12-30 Siemens Ag Synchronous counter for high clock rates
WO2002054598A2 (en) * 2000-12-29 2002-07-11 Honeywell International Inc. Precision phase generator
DE102008053122B4 (en) * 2007-10-30 2017-11-02 Infineon Technologies Ag Feedback shift register control

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1394731A (en) * 1972-03-27 1975-05-21 St Pauls Eng Co Ltd Apparatus for the distribution of electrical power to a plurality of consuming units
JPH0313122A (en) * 1989-06-12 1991-01-22 Mitsubishi Electric Corp Frequency dividing circuit

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473652A (en) * 1993-03-20 1995-12-05 U.S. Philips Corporation Counter and/or divider arrangement
US5550507A (en) * 1995-10-03 1996-08-27 U.S. Philips Corporation Demodulator employing cyclic switching of the gain factor of an operational amplifier between different predetermined values
WO1997049186A1 (en) * 1996-06-20 1997-12-24 Telefonaktiebolaget Lm Ericsson (Publ) Serial-parallel and parallel-serial converter
US6169500B1 (en) 1996-06-20 2001-01-02 Telefonaktiebolaget Lm Ericsson (Publ) Serial-parallel and parallel-serial converter
DE19827026A1 (en) * 1998-06-17 1999-12-30 Siemens Ag Synchronous counter for high clock rates
DE19827026C2 (en) * 1998-06-17 2000-05-18 Siemens Ag Synchronous counter for high clock rates
WO2002054598A2 (en) * 2000-12-29 2002-07-11 Honeywell International Inc. Precision phase generator
WO2002054598A3 (en) * 2000-12-29 2003-04-10 Honeywell Int Inc Precision phase generator
DE102008053122B4 (en) * 2007-10-30 2017-11-02 Infineon Technologies Ag Feedback shift register control

Also Published As

Publication number Publication date Type
DE4214612C2 (en) 2001-12-06 grant

Similar Documents

Publication Publication Date Title
EP0253914A1 (en) Insulated-gate field-effect transistor push-pull driver stage with compensation for fluctuations of working parameters and variations in manufacturing process
EP0059802A1 (en) Delay circuit with integrated insulated-layer field-effect transistor for digital signals, and application of the same to colour television receivers
DE4442403A1 (en) Clock generator for generating a system clock störstrahlarmen
DE4104329A1 (en) Impulssignalverzoegerungsvorrichtung, pulse signal phase detector and the apparatus used Direction clock generator
EP0335988A1 (en) Circuit arrangement for averaging in the pulse density D/A or A/D conversion
DE3634594A1 (en) Circuit arrangement for generating frequency ratios with rational numbers
DE19950860A1 (en) shift register
DE4305385A1 (en) Proximity switch
DE4327116A1 (en) Programmable delay line with delay stages - has selection device controlled by external digital inputs to select either base path or delay path for conduction of input signal
DE4330600A1 (en) Variable delay stage for clock pulse source - has delay assembly with sequential delay units, with only some linked to signal transmission line
EP0418419A1 (en) Two-phase clock generator
EP0460274A1 (en) Phase comparison circuit and method therefor
EP0326856A1 (en) Electronic pulse counter
DE3116603C2 (en)
DE3540800A1 (en) Binary adding cell and fast adding and multiplying unit composed of such binary adding cells
DE4004381A1 (en) TTL to CMOS logic interface - uses relatively fast inverter coupled to relatively slow inverter to block noise
EP0262412A1 (en) Load-adapted CMOS clock generator
EP0122946A1 (en) CMOS - Full binary adder
DE19506543C1 (en) Clock generation circuit for television signal reception
DE4123388A1 (en) A device for the generation of vibrations and their application
EP0252999A1 (en) Clocked CMOS circuit with at least one CMOS switch
EP0574598A1 (en) Data buffer
EP0037965A2 (en) Device for testing a digital circuit with test circuits enclosed in this circuit
DE3715006A1 (en) Circuit arrangement for receiving analog and/or digital input signals
DE3822857C1 (en) Method and circuit arrangement for producing a phase-shifted clock signal

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: PHILIPS CORPORATE INTELLECTUAL PROPERTY GMBH, 2233

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PHILIPS INTELLECTUAL PROPERTY & STANDARDS GMBH, 20

8339 Ceased/non-payment of the annual fee