DE4214612A1 - Frequency divider with flip=flops in chain circuit - has logic circuit supplied with output signals from selected number of flip=flops - Google Patents

Frequency divider with flip=flops in chain circuit - has logic circuit supplied with output signals from selected number of flip=flops

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DE4214612A1 DE19924214612 DE4214612A DE4214612A1 DE 4214612 A1 DE4214612 A1 DE 4214612A1 DE 19924214612 DE19924214612 DE 19924214612 DE 4214612 A DE4214612 A DE 4214612A DE 4214612 A1 DE4214612 A1 DE 4214612A1
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Abstract

The total number of flip-flops in the chain circuit corresponds to the data inputs and outputs. A logic circuit affects a first input signal, supplied to the first flip-flop in dependence on the flip-flop output signal, the flip-flops being simultaneously clocked. Output signals of selected flip-flops are supplied to the logic circuit, with the number of selected flip-flops greater or equal to a dual logarithm, increased by 1 and rounded to an integer. In the logic circuit they are linked to an input signal for the first flip-flop, either according to a NOR function or according to an equivalence function. USE/ADVANTAGE - For ring counters, with low-cost circuit design for both chain and logic circuits.

Description

Die Erfindung bezieht sich auf eine Frequenzteiler­ schaltung mit einer Gesamtanzahl bezüglich ihrer Datenein- und -ausgänge in Kettenschaltung angeordneter Flipflops sowie einer Logikschaltung zur Beeinflussung eines einem ersten in der Kettenschaltung der Flipflops zugeführten Eingangssignals in Abhängigkeit von Ausgangssignalen der Flipflops.The invention relates to a frequency divider circuit with a total number regarding their data input and - Outputs of flip-flops arranged in a daisy chain and a logic circuit for influencing a first in the chain connection of the flip-flops Input signal depending on the output signals of the Flip flops.

Aus der DE-OS 23 15 208, Fig. 6 mit zugehöriger Beschrei­ bung, ist ein Ringzähler bekannt, der vier D-Flipflops umfaßt, die derart miteinander verbunden sind, daß sie ein Schieberegister bilden. Das Register wird durch Impulse taktgesteuert, wobei ein einziges Bit im Register zirku­ liert. Bei dieser Schaltungsanordnung sind außerdem Maß­ nahmen getroffen, um das Register zu starten, indem eine einzige Binärzahl eingeführt wird, und um zu verhindern, daß es in falschen Arbeitsweisen arbeitet. Zu diesem Zweck werden die Q-Ausgänge der Flipflops an einen Decoder ange­ legt, der einen Zustand des Ringzählers ermittelt, in welchem sämtliche Q-Ausgänge auf niedrigem Potential sind. Auf diesen Zustand spricht der Decoder an und legt eine Ziffer an das erste Flipflop über ein logisches Gatter an. Der Decoder ermittelt weiterhin einen Zustand, in welchem mehr als einer der Q-Ausgänge auf hohem Potential ist, und stellt dann sämtliche Flipflops zurück. Der Decoder gibt ein niedriges Potential ab, wenn sämtliche Q-Ausgänge der Flipflops niedrige Ausgangspotentiale aufweisen.From DE-OS 23 15 208, Fig. 6 with associated descrip tion, a ring counter is known which comprises four D flip-flops which are connected to one another such that they form a shift register. The register is clocked by pulses, with a single bit circulating in the register. In this circuit arrangement measures are also taken to start the register by introducing a single binary number and to prevent it from working in the wrong way. For this purpose, the Q outputs of the flip-flops are applied to a decoder which determines a state of the ring counter in which all Q outputs are at a low potential. The decoder responds to this state and applies a number to the first flip-flop via a logic gate. The decoder also determines a state in which more than one of the Q outputs is at high potential and then resets all flip-flops. The decoder emits a low potential if all the Q outputs of the flip-flops have low output potentials.

Ein derartiger Ringzähler wird somit durch die beschrie­ bene, im Stand der Technik als Decoder bezeichnete Logik­ schaltung stets in seinen Anfangszustand zurückgesetzt, sobald an irgendeiner Stelle ein Fehler auftritt. Der Decoder ist dazu mit verhältnismäßig hohem Schaltungs­ aufwand aufgebaut; auch die Flipflops weisen einen verhältnismäßig komplizierten Aufbau auf, wozu allein schon die Ausstattung mit einer Rücksetzeinrichtung je Flipflop erheblich beiträgt. Wird für derartige Ringzähler eine erhöhte Anzahl von Flipflops benötigt, nimmt auch der Schaltungsaufwand stark zu.Such a ring counter is thus described by bene logic, referred to in the prior art as a decoder circuit always reset to its initial state, as soon as an error occurs anywhere. The  For this purpose, the decoder has a relatively high circuit effort built up; the flip-flops also have one relatively complicated structure on what alone already equipped with a reset device Flipflop contributes significantly. Will be for such ring counter needs an increased number of flip-flops, too Circuit effort greatly.

Die Erfindung hat die Aufgabe, bei einer Frequenzteiler­ schaltung der gattungsgemäßen Art den Schaltungsaufwand sowohl für die Kettenschaltung aus den Flipflops als auch für die Logikschaltung zu verringern.The invention has the task of a frequency divider circuit of the generic type the circuit effort both for the derailleur from the flip-flops as well for the logic circuit to decrease.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Flipflops gemeinsam getaktet werden und daß der Logik­ schaltung Ausgangssignale einer aus der Gesamtanzahl der Flipflops ausgewählten Anzahl von Flipflops, die größer oder gleich dem um 1 erhöhten, auf eine ganze Zahl abge­ rundeten dualen Logarithmus der um 1 verminderten Gesamt­ anzahl ist, zugeführt und in der Logikschaltung zu einem Eingangssignal für das erste Flipflop der Kettenschaltung entweder nach Maßgabe einer Nicht-Oder-Funktion oder gemäß einer Äquivalenzfunktion, deren Resultat über ein Anti­ valenzfunktion mit dem Ausgangssignal des ersten Flipflops kombiniert ist, verknüpft werden.This object is achieved in that the Flip flops are clocked together and that logic circuit output signals one out of the total number of Flip flops selected number of flip flops that are larger or equal to 1 increased to an integer rounded the dual logarithm of the total reduced by 1 number is supplied and in the logic circuit to one Input signal for the first flip-flop in the derailleur either according to a non-or function or according to an equivalence function, the result of which is an anti valence function with the output signal of the first flip-flop is combined.

Durch die erfindungsgemäß ausgestaltete Logikschaltung werden einerseits Ausgangssignale der Flipflops der Kettenschaltung an den Eingang des ersten Flipflops der Kettenschaltung zurückgeführt und damit eine Rückkopplung bewirkt. Zum zweiten wird in der Logikschaltung eine Verknüpfung der Ausgangssignale derart gebildet, daß eine fehlerfreie Funktion der Frequenzteilerschaltung gewähr­ leistet ist. Dies ist insbesondere bei der Inbetriebnahme zum Erreichen eines definierten Betriebszustandes vorteil­ haft. Durch eine solche Logikschaltung ist es möglich, Flipflops ohne eine Rücksetzfunktion einzusetzen, wodurch der Schaltungsaufwand für die Flipflops wesentlich verein­ facht werden kann. Dies ist insbesondere deshalb von Bedeutung, weil für die erfindungsgemäßen Frequenzteiler­ schaltungen, d. h. Ringschieberegisteranordnungen, in der Regel eine gegenüber herkömmlichen, binären Frequenz­ teilerschaltungen erhöhte Anzahl von Flipflops für die Verwirklichung eines vorgegebenen Teilerverhältnisses erforderlich sein kann. Darüber hinaus ist die Logik­ schaltung gegenüber einer einfachen Rücksetzfunktion eines Flipflops in der Lage, auch zu beliebigen Zeitpunkten während des Betriebes auftretende Störungen in den Schalt­ zuständen der Flipflops umgehend und zuverlässig zu beheben, ohne dafür z. B. die Ringschieberegisteranordnung bzw. Kettenschaltung in einen starr vorgegebenen Anfangs­ zustand zurückzuversetzen.Through the logic circuit designed according to the invention are the output signals of the flip-flops Chain connection to the input of the first flip-flop Derailleur looped back and thus a feedback causes. Secondly, a Linking the output signals formed such that a Ensure error-free function of the frequency divider circuit is accomplished. This is especially true during commissioning advantageous to achieve a defined operating state  arrested. Such a logic circuit makes it possible To use flip-flops without a reset function, which the circuitry for the flip-flops substantially unite can be fanned. This is particularly why Significance because for the frequency divider according to the invention circuits, d. H. Ring shift register arrangements in which Usually one compared to conventional, binary frequency divider circuits increased number of flip-flops for the Realization of a predetermined division ratio may be required. In addition, the logic circuit compared to a simple reset function of a Flip flops able to even at any time Malfunctions in the switch occurring during operation states of the flip-flops immediately and reliably fix without z. B. the ring shift register arrangement or derailleur in a rigidly predetermined beginning reset state.

Die erfindungsgemäße Frequenzteilerschaltung hat außerdem gegenüber herkömmlichen, binären Frequenzteilern den Vorteil, daß in ihnen beim Takten in jeder Taktperiode eine konstante Anzahl bzw. zusätzlich eine sehr geringe Anzahl von Flipflops umgeschaltet wird. In diesem Zusammenhang sei verwiesen auf die EP-OS 0 471 390, Fig. 2 mit zugehöriger Beschreibung. Die in dieser Druckschrift aufgeführten, in Serie geschalteten Flipflops werden mit unterschiedlichen Frequenzen betrieben, wobei sich von Flipflop zu Flipflop die Frequenz jeweils halbiert.The frequency divider circuit according to the invention also has the advantage over conventional binary frequency dividers that a constant number or, in addition, a very small number of flip-flops is switched over during clocking in each clock period. In this context, reference is made to EP-OS 0 471 390, Fig. 2 with the associated description. The series-connected flip-flops listed in this publication are operated at different frequencies, the frequency being halved from flip-flop to flip-flop.

Dadurch treten an bestimmten Schaltflanken des dem dortigen Frequenzteiler über einen Anschluß IN zugeführten Signals mehr oder weniger stark gehäuft Schaltflanken der mit N1 bis N4 bezeichneten Ausgangssignale der Flipflops auf. Diese Häufung der Schaltflanken führt zu Störungen, die bei der erfindungsgemäßen Frequenzteilerschaltung vermieden werden. This occurs on certain switching edges of the local frequency divider supplied via a connection IN Signals more or less strongly heaped switching edges of the with N1 to N4 designated output signals of the flip-flops on. This accumulation of switching edges leads to disturbances, that in the frequency divider circuit according to the invention be avoided.  

Diese Vorteile werden besonders deutlich, wenn eine erfin­ dungsgemäße Frequenzteilerschaltung mit einer Schaltungs­ anordnung zum Verarbeiten analoger Signale zusammengefaßt wird. Bei Verwendung herkömmlicher, binärer Frequenzteiler könnten dabei leicht niederfrequente, in den Frequenz­ bereich der analogen Signale fallende Störungen einge­ streut werden, die schwer oder gar nicht ausfilterbar sind. Durch die Erfindung werden solche Störungen im Ansatz vermieden.These advantages become particularly clear when one invented frequency divider circuit according to the invention with a circuit arrangement for processing analog signals summarized becomes. When using conventional binary frequency dividers could easily be low-frequency in frequency falling in the range of the analog signals are scattered that are difficult or impossible to filter out are. Through the invention, such interference in Approach avoided.

Dieser Vorteil zeigt sich bevorzugt dann, wenn die Frequenzteilerschaltung mit Flipflops in C-MOS-Technik aufgebaut ist. Beim Umschalten derartiger Flipflops treten zu den Zeitpunkten der Schaltflanken Stromspitzen durch Umladeströme auf, die sich bei dem herkömmlichen, binären Frequenzteiler additiv überlagern und dadurch insbesondere bei umfangreichen Frequenzteilern mit hohen Teilerverhält­ nissen beträchtliche Amplituden annehmen können. Diese Stromspitzen führen durch Spannungsabfälle auf Zuleitungen zu Störspannungen, die z. B. über Stromversorgungsleitungen auch auf Schaltungsteile zur analogen Signalverarbeitung übertragen werden. Dies ist besonders nachteilig bei inte­ grierten Schaltkreisen, in denen die Störungen im Substratmaterial übertragen und in den gesamten Schalt­ kreis eingestreut werden können. Durch die Erfindung wird jedoch dieser Fehler behoben.This advantage is particularly evident when the Frequency divider circuit with flip-flops in C-MOS technology is constructed. When switching such flip-flops occur current peaks at the time of the switching edges Reverse currents, which are in the conventional, binary Overlay the frequency divider additively and thereby in particular with extensive frequency dividers with high divider behavior nissen can assume considerable amplitudes. These Current peaks lead to voltage drops on supply lines to interference voltages, e.g. B. via power supply lines also on circuit parts for analog signal processing be transmitted. This is particularly disadvantageous for inte circuits in which the interference in the Transfer substrate material and throughout the circuit circle can be interspersed. Through the invention however this bug has been fixed.

Eine besonders rasche und präzise Erfassung von Unregel­ mäßigkeiten der Betriebszustände der Flipflops läßt sich dadurch erzielen, daß sämtliche Ausgänge sämtlicher Flipflops der Frequenzteilerschaltung durch die Logik­ schaltung überwacht werden. Der Schaltungsaufwand wird minimal, wenn die ausgewählte Anzahl der Flipflops gleich dem um 1 erhöhten, auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 verminderten Gesamtzahl der Flipflops ist. Bei einer derartigen Ausgestaltung der Logikschaltung braucht gezielt nur ein Teil der Gesamtanzahl der Flipflops der Kettenschaltung überwacht zu werden. Die dadurch bedingte, geringfügige Erhöhung der Zeitdauer für das Korrigieren einer Störung der Schaltzustände der Flipflops wird durch den verringerten Schaltungsaufwand wettgemacht.A particularly quick and precise detection of irregularities The operating states of the flip-flops can be measured achieve that all outputs all The frequency divider flip-flops by logic circuit can be monitored. The circuitry will minimal if the selected number of flip-flops is equal the dual, increased by 1 and rounded to an integer Logarithm of the total number of flip-flops reduced by 1  is. With such a configuration of the logic circuit only needs part of the total number of The chain shift flip-flops to be monitored. The due to this, slight increase in the duration for correcting a malfunction of the switching states of the Flipflops is due to the reduced circuitry made up for.

Bei der Ausführung der Logikschaltung wird bezüglich der die Frequenzteilerschaltungen bildenden Ringschiebe­ registeranordnungen unterschieden zwischen einer inver­ tierenden Rückkopplung, bei der vom Prinzip her das Aus­ gangssignal des letzten Flipflops der Kettenschaltung in invertierter Form dem Eingang des ersten Flipflops der Kettenschaltung zugeführt wird, und einer entsprechenden nicht invertierenden Rückkopplung. Diese Rückkopplungen sind in die beschriebenen Ausgestaltungen der Logik­ schaltung eingebunden, d. h. durch diese bereits verwirk­ licht. Insgesamt ergibt sich dadurch eine sehr funktions­ sichere, störarme und kompakte Schaltungsanordnung.When executing the logic circuit, the the ring shifters forming the frequency divider circuits register arrangements differentiated between an inv tive feedback, in principle the end output signal of the last flip-flop of the derailleur in inverted form the input of the first flip-flop Derailleur is supplied, and a corresponding non-inverting feedback. This feedback are in the described configurations of logic integrated circuit, d. H. already realized through this light. Overall, this results in a very functional safe, low-interference and compact circuit arrangement.

Wenn auch die ausgewählte Anzahl der Flipflops bevorzugt kleiner ist als deren Gesamtanzahl in der Kettenschaltung, enthält sie doch vorteilhaft deren erstes und letztes Flipflop. Die Auswertung der Ausgangssignale des ersten und des letzten Flipflops der Kettenschaltung enthält insbesondere auch die Rückkopplung der Kettenschaltung zu einem Ringschieberegister sowie eine unmittelbare Beein­ flussung des Eingangssignals des ersten Flipflops der Kettenschaltung durch das Ausgangssignal dieses Flipflops.Although the selected number of flip-flops is preferred is less than their total number in the derailleur, it advantageously contains the first and last Flip flop. The evaluation of the output signals of the first and the last flip-flop of the derailleur especially the feedback of the derailleur a ring shift register as well as an immediate leg flow of the input signal of the first flip-flop Chain connection through the output signal of this flip-flop.

Die in den erfindungsgemäßen Frequenzteilerschaltungen verwendeten Flipflops sind bevorzugt als D-Flipflops ausgebildet, wodurch eine besonders einfache Bauform erzielt wird. In einer Abwandlung der Erfindung können auch Flipflops anderer Bauart, z. B. solche mit Freigabe­ signaleingang ("Clock-Enable") verwendet werden.The in the frequency divider circuits according to the invention Flip flops used are preferred as D flip flops trained, which makes a particularly simple design is achieved. In a modification of the invention can  other types of flip-flops, e.g. B. those with approval signal input ("clock enable") can be used.

Nach einer besonders vorteilhaften Weiterbildung der Erfindung ist die ausgewählte Anzahl bezüglich der Gesamt­ anzahl der Flipflops sowie die Anordnung der zur ausge­ wählten Anzahl gehörenden Flipflops in der Kettenschaltung gemäß der im Anschluß an diese Beschreibung abgedruckten TABELLE bestimmt. Darin ist mit FF die Gesamtanzahl der Flipflops einer Frequenzteilerschaltung und mit n die ausgewählte Anzahl der Flipflops dieser Schaltung bezeich­ net. In den mit den Zahlen 1 bis 17 bezeichneten Spalten der beispielhaft nur bis zu einer Gesamtanzahl von 17 Flipflops geführten TABELLE sind die einzelnen Flipflops der Kettenschaltung durchnumeriert. Jede Zeile der TABELLE symbolisiert eine Ausgestaltungsmöglichkeit für eine Frequenzteilerschaltung, wobei die Flipflops, deren Ausgangssignale in der Logikschaltung miteinander verknüpft werden, in der jeweiligen Zeile durch ein Kreuz gekennzeichnet sind, wohingegen die nicht zur ausgewählten Anzahl gehörenden Flipflops mit einem Strich markiert sind. Die Logikschaltung verknüpft dabei die Ausgangs­ signale der ausgewählten Anzahl der Flipflops nach stets derselben vorstehend angegebenen Vorschrift.After a particularly advantageous development of Invention is the number selected for total number of flip-flops and the arrangement of the out chose the number of associated flip-flops in the derailleur according to the one printed after this description TABLE determined. With FF is the total number of Flip-flops of a frequency divider circuit and with n the selected number of flip-flops of this circuit net. In the columns marked with the numbers 1 to 17 of the example only up to a total of 17 The flip-flops TABLE are the individual flip-flops of the derailleur numbered. Each row of the TABLE symbolizes a design option for one Frequency divider circuit, the flip-flops whose Output signals in the logic circuit with each other be linked in the respective line by a cross are marked, whereas those not selected Number of belonging flip-flops marked with a dash are. The logic circuit links the output Always signals the selected number of flip-flops the same provision given above.

Die in der mit OP bezeichneten Spalte der TABELLE durch einen Stern hervorgehobenen Zeilen der TABELLE bestimmen dabei besonders günstige Kombinationen für die ausgewählte Anzahl der Flipflops, bei der mit ansonsten identischem Schaltungsaufwand ein besonders schnelles Einlaufen der Frequenzteilerschaltung aus einem beliebigen Anfangs­ zustand in die erwünschte Betriebsweise erreicht wird.The table in the column labeled OP with Identify an asterisked rows in the TABLE particularly favorable combinations for the selected one Number of flip-flops with the otherwise identical Circuit expenditure a particularly quick break-in Frequency divider circuit from any start condition in the desired mode of operation is achieved.

Für die Verwirklichung größerer Frequenzteilerverhältnisse der erfindungsgemäßen Frequenzteilerschaltungen sind dafür Flipflops in entsprechend größerer Anzahl vorzusehen. Zur Begrenzung des Schaltungsaufwandes ist es vorteilhaft, daß wenigstens zwei Frequenzteilerschaltungen miteinander in Kaskade angeordnet sind, in der aus einem Ausgangssignal einer vorhergehenden Frequenzteilerschaltung ein Takt­ signal für eine nachfolgende Frequenzteilerschaltung abge­ leitet wird. Ein durch eine derart aufgebaute Frequenz­ teilerschaltung erzielbares Teilerverhältnis bestimmt sich aus dem Produkt der Teilerverhältnisse der kaskadierten, einzelnen Frequenzteilerschaltungen.For the realization of larger frequency divider ratios the frequency divider circuits according to the invention are for this  To provide flip-flops in a correspondingly larger number. For Limiting the circuit complexity, it is advantageous that at least two frequency divider circuits with each other in Cascade are arranged in the output signal a previous frequency divider circuit a clock signal for a subsequent frequency divider circuit is leading. A frequency constructed in this way divider circuit achievable divider ratio is determined from the product of the division ratios of the cascaded, individual frequency divider circuits.

Vergleichbare Vorteile werden auch dadurch erzielt, daß wenigstens zwei Frequenzteilerschaltungen bzw. Kaskaden dieser Schaltungen ein gemeinsames Taktsignal zugeleitet wird und daß aus ihren Ausgangssignalen über eine UND-Verknüpfung ein resultierendes Ausgangssignal gewonnen wird. Auch bei einer derartigen Anordnung multiplizieren sich die Teilerverhältnisse nach Art eines kleinsten, gemeinsamen Vielfachen zu einem Gesamt-Teilerverhältnis.Comparable advantages are also achieved in that at least two frequency divider circuits or cascades these circuits fed a common clock signal and that from their output signals via a AND link a resulting output signal obtained becomes. Multiply even with such an arrangement the division ratios in the manner of a smallest, common multiples to a total division ratio.

Wahlweise können nach dem Prinzip der Erreichung des kleinsten, gemeinsamen Vielfachen zusammengeschaltete Frequenzteilerschaltungen in Kaskade angeordnet werden, wobei auch Kaskaden von Frequenzteilerschaltungen nach dem Prinzip des kleinsten, gemeinsamen Vielfachen zusammen­ schaltbar sind. Insgesamt ergibt sich eine umfangreiche Variationsmöglichkeit, die unterschiedlichsten Teiler­ verhältnisse zu erzeugen.Optionally, according to the principle of achieving the smallest, common multiples interconnected Frequency divider circuits are arranged in cascade, also cascades of frequency divider circuits after the Principle of the smallest, common multiple together are switchable. Overall, there is an extensive Possibility of variation, the most diverse dividers to create relationships.

Schaltungsanordnungen gemäß der Erfindung sind vorteilhaft verwendbar in Anordnungen mit phasenverriegelten Schleifen für eine störungsarme Frequenzteilung. Ein bevorzugtes Einsatzgebiet sind Anordnungen zur Videosignalver­ arbeitung, da dort besonders hohe Anforderungen an die Störbefreiung der zu verarbeitenden, analogen Signale gestellt werden.Circuit arrangements according to the invention are advantageous can be used in arrangements with phase-locked loops for a low-interference frequency division. A preferred one Fields of application are arrangements for video signal processing work because there are particularly high demands on the Interference-free operation of the analog signals to be processed  be put.

Ausführungsbeispiele der erfindungsgemäßen Frequenzteiler­ schaltungen zum erfindungsgemäßen Einsatz sind in den Figuren dargestellt und werden im nachfolgenden näher beschrieben.Embodiments of the frequency divider according to the invention circuits for use according to the invention are in the Figures are shown and are described in more detail below described.

Es zeigenShow it

Fig. 1 ein Prinzipschaltbild für eine Frequenzteiler­ schaltung gemäß der Erfindung, Fig. 1 is a schematic circuit diagram for a frequency divider circuit according to the invention,

Fig. 2 zeitliche Verläufe von Signalen in der Schaltungs­ anordnung nach Fig. 1 in einer ersten Betriebsart und Fig. 2 temporal courses of signals in the circuit arrangement of FIG. 1 in a first mode and

Fig. 3 dieselben in einer zweiten Betriebsart, Fig. 3, the same in a second mode,

Fig. 4 zum Vergleich entsprechende Signale einer binären Frequenzteilerschaltung nach dem Stand der Technik, Fig. 4 for comparison, corresponding signals to a binary frequency divider circuit according to the prior art,

Fig. 5 ein erstes Ausführungsbeispiel einer erfindungs­ gemäßen Frequenzteilerschaltung und Fig. 5 shows a first embodiment of a frequency divider circuit according to the Invention and

Fig. 6 Signalverläufe der Schaltung gemäß Fig. 5, Fig. 6 waveforms of the circuit of FIG. 5,

Fig. 7 ein zweites Ausführungsbeispiel einer erfindungs­ gemäßen Frequenzteilerschaltung und Fig. 7 shows a second embodiment of a frequency divider circuit according to the Invention and

Fig. 8 die zu Fig. 7 gehörenden Signalverläufe, Fig. 8 belonging to FIG. 7, waveforms,

Fig. 9 ein drittes Ausführungsbeispiel einer erfindungs­ gemäßen Frequenzteilerschaltung und Fig. 9 shows a third embodiment of a frequency divider circuit according to the Invention and

Fig. 10 die zugehörigen Signalverläufe, Fig. 10 shows the associated signal waveforms,

Fig. 11 ein viertes Ausführungsbeispiel einer erfindungs­ gemäßen Frequenzteilerschaltung und Fig. 11 shows a fourth embodiment of a frequency divider circuit according to the Invention and

Fig. 12 die zugehörigen Signalverläufe, Fig. 12 shows the associated signal waveforms,

Fig. 13 bis 18 weitere Beispiele für erfindungsgemäße Frequenzteilerschaltungen, Fig. 13 to 18 further examples of the present invention frequency divider circuits,

Fig. 19, 20 Blockschaltbilder von Ausführungsbeispielen für Logikschaltungen für erfindungsgemäße Frequenzteiler­ schaltungen,Circuits Fig. 19, 20 are block diagrams of exemplary embodiments of the present invention logic circuits for frequency dividing,

Fig. 21 ein Detailschaltbild einer derartigen Logik­ schaltung und Fig. 21 is a detailed circuit diagram of such a logic circuit and

Fig. 22 Signalverläufe aus der Schaltung nach Fig. 21, Fig. 22 waveforms of the circuit of Fig. 21,

Fig. 23 zwei in Kaskade angeordnete Frequenzteiler­ schaltungen und Fig. 23 two cascaded frequency divider circuits and

Fig. 24 drei nach dem Prinzip des kleinsten, gemeinsamen Vielfachen verknüpfte Frequenzteilerschaltungen. Fig. 24 three linked according to the principle of the smallest common multiple frequency divider circuits.

Fig. 1 zeigt schematisch den Aufbau einer Frequenzteiler­ schaltung. Darin sind als Beispiel sechs D-Flipflops 11 bis 16 nach Art eines Schieberegisters in Kettenschaltung angeordnet, bei der jeweils der Ausgang Q1 bis Q5 eines voraufgehenden Flipflops 11 bis 15 der Kettenschaltung mit einem Eingang D2 bis D6 eines nachfolgenden Flipflops 12 bis 16 verbunden ist. Allen D-Flipflops 11 bis 16 wird über ihre Takteingänge T ein gemeinsames Taktsignal CL zugeführt. Fig. 1 shows schematically the structure of a frequency divider circuit. As an example, six D flip-flops 11 to 16 are arranged therein in the manner of a shift register in a chain connection, in each of which the output Q1 to Q5 of a preceding flip-flop 11 to 15 of the chain connection is connected to an input D2 to D6 of a subsequent flip-flop 12 to 16 . All D flip-flops 11 to 16 are supplied with a common clock signal CL via their clock inputs T.

Die so gebildete Kettenschaltung der Flipflops 11 bis 16 weist eine Funktion nach Art eines Schieberegisters derart auf, daß bei einer bestimmten Schaltflanke des Takt­ signals CL ein einem Ausgang eines Flipflops anstehendes Ausgangssignal über den mit diesem Ausgang verbundenen Eingang des nachfolgenden Flipflops in dieses übernommen wird. In den vorliegenden Ausführungsbeispielen ist das Taktsignal CL als Rechtecksignal ausgebildet, wie beispielsweise in Fig. 2a) dargestellt. Jede ansteigende Flanke dieses Rechtecksignals dient als Schaltflanke des Taktsignals.The chain circuit of flip-flops 11 to 16 thus formed has a function in the manner of a shift register in such a way that, at a certain switching edge of the clock signal CL, an output signal of an output of a flip-flop is taken over the input of the subsequent flip-flop connected to this output. In the present exemplary embodiments, the clock signal CL is designed as a square-wave signal, as shown for example in FIG. 2a). Each rising edge of this square-wave signal serves as the switching edge of the clock signal.

Eine Frequenzteilerschaltung wie im vorliegenden Beispiel wird durch Rückkopplung des Ausgangs Q6 des letzten Flipflops 16 der Kettenschaltung auf den Eingang D1 des ersten Flipflops 11 erhalten. Diese mit dem Bezugs­ zeichen 17 gekennzeichnete Rückkopplung kann invertierend oder nicht invertierend ausgeführt sein, was bedeutet, daß das Ausgangssignal vom Ausgang Q6 in invertierter Form (invertierende Rückkopplung) bzw. in nicht invertierter, d. h. unveränderter Form (nicht-invertierende Rückkopplung) an den Eingang D1 übertragen wird.A frequency divider circuit as in the present example is obtained by feeding back the output Q6 of the last flip-flop 16 of the chain circuit to the input D1 of the first flip-flop 11 . This feedback marked with the reference sign 17 can be inverting or non-inverting, which means that the output signal from the output Q6 in inverted form (inverting feedback) or in non-inverted, ie unchanged form (non-inverting feedback) to the input D1 is transmitted.

Zur Betriebsweise mit invertierender Rückkopplung zeigt die Fig. 2 schematisch ein Zeitdiagramm der Signale in der Frequenzteilerschaltung nach Fig. 1. Die Ausgangssignale Q1 bis Q6 sind in Fig. 2b) bis g) wiedergegeben. Bei invertierender Rückkopplung werden den Flipflops 11 bis 16 abwechselnd nur Signale eines logischen Pegels zugeführt, bis am Ausgang Q6 des letzten Flipflops 16 der Ketten­ schaltung dieser Signalpegel auftritt. Bei der nächsten Schaltflanke des Taktsignals CL wird dann der Signalpegel vom Ausgang Q6 invertiert in das erste Flipflop 11 über­ nommen, woraufhin nach und nach sämtliche Flipflops diesen invertierten Signalpegel annehmen, bis dieser wiederum am Ausgang Q6 ansteht. Am Ausgang Q6, aber auch an jedem der übrigen Ausgänge Q1 bis Q5, kann dann ein frequenzge­ teiltes Rechtecksignal abgegriffen werden, dessen Frequenz dem Quotienten aus der Frequenz des Taktsignals und dem Teilerverhältnis entspricht. Dieses Teilerverhältnis ist bei invertierender Rückkopplung gleich dem Doppelten der Anzahl der Flipflops 11 bis 16. Das frequenzgeteilte Signal weist ein Tastverhältnis von 50% auf.For the operating mode with inverting feedback, FIG. 2 shows schematically a time diagram of the signals in the frequency divider circuit according to FIG. 1. The output signals Q1 to Q6 are shown in FIGS. 2b) to g). With inverting feedback, the flip-flops 11 to 16 are alternately fed only signals of a logical level until this signal level occurs at the output Q6 of the last flip-flop 16 of the chain circuit. On the next switching edge of the clock signal CL, the signal level is then inverted from the output Q6 to the first flip-flop 11 , whereupon all of the flip-flops gradually assume this inverted signal level until it is again present at the output Q6. At the output Q6, but also at each of the other outputs Q1 to Q5, a frequency-divided rectangular signal can then be tapped, the frequency of which corresponds to the quotient of the frequency of the clock signal and the divider ratio. In the case of inverting feedback, this division ratio is twice the number of flip-flops 11 to 16 . The frequency-divided signal has a duty cycle of 50%.

Wie aus den Zeitdiagrammen von Fig. 2 erkennbar ist, wechselt zu jedem der Zeitpunkte t0, t1 usw. der Schalt­ zustand nur eines der Flipflops 11 bis 16. Damit tritt zu jedem dieser Zeitpunkte eine Störung nur durch je einen einzigen Umschaltvorgang eines einzigen Flipflops auf. Diese Störungen weisen damit einerseits eine geringe Amplitude auf, andererseits erscheinen sie zu jeder Schaltflanke des Taktsignals CL in gleicher Form. Sie bilden daher ein Störsignal, dessen Frequenz der Takt­ frequenz entspricht. Da diese in der Regel wesentlich höher gewählt ist als die höchste Frequenz der von der Schaltungsanordnung 1 zu verarbeitenden analogen Signale, also außerhalb der Nutzbandbreite liegt, lassen sich die so erzeugten Störungen sehr leicht ausfiltern und damit für die weitere Signalverarbeitung unschädlich machen.As can be seen from the time diagrams of FIG. 2, the switching state of only one of the flip-flops 11 to 16 changes at each of the times t0, t1 etc. Thus, at each of these times, a malfunction only occurs due to a single switching operation of a single flip-flop. On the one hand, these disturbances have a low amplitude, on the other hand, they appear in the same form on each switching edge of the clock signal CL. They therefore form an interference signal, the frequency of which corresponds to the clock frequency. Since this is generally chosen to be substantially higher than the highest frequency of the analog signals to be processed by the circuit arrangement 1 , that is to say outside the useful bandwidth, the interference generated in this way can be filtered out very easily and thus rendered harmless for further signal processing.

In Fig. 3 sind Zeitverläufe für eine Betriebsweise der Frequenzteilerschaltung nach Fig. 1 mit nicht-invertieren­ der Rückkopplung wiedergegeben. Dabei zeigt die Teilfigur a) wiederum das Taktsignal CL, in den Teilfigur b) bis g) sind die Ausgangssignale Q1 bis Q6 der Flipflops 11 bis 16 dargestellt. Bei der nicht-invertierenden Rückkopplung wandert ein Impuls durch die Kettenschaltung, der im gezeigten Beispiel eine Länge von einer Periodendauer des Taktsignals CL aufweist und nach Erreichen des Ausgangs Q6 unverändert wieder dem Eingang D1 zugeleitet wird. Das Tastverhältnis des frequenzgeteilten Signals, welches wiederum an einem beliebigen der Ausgänge Q1 bis Q6 abge­ griffen werden kann, beträgt dann 100% geteilt durch das Teilerverhältnis. Dieses wiederum ist gleich der Anzahl der Flipflops 11 bis 16 der Kettenschaltung.In Fig. 3 a time chart for an operation of the frequency divider circuit of Fig. 1 are shown with non-inverting feedback. The partial figure a) again shows the clock signal CL, in the partial figure b) to g) the output signals Q1 to Q6 of the flip-flops 11 to 16 are shown. In the case of non-inverting feedback, a pulse travels through the chain circuit, which in the example shown has a length of one period of the clock signal CL and is passed unchanged to the input D1 after reaching the output Q6. The duty cycle of the frequency-divided signal, which in turn can be tapped at any of the outputs Q1 to Q6, is then 100% divided by the division ratio. This in turn is equal to the number of flip-flops 11 to 16 of the chain circuit.

Aus den Kurvenverläufen der Fig. 3 ist zu erkennen, daß bei dem dort dargestellten Beispiel für die Betriebsweise mit nicht-invertierender Rückkopplung zu jedem Zeitpunkt einer Schaltflanke t0, t1 usw. des Taktsignals CL zwei Umschaltvorgänge auftreten, und zwar in jeweils zwei auf­ einanderfolgenden Flipflops der Kettenschaltung. Dabei wird jeweils ein Flipflop von einem niedrigen logischen Pegel auf einen hohen logischen Pegel umgeschaltet und das zweite Flipflop umgekehrt geschaltet. Es zeigt sich, daß sich diese Schaltvorgänge mit komplementärem Wechsel der Schaltzustände der Flipflops wenigstens teilweise gegen­ seitig kompensieren, so daß trotz der doppelten Anzahl von Schaltvorgängen gegenüber dem Betriebsbeispiel der Fig. 2 eine weitere Verringerung der Amplitude der Störungen verzeichnet wird, wobei deren Frequenz wieder der Takt­ frequenz entspricht.From the curves of FIG. 3 it can be seen that in the example shown there for the mode of operation with non-inverting feedback, two switching processes occur at each point in time of a switching edge t0, t1 etc. of the clock signal CL, in each case in two successive flip-flops the derailleur. One flip-flop is switched from a low logic level to a high logic level and the second flip-flop is switched in reverse. It can be seen that these switching operations compensate each other with complementary changes in the switching states of the flip-flops, so that despite the double number of switching operations compared to the operating example in FIG. 2, a further reduction in the amplitude of the disturbances is recorded, the frequency of which again the clock frequency corresponds.

Im Vergleich dazu zeigt Fig. 4 Signalverläufe bei einer herkömmlichen binären Frequenzteilerschaltung. In Fig. 4a) ist das in seiner Frequenz zu teilende Taktsignal IN dar­ gestellt, welches in den einzelnen Stufen der Frequenz­ teilerschaltung um jeweils den Faktor 2 in der Frequenz geteilt wird, so daß nacheinander die in Fig. 4b) bis e) wiedergegebenen Signale N1 bis N3 und schließlich das Ausgangssignal OUT entstehen. In dieser Schaltungsanord­ nung treten die Umschaltvorgänge der Flipflops sehr ungleichmäßig verteilt auf. So werden zum Zeitpunkt t0 alle Stufen umgeschaltet, entsprechend treten in den Kurvenverläufen von Fig. 4b) bis e) Signalsprünge auf. Zum Zeitpunkt t1, der nächsten Schaltflanke des Signals IN, schaltet nur die das Signal N1 abgebende Stufe. Zum Zeit­ punkt t2 treten entsprechend zwei Umschaltvorgänge auf, zum Zeitpunkt t3 einer, zum Zeitpunkt t4 drei Umschaltvor­ gänge usw. Eine Häufung der Umschaltvorgänge erkennt man zu den Zeitpunkten t8 und t16. Entsprechend weist die additive Überlagerung der durch diese Schaltung erzeugten Störsignale Komponenten bei unterschiedlichen, vor allem auch bei niedrigen Frequenzen auf. Diese verursachen die eingangs beschriebenen Störungen, die bei der Frequenz­ teilerschaltung nach der Erfindung behoben sind.In comparison, Fig. 4 shows waveforms in a conventional binary frequency divider circuit. In Fig. 4a) the frequency to be divided clock signal IN is shown, which is divided in the individual stages of the frequency divider circuit by a factor of 2 in frequency, so that the signals reproduced in Fig. 4b) to e) in succession N1 to N3 and finally the output signal OUT arise. In this circuit arrangement, the switching operations of the flip-flops occur very unevenly. Thus, all stages are switched at time t0, and signal jumps accordingly occur in the curves of FIGS. 4b) to e). At time t1, the next switching edge of signal IN, only the stage emitting signal N1 switches. Correspondingly, two switching processes occur at time t2, one at time t3, three switching operations at time t4, etc. A cluster of switching processes can be seen at times t8 and t16. Accordingly, the additive superimposition of the interference signals generated by this circuit has components at different, especially also at low frequencies. These cause the disturbances described above, which are eliminated in the frequency divider circuit according to the invention.

Die erfindungsgemäßen Frequenzteilerschaltungen benötigen zwar eine höhere Anzahl von Flipflops als diejenigen der in Fig. 4 beschriebenen, herkömmlichen Bauart, bei der die Anzahl der benötigten Flipflops dem Zweierlogarithmus des Teilerverhältnisses entspricht. Trotzdem ergibt sich für nicht zu große Teilerverhältnisse ein geringer Schaltungs­ aufwand, da die verwendeten Flipflops sehr einfach gestal­ tet werden können. Bei einer Integration auf einer auf einem Halbleiterkörper lassen sich sehr regelmäßige und problemlos aneinanderreihbare Leiterbahnstrukturen ver­ wirklichen. Dies gilt auch im Hinblick auf noch zu beschreibende Logikschaltungen, in denen die Ausgangs­ signale der Flipflops bzw. einer ausgewählten Anzahl n der Flipflops zur Beeinflussung des Eingangssignals für das erste Flipflop der Kettenschaltung miteinander verknüpft werden, um für alle Flipflops aus einem beliebigen Betriebszustand heraus exakt und fehlerfrei die gewünschte Betriebsweise zu erhalten. In der Praxis hat sich gezeigt, daß für Teilerverhältnisse von etwa 16 bis 20 bei Frequenzteilerschaltungen mit invertierender Rückkopplung und bei Teilerverhältnissen von etwa 8 bis 10 bei Frequenzteilerschaltungen mit nicht-invertierender Rück­ kopplung der Schaltungsaufwand und der Flächenbedarf auf einem Halbleiterkörper nicht höher ist als für die genannten, herkömmlichen Schaltungsanordnungen. Hinzu kommt als Vorteil aber die extrem störungsarme Betriebs­ weise sowie die erwähnte, einfache Gestaltung.The frequency divider circuits according to the invention require a higher number of flip-flops than those of the conventional type described in FIG. 4, in which the number of flip-flops required corresponds to the two-logarithm of the divider ratio. Nevertheless, there is little circuit complexity for not too large divider ratios, since the flip-flops used can be designed very simply. When integrated on a semiconductor body, it is possible to achieve very regular interconnect structures that can be easily strung together. This also applies to logic circuits to be described, in which the output signals of the flip-flops or a selected number n of flip-flops are linked to influence the input signal for the first flip-flop of the chain circuit in order to be precise for all flip-flops from any operating state and to get the desired mode of operation without errors. In practice, it has been shown that for divider ratios of approximately 16 to 20 for frequency divider circuits with inverting feedback and for divider ratios of approximately 8 to 10 for frequency divider circuits with non-inverting feedback, the circuitry and area requirements on a semiconductor body are no higher than for the mentioned, conventional circuit arrangements. In addition, there is the advantage of the extremely trouble-free operation as well as the simple design mentioned.

Einige Beispiele für Frequenzteilerschaltungen der erfindungsgemäßen Art, die mit einer Logikschaltung ausge­ rüstet sind, durch die unerlaubte Schaltzustände der Flipflops im Betrieb korrigiert und ein sicherer Anlauf bei Inbetriebnahme gewährleistet werden, finden sich in den Fig. 5, 7, 9, 11 sowie 13 bis 18. In Fig. 5 ist eine Frequenzteilerschaltung mit zwei D-Flipflops 21, 22 darge­ stellt, die z. B. den D-Flipflops 11, 12 der Fig. 1 ent­ sprechen. Im übrigen sind hier wie auch in den weiteren Figuren identische bzw. einander entsprechende Teile mit übereinstimmenden Bezugszeichen versehen.Some examples of frequency divider circuits of the type according to the invention, which are equipped with a logic circuit, are corrected by the unauthorized switching states of the flip-flops during operation and a safe start-up is ensured during commissioning, can be found in FIGS. 5, 7, 9, 11 and 13 to 18. In Fig. 5 is a frequency divider circuit with two D flip-flops 21 , 22 Darge provides z. B. the D flip-flops 11 , 12 of FIG. 1 speak ent. Otherwise, as in the other figures, identical or corresponding parts are provided with the same reference numerals.

Die Frequenzteilerschaltung nach Fig. 5 umfaßt weiterhin eine Logikschaltung 20, der an Eingängen A, B die Aus­ gangssignale der Flipflops 21, 22 zugeleitet werden. Die Logikschaltung 20 erfüllt zum einen die Aufgabe, für die Kettenschaltung aus den Flipflops 21, 22 eine inver­ tierende Rückkopplung vom Ausgang Q2 des zweiten Flipflops 22 auf den Eingang D1 des ersten Flipflops 21 zu bilden. Dies ist durch ein Negationssymbol am Ausgang Y der Logikschaltung 20 angedeutet.The frequency divider circuit of Fig. 5 further comprises a logic circuit 20, which at inputs A, B from the output signals of the flip-flop 21, are sent to the 22nd The logic circuit 20 on the one hand fulfills the task of forming an inverting feedback from the output Q2 of the second flip-flop 22 to the input D1 of the first flip-flop 21 for the chain circuit from the flip-flops 21 , 22 . This is indicated by a negation symbol at the output Y of the logic circuit 20 .

Zum zweiten hat die Logikschaltung 20 die Funktion, aus einer Verknüpfung der Signale an ihren Eingängen A, B das Ausgangssignal am Ausgang Y derart zu bilden, daß ein sicheres Anlaufen der Frequenzteilerschaltung bei Inbetriebnahme und eine zuverlässige Korrektur unzu­ lässiger Schaltzustände der Flipflops 21, 22 im Betrieb gewährleistet sind. Dazu werden die Signale an den Eingängen A, B der Logikschaltung 20 gemäß einer Äqui­ valenzfunktion miteinander verknüpft, deren Resultat wiederum über eine Antivalenzfunktion mit dem Ausgangs­ signal Q1 des ersten Flipflops 21, d. h. mit dem Signal am Eingang A der Logikschaltung 20, kombiniert wird. Anders ausgedrückt ergibt sich das Signal am Ausgang Y als Inverses von Q1, wenn Q1 und Q2, d. h. die Signale an den Eingängen A, B, übereinstimmen; im anderen Fall stimmt das Signal am Ausgang Y mit dem Signal am Eingang A, d. h. Q1, überein. Dieselbe Funktion ergibt sich auch, wenn bei übereinstimmenden Signalen an den Eingängen A, B das Signal am Ausgang Y den inversen Wert des Signals am Eingang B, d. h. das Inverse von Q2, annimmt.Secondly, the logic circuit 20 has the function of forming the output signal at the output Y from a combination of the signals at its inputs A, B in such a way that a reliable start of the frequency divider circuit during start-up and a reliable correction of impermissible switching states of the flip-flops 21 , 22 in Operation are guaranteed. For this purpose, the signals at the inputs A, B of the logic circuit 20 are linked to one another in accordance with an equivalence function, the result of which is in turn combined via an antivalence function with the output signal Q1 of the first flip-flop 21 , ie with the signal at input A of the logic circuit 20 . In other words, the signal at output Y is the inverse of Q1 if Q1 and Q2, ie the signals at inputs A, B, match; otherwise the signal at output Y matches the signal at input A, ie Q1. The same function also results if, when the signals at inputs A, B match, the signal at output Y assumes the inverse value of the signal at input B, ie the inverse of Q2.

Die Frequenzteilerschaltung nach Fig. 5 verwirklicht ein Teilerverhältnis von 4, d. h. das Signal am Ausgang 23 der Frequenzteilerschaltung nach Fig. 5 weist eine um den Faktor 4 gegenüber der Frequenz des Taktsignals CL ver­ ringerte Frequenz auf. Fig. 6 zeigt die entsprechenden zeitlichen Verläufe der Signale in Fig. 5. Dabei ist in der Teilfig. a) das gemeinsame Taktsignal CL, in Teil­ fig. b) das Signal am Eingang D1 des ersten Flipflops 21 entsprechend dem Signal am Ausgang Y der Logik­ schaltung 20, in Teilfig. c) das Signal am Ausgang Q1 des ersten Flipflops 21 entsprechend dem Signal am Eingang A der Logikschaltung 20 und in Teilfig. d) das Signal am Ausgang Q2 des zweiten Flipflops 22 entsprechend dem Signal am Eingang B der Logikschaltung 20 bzw. am Ausgang 23 der Frequenzteilerschaltung dargestellt.The frequency divider circuit according to FIG. 5 realizes a divider ratio of 4, ie the signal at the output 23 of the frequency divider circuit according to FIG. 5 has a frequency reduced by a factor of 4 compared to the frequency of the clock signal CL. Fig. 6 shows the corresponding temporal profiles of the signals in Fig. 5. Here is in the Fig. a) the common clock signal CL, in part fig. b) the signal at the input D1 of the first flip-flop 21 corresponding to the signal at the output Y of the logic circuit 20 , in Teilfig. c) the signal at the output Q1 of the first flip-flop 21 corresponding to the signal at the input A of the logic circuit 20 and in Teilfig. d) the signal at the output Q2 of the second flip-flop 22 is represented in accordance with the signal at the input B of the logic circuit 20 or at the output 23 of the frequency divider circuit.

Fig. 7 zeigt ein weiteres Beispiel für eine Frequenz­ teilerschaltung gemäß der Erfindung mit einer Ketten­ schaltung aus drei D-Flipflops 31, 32, 33, die den Flipflops 11, 12, 13 der Fig. 1 entsprechen, sowie einer Logikschaltung 30 mit drei Eingängen A, B, C, die wiederum eine invertierende Rückkopplung vom Ausgang Q3 des dritten Flipflops 33 zum Eingang D1 des ersten Flipflops 31 bewirkt. Durch die Frequenzteilerschaltung gemäß Fig. 7 wird ein Teilerverhältnis von 6 erzeugt. In der Logik­ schaltung 30 werden die Signale an den Eingängen A, B, C wieder gemäß einer Äquivalenzfunktion verknüpft, deren Resultat über eine Antivalenzfunktion mit dem Signal am Eingang A verknüpft wird. In einer Abwandlung kann die Verknüpfung gemäß der Antivalenzfunktion auch mit dem Signal am Eingang C erfolgen. Fig. 7 shows another example of a frequency divider circuit according to the invention with a chain circuit of three D flip-flops 31 , 32 , 33 , which correspond to the flip-flops 11 , 12 , 13 of FIG. 1, and a logic circuit 30 with three inputs A, B, C, which in turn causes an inverting feedback from the output Q3 of the third flip-flop 33 to the input D1 of the first flip-flop 31 . A division ratio of 6 is generated by the frequency divider circuit according to FIG. 7. In the logic circuit 30 , the signals at the inputs A, B, C are again linked according to an equivalence function, the result of which is linked to the signal at the input A via an antivalence function. In a modification, the linkage according to the antivalence function can also take place with the signal at input C.

Die Signalverläufe der Schaltungsanordnung nach Fig. 7 sind in Fig. 8 unter Verwendung der erläuterten Bezugs­ zeichen dargestellt.The signal profiles of the circuit arrangement according to FIG. 7 are shown in FIG. 8 using the explained reference signs.

Ein drittes Beispiel für eine Frequenzteilerschaltung mit invertierender Rückkopplung ist in Fig. 9 aus vier Flipflops 41, 42, 43, 44 sowie einer Logikschaltung 40 mit vier Eingängen A, B, C, D gebildet. Die zugehörigen Signale finden sich in Fig. 10. Die Frequenzteiler­ schaltung nach Fig. 9 bildet ein Teilerverhältnis von 8; ein entsprechend gegenüber dem gemeinsamen Taktsignal CL frequenzgeteiltes Signal kann am Ausgang 23 der Frequenz­ teilerschaltung abgegriffen werden. In der Logik­ schaltung 40 werden die Signale an den Eingängen A bis D wieder gemäß einer Äquivalenzfunktion und deren Resultat gemäß einer Antivalenzfunktion mit dem Signal am Eingang A verknüpft. Anstelle des Signals am Eingang A kann zur Verknüpfung gemäß der Antivalenzfunktion auch ein Signal von einem der übrigen Eingänge B, C, D, der Logik­ schaltung 40 herangezogen werden.A third example of a frequency divider circuit with inverting feedback is formed in FIG. 9 from four flip-flops 41 , 42 , 43 , 44 and a logic circuit 40 with four inputs A, B, C, D. The associated signals can be found in Fig. 10. The frequency divider circuit according to Fig. 9 forms a division ratio of 8; a frequency-divided signal corresponding to the common clock signal CL can be tapped at the output 23 of the frequency divider circuit. In the logic circuit 40 , the signals at the inputs A to D are again linked according to an equivalence function and the result thereof according to an antivalence function with the signal at the input A. Instead of the signal at input A, a signal from one of the other inputs B, C, D, the logic circuit 40 can also be used for linking according to the antivalence function.

In Fig. 10 ist zusätzlich zur bestimmungsgemäßen Betriebs­ weise, in der alle Flipflops 41 bis 44 sich im zu jedem Zeitpunkt korrekten, "erlaubten" Zustand befinden, zu Beginn der Signalverläufe eine Abweichung von diesem Betriebszustand dargestellt. Es ist angenommen, daß das vierte Flipflop 44 an seinem Ausgang Q4 zu Beginn des in Fig. 10 dargestellten, zeitlichen Ausschnitts des Betriebs einen unkorrekten Schaltzustand aufweist, so daß am Aus­ gang Q4 ein hoher anstelle eines niedrigen Signalpegels auftritt. Dem nun folgenden Korrekturvorgang ist zugrunde­ gelegt, daß in der Logikschaltung 40 die durch eine Äqui­ valenzfunktion verknüpften Signale an den Eingängen A bis D über die Antivalenzfunktion mit dem Signal am Eingang A verbunden sind. Bei diesem Beispiel ist zu erkennen, daß schon nach der ersten Schaltflanke (ansteigende Flanke) im Taktsignal CL alle Flipflops wieder einen korrekten Schaltzustand aufweisen.In Fig. 10, in addition to the intended mode of operation, in which all flip-flops 41 to 44 are in the correct, "allowed" state at all times, a deviation from this operating state is shown at the beginning of the signal waveforms. It is assumed that the fourth flip-flop 44 has an incorrect switching state at its output Q4 at the beginning of the time segment of the operation shown in FIG. 10, so that a high instead of a low signal level occurs at the output Q4. The now following correction process is based on the fact that in logic circuit 40 the signals linked by an equivalence function at inputs A to D are connected to the signal at input A via the antivalence function. In this example it can be seen that already after the first switching edge (rising edge) in the clock signal CL all flip-flops have a correct switching state again.

Fig. 11 zeigt ein Ausführungsbeispiel einer Frequenz­ teilerschaltung mit vier D-Flipflops 51 bis 54 sowie einer eine nicht-invertierende Rückkopplung bildenden Logik­ schaltung 50. Dabei bilden die ersten drei Flipflops 51 bis 53 eine vom Ausgang Q3 des dritten Flipflops 53 an den Eingang D1 des ersten Flipflops 51 nicht-invertierend rückgekoppelte Kettenschaltung. Entsprechend werden der Logikschaltung 50 an drei Eingängen A, B, C die Signale von den Ausgängen Q1, Q2, Q3 der Flipflops 51, 52, 53 zugeleitet. Das Ausgangssignal Y der Logikschaltung 50 wird aus den Signalen an den Eingängen A, B, C nach Maß­ gabe einer NICHT-ODER-Funktion gebildet, wodurch wieder außer der Rückkopplung auch eine fehlerhafte Schalt­ zustände der Flipflops 51 bis 53 korrigierende Funktion verwirklicht ist. Die Funktion der Logikschaltung 50 zur Bildung des Signals an ihrem Ausgang Y kann auch dadurch beschrieben werden, daß das Signal am Ausgang Y einen hohen Signalpegel annimmt, wenn die Signale an allen Ein­ gängen A, B, C niedrige Signalpegel aufweisen. Anderen­ falls nimmt das Signal am Ausgang Y einen niedrigen Signalpegel ein. Fig. 11 shows an embodiment of a frequency divider circuit with four D flip-flops 51 to 54 and a logic circuit 50 forming a non-inverting feedback. The first three flip-flops 51 to 53 form a chain circuit which is non-invertively fed back from the output Q3 of the third flip-flop 53 to the input D1 of the first flip-flop 51 . Correspondingly, the signals from the outputs Q1, Q2, Q3 of the flip-flops 51 , 52 , 53 are fed to the logic circuit 50 at three inputs A, B, C. The output signal Y of the logic circuit 50 is formed from the signals at the inputs A, B, C in accordance with a NOR function, so that, in addition to the feedback, a faulty switching state of the flip-flops 51 to 53 correcting function is again realized. The function of the logic circuit 50 for forming the signal at its output Y can also be described in that the signal at the output Y assumes a high signal level when the signals at all inputs A, B, C have low signal levels. Otherwise, the signal at output Y assumes a low signal level.

Fig. 12 erläutert diese Funktionsweise anhand der Teilfigur a) bis e). Durch die Kettenschaltung aus den Flipflops bis 53 wird zyklisch ein Impuls hohen Signalpegels mit einer Dauer einer Periode des Taktsignals CL "hindurch­ geschoben". Im linken Teil des Diagramms der Fig. 12 ist für die Frequenzteilerschaltung nach Fig. 11 beispielhaft ein Ausgleichsvorgang für einen unkorrekten Schaltzustand des dritten Flipflops 53 dargestellt, dessen Ausgang Q3 zu Beginn der in Fig. 12 dargestellten Zeitverläufe anstelle eines niedrigen Signalpegels einen hohen Signalpegel auf­ weist, vgl. Fig. 12e). Dieser Fehler wird jedoch am dritten Flipflop 53 bereits an der ersten, dargestellten Schaltflanke des Taktsignals CL ausgeglichen, so daß im folgenden korrekte Verläufe der Signale an den Aus­ gängen Q1 bis Q3 erscheinen. FIG. 12 explains this mode of operation with reference to sub-figures a) to e). The chain connection from the flip-flops to 53 cyclically "pushes" a pulse of high signal level with a duration of one period of the clock signal CL. In the left part of the diagram in FIG. 12, a compensation process for an incorrect switching state of the third flip-flop 53 is shown as an example for the frequency divider circuit according to FIG. 11, the output Q3 of which at the beginning of the time profiles shown in FIG. 12 has a high signal level instead of a low signal level points, cf. Fig. 12e). However, this error is compensated for at the third flip-flop 53 on the first switching edge of the clock signal CL, so that the correct courses of the signals appear at the outputs Q1 to Q3.

Die Frequenzteilerschaltung nach Fig. 11 enthält weiterhin ein viertes Flipflop 54, welches für die Verwirklichung des Teilerverhältnisses der Frequenzteilerschaltung keine Bedeutung hat, da sein Ausgang Q4 nicht an den Eingang D1 des ersten Flipflops 51 der Kettenschaltung rückgekoppelt ist. Das vierte Flipflop 54, das sich im übrigen in gleicher Weise an die Kettenschaltung aus den ersten bis dritten Flipflops 51 bis 53 anschließt, wie diese selbst in die Kettenschaltung eingebunden sind, dient im wesent­ lichen der Reduzierung der Störungen durch die Umschalt­ vorgänge in den Flipflops der Kettenschaltung. Aus Fig. 12c) bis f), mittlerer und rechter Teil des Diagramms, ist erkennbar, daß jeder abfallenden Flanke des durch die Kettenschaltung wandernden Impulses mit hohem Signalpegel eine ansteigende Signalflanke des in der Kettenschaltung nachfolgenden Flipflops zugeordnet werden kann, so daß stets zwei einander komplementäre Schaltvor­ gänge auftreten, deren Störungseinflüsse sich wenigstens teilweise kompensieren. Ohne das vierte Flipflop 54 würde nun aber diese Kompensation bei der abfallenden Schalt­ flanke des Signals am Ausgang Q3 und auch bei der ansteigenden Signalflanke des Signals am Ausgang Q1 nicht stattfinden können, wodurch die Möglichkeit nieder­ frequenter Störungen gegeben ist. Um auch diese an sich geringfügige Störquelle auszuschalten, werden durch das vierte Flipflop 54 zwei weitere Schaltflanken zur Kompensation erzeugt.The frequency divider circuit of Fig. 11 further includes a fourth flip-flop 54, which has no importance for the achievement of the divider ratio of the frequency divider circuit, since its output Q4 51 of the derailleur is not fed back to the input D1 of the first flip-flop. The fourth flip-flop 54 , which is connected in the same way to the chain circuit from the first to third flip-flops 51 to 53 , as they themselves are incorporated in the chain circuit, is used in wesent union to reduce the interference from the switching processes in the flip-flops the derailleur. From Fig. 12c) to f), middle and right part of the diagram, it can be seen that each falling edge of the pulse traveling through the chain circuit with a high signal level can be assigned a rising signal edge of the flip-flop following in the chain circuit, so that always two each other Complementary switching operations occur, the interference influences at least partially compensate. Without the fourth flip-flop 54 , however, this compensation would not be able to take place on the falling switching edge of the signal at the output Q3 and also on the rising signal edge of the signal at the output Q1, as a result of which low-frequency interference is possible. In order to also switch off this interference source, which is minor in itself, the fourth flip-flop 54 generates two further switching edges for compensation.

Auch bei den vorstehend beschriebenen Ausführungsbei­ spielen mit einer Logikschaltung, die eine invertierende Rückkopplung bilden (Logikschaltungen 20, 30, 40), tritt eine gleichmäßige Verteilung der Schaltflanken auf. Zwar kompensieren sich bei dieser Bauform nicht jeweils zwei Schaltvorgänge, jedoch tritt an jeder Schaltflanke des Taktsignals CL lediglich eine Schaltflanke auf, so daß lediglich ein Störsignal geringer Amplitude und hoher Frequenz in der bereits beschriebenen Art entstehen kann, welches auf die zu verarbeitenden Nutzsignale nicht störend einwirkt; vgl. dazu Fig. 6c) und d), Fig. 8c) bis e) und Fig. 10c) bis f).Even in the exemplary embodiments described above, playing with a logic circuit which forms an inverting feedback (logic circuits 20 , 30 , 40 ), a uniform distribution of the switching edges occurs. In this design, two switching processes do not compensate for each other, but only one switching edge occurs on each switching edge of the clock signal CL, so that only an interference signal of low amplitude and high frequency can arise in the manner already described, which does not interfere with the useful signals to be processed acts; see. see Fig. 6c) and d), Fig. 8c) to e) and Fig. 10c) to f).

Drei weitere Ausführungsbeispiele für Frequenzteilerschal­ tungen mit einer eine nicht-invertierende Rückkopplung bildenden Logikschaltung sind in den Fig. 13 bis 15 wiedergegeben. Die Frequenzteilerschaltung nach Fig. 13 enthält eine Kettenschaltung aus fünf Flipflops 61 bis 65, von denen die ersten vier über eine Logikschaltung 60 auf den Eingang des ersten Flipflops 61 rückgekoppelt sind. Die Darstellung der Bezugszeichen der Flipflops 61 bis 65 ist aus zeichnerischen Gründen vereinfacht. Das Signal am Ausgang 23 der Frequenzteilerschaltung wird durch das Signal des Ausgangs Q5 des fünften Flipflops 65 in Fig. 13, durch das Signal am Ausgang Q6 des sechsten Flipflops 76 in Fig. 14 und durch das Signal am Ausgang Q7 des siebten Flipflops 87 in Fig. 15 gebildet. Durch die Frequenzteilerschaltung nach Fig. 13 wird ein Teiler­ verhältnis von 5, nach Fig. 14 von 6 und nach Fig. 15 von 7 verwirklicht. Die Logikschaltungen 60, 70, 80 bilden mit unterschiedlicher Zahl von Eingängen A bis D bzw. E bzw. F dieselbe logische Verknüpfung wie die Logik­ schaltung 50 aus Fig. 11, nämlich eine NICHT-ODER-Funktion.Three further exemplary embodiments for frequency divider circuits with a logic circuit forming a non-inverting feedback are shown in FIGS. 13 to 15. The frequency divider circuit of Fig. 13 includes a chain circuit composed of five flip-flops 61 to 65, of which the first four are fed back via a logic circuit 60 to the input of the first flip-flop 61st The representation of the reference numerals of the flip-flops 61 to 65 is simplified for drawing reasons. The signal at the output 23 of the frequency divider circuit is obtained by the signal from the output Q5 of the fifth flip-flop 65 in FIG. 13, by the signal at the output Q6 of the sixth flip-flop 76 in FIG. 14 and by the signal at the output Q7 of the seventh flip-flop 87 in FIG formed. 15,. By the frequency divider circuit of Fig. 13 is a divider ratio of 5, according to Fig. 14 and 6 in FIG. 15 realizes 7. The logic circuits 60 , 70 , 80 form with a different number of inputs A to D or E or F the same logic operation as the logic circuit 50 from FIG. 11, namely a NOR function.

Der Vergleich der Fig. 11, 13, 14 und 15 zeigt, daß für unterschiedliche Teilerverhältnisse sehr einfach ent­ sprechende Frequenzteilerschaltungen nach Art einer Anein­ anderreihung von Bausteinen erstellt werden können. Dies gilt auch für Frequenzteilerschaltungen mit invertierender Rückkopplung, vgl. die Fig. 5, 7 und 9. Bei zunehmendem Teilerverhältnis nimmt jedoch auch der Schaltungsaufwand, insbesondere auch für die Logikschaltung, entsprechend zu. The comparison of FIGS. 11, 13, 14 and 15 shows that, for different divider ratios, correspondingly simple frequency divider circuits can be created in the manner of a sequence of modules. This also applies to frequency divider circuits with inverting feedback, cf. Figs. 5, 7 and 9. With increasing division ratio, however, increases also the circuit complexity, especially for the logic circuit, accordingly.

Zur Beschränkung des Schaltungsaufwandes für die Logik­ schaltung kann bei den vorstehend beschriebenen Frequenz­ teilerschaltungen (aber auch bei entsprechend aufgebauten Zählerschaltungen) von einer Auswertung aller Ausgangs­ signale der Flipflops der Kettenschaltung abgesehen werden. Vielmehr wird aus der Gesamtzahl der Flipflops der Kettenschaltung eine Anzahl n von Flipflops ausgewählt, deren Ausgangssignale der Logikschaltung zugeleitet werden, wohingegen die Ausgangssignale der übrigen Flipflops, die nicht zu der ausgewählten Anzahl n gehören, für die Bewerkstelligung der Rückkopplung und der uner­ laubte Schaltzustände ausgleichenden Funktion unberück­ sichtigt bleiben.To limit the circuitry for the logic circuit can be at the frequency described above divider circuits (but also with appropriately constructed Counter circuits) from an evaluation of all output signals of the flip-flops of the derailleur apart will. Rather, the total number of flip-flops Derailleur selected a number n of flip-flops, whose output signals are fed to the logic circuit the output signals of the others Flip-flops that do not belong to the selected number n for managing the feedback and the un allowed switching states compensating function unaffected stay sighted.

Ein Beispiel für eine derart aufgebaute Frequenzteiler­ schaltung ist in Fig. 16 dargestellt. Darin bilden Flipflops 91 bis 96 eine Kettenschaltung, die über eine Logikschaltung 90 vom Ausgang Q6 des sechsten Flipflops 96 auf den Eingang D1 (in Fig. 17 vereinfacht mit D bezeich­ net) des ersten Flipflops 91 rückgekoppelt ist. Diese Rückkopplung wird von der Logikschaltung 90 vorgenommen; ihr wird dazu das Signal vom Ausgang Q6 des sechsten Flipflops 96, welches außerdem das Ausgangssignal der Frequenzteilerschaltung an deren Ausgang 23 bildet, über einen Eingang C zugeleitet. Zur Verwirklichung der Korrek­ tur unerlaubter Schaltzustände erhält die Logik­ schaltung 90 ferner über einen Eingang A das Signal vom Ausgang Q1 des ersten Flipflops 91 und über einen Eingang B das Signal vom Ausgang Q4 des vierten Flipflops 94. Zur zeichnerischen Vereinfachung sind auch von den letztgenannten Flipflops die Ausgänge in Fig. 16 nur mit Q bezeichnet.An example of such a frequency divider circuit is shown in Fig. 16. In it, flip-flops 91 to 96 form a chain circuit, which is fed back via a logic circuit 90 from the output Q6 of the sixth flip-flop 96 to the input D1 (denoted in FIG. 17 with D) of the first flip-flop 91 . This feedback is done by logic circuit 90 ; For this purpose, the signal from the output Q6 of the sixth flip-flop 96 , which also forms the output signal of the frequency divider circuit at its output 23, is fed via an input C. In order to implement the correction of illegal switching states, the logic circuit 90 also receives the signal from the output Q1 of the first flip-flop 91 via an input A and the signal from the output Q4 of the fourth flip-flop 94 via an input B. To simplify the drawing, the outputs of the last-mentioned flip-flops are only designated Q in FIG. 16.

Die Logikschaltung 90 gleicht in ihrem Aufbau der Logik­ schaltung 30 des Ausführungsbeispiels nach Fig. 7. Trotz der doppelten Anzahl von Flipflops in der Kettenschaltung im Vergleich zu Fig. 7 und damit der Verwirklichung eines demgegenüber verdoppelten Teilerverhältnisses wird also für die Logikschaltung kein erhöhter Schaltungsaufwand benötigt. Dieser Vorteil wird allerdings im Mittel durch eine gegenüber einer Anordnung wie derjenigen nach Fig. 14 mit der dortigen Logikschaltung 70 etwas erhöhte Zeit­ spanne zum Ausgleichen unerlaubter Schaltzustände erkauft, jedoch ist dieser Nachteil gegenüber dem Vorteil der Schaltungsvereinfachung und damit insbesondere der Platz­ ersparnis bei einer auf einem Halbleiterkörper integrier­ ten Schaltung gering.The logic circuit 90 is similar in structure to the logic circuit 30 of the embodiment according to FIG. 7. Despite the double number of flip-flops in the chain circuit compared to FIG. 7 and thus the realization of a doubled division ratio, no increased circuit complexity is required for the logic circuit . This advantage is, however, bought on average by a somewhat longer period of time to compensate for unauthorized switching states compared to an arrangement such as that according to FIG. 14 with the logic circuit 70 there, but this disadvantage is compared to the advantage of simplifying the circuit and thus, in particular, the space saved in one a semiconductor body integrated circuit low.

Im Ausführungsbeispiel nach Fig. 16 ist die ausgewählte Anzahl n der Flipflops gleich 3 bei einer Gesamtanzahl FF der Flipflops von 6. Verallgemeinert wird die ausgewählte Anzahl n größer oder gleich dem um 1 erhöhten auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 ver­ minderten Gesamtzahl FF der Flipflops gewählt. Diese Bemessungsregel bewirkt, daß zu jeder Kettenschaltung eine für eine funktionstüchtige Korrektur unerlaubter Schalt­ zustände erforderliche Mindestanzahl von Signalen der Ausgänge der Flipflops ausgewertet wird. Je nachdem, ob eine invertierende oder eine nicht-invertierende Rück­ kopplung vorgesehen ist, wird durch diese Logikschaltungen wieder die schon beschriebene, logische Verknüpfung einge­ setzt; die Logikschaltung 90 in Fig. 16 ist für eine invertierende Rückkopplung ausgelegt. Für eine sichere Funktionsweise enthält die ausgewählte Anzahl n der Flipflops stets das erste und das letzte Flipflop der Kettenschaltung. In Fig. 16 sind dies die mit den Ein­ gängen A und C verbundenen Flipflops 91 bzw. 96.In the exemplary embodiment according to FIG. 16, the selected number n of flip-flops is 3 for a total number FF of flip-flops of 6. In general, the selected number n is greater than or equal to the dual logarithm of the total number reduced by 1 and rounded down to an integer FF of the flip-flops selected. This dimensioning rule means that for each derailleur a minimum number of signals of the outputs of the flip-flops required for a functional correction of unauthorized switching states is evaluated. Depending on whether an inverting or a non-inverting feedback is provided, the logic combination already described is used again by these logic circuits; the logic circuit 90 in FIG. 16 is designed for an inverting feedback. For a safe functioning, the selected number n of flip-flops always contains the first and the last flip-flop of the chain circuit. In Fig. 16 these are the junctions with the A and C A connected flip-flops 91 and 96, respectively.

Aus der im Anschluß an diese Beschreibung aufgeführten TABELLE ist eine Übersicht über Ausführungsbeispiele von Frequenzteilerschaltungen mit einer Gesamtzahl FF von Flipflops innerhalb der Kettenschaltung zwischen 3 und 17 abgedruckt. Diese TABELLE gibt in der zweiten, mit FF bezeichneten Spalte die Gesamtanzahl FF der Flipflops der Kettenschaltung wieder, in der dritten mit n bezeichneten Spalte die zugehörige, ausgewählte Anzahl n der einzelnen, in je einer Zeile der Tabelle abgedruckten Ausführungs­ beispiele. Die aufgeführten Beispiele beinhalten lediglich diejenigen Kombinationen, bei denen die ausgewählte Anzahl n für die jeweils zugehörige Gesamtanzahl FF ein Minimum darstellt und damit der Schaltungsaufwand minimal wird; weitere Kombinationen mit zu derselben Gesamtanzahl FF größeren Werten von n sind ebensogut möglich, jedoch nicht explizit wiedergegeben.From the listed following this description TABLE is an overview of exemplary embodiments of  Frequency divider circuits with a total FF of Flip-flops within the derailleur between 3 and 17 printed. This TABLE gives in the second, with FF designated column the total number FF of the flip-flops Derailleur again, in the third designated n Column the associated selected number n of each, execution printed in one row of the table examples. The examples listed only include those combinations in which the selected Number n for the associated total number of FF Represents minimum and thus the circuitry effort minimal becomes; other combinations with the same total number FF larger values of n are equally possible, however not explicitly reproduced.

In den nachfolgenden Spalten, die mit den Zahlen 1 bis 17 entsprechend dem ersten bis siebzehnten Flipflop der Kettenschaltung gekennzeichnet sind, enthält die TABELLE Informationen darüber, welche der Flipflops der Ketten­ schaltung mit ihren Ausgängen mit der Logikschaltung verbunden sind. Eine Verbindung ist dabei mit "X" symboli­ siert, nicht angeschlossene Flipflops sind mit einem waagerechten Strich markiert. Die TABELLE bezieht sich bevorzugt auf die Gestaltung von Frequenzteilerschaltungen und zugehörigen Logikschaltungen mit invertierender Rück­ kopplung.In the following columns, the numbers 1 to 17 corresponding to the first to seventeenth flip-flops Derailleur are identified in the TABLE Information about which of the flip-flops of the chains circuit with its outputs with the logic circuit are connected. A connection is symbolic with "X" not connected flip-flops are with a marked horizontal line. The TABLE is related preferably on the design of frequency divider circuits and associated logic circuits with inverting back coupling.

Das Beispiel in der ersten Zeile der TABELLE für eine Gesamtanzahl FF von 3 findet sich in Fig. 7 wieder, und aus dem Ausführungsbeispiel der Fig. 9 gelangt man zu dem Beispiel in der zweiten Zeile der TABELLE für die Gesamt­ anzahl FF der Flipflops von 4, indem in Fig. 9 das Signal vom Ausgang Q2 des zweiten Flipflops 42 für eine Auswertung in der Logikschaltung unberücksichtigt gelassen und anstelle der Logikschaltung 40 der Fig. 9 die Logik­ schaltung 30 der Fig. 7 eingesetzt wird, in der dann dem dortigen Eingang B das Signal vom Ausgang Q3 des dritten Flipflops 43 und dem Eingang C das Signal vom Ausgang Q4 des vierten Flipflops 44 zugeleitet wird.The example in the first line of the TABLE for a total number FF of 3 can be found in FIG. 7, and from the exemplary embodiment in FIG. 9 one arrives at the example in the second line of the TABLE for the total number FF of flip-flops of 4 , in Fig. 9, the signal from the output Q2 of the second flip-flop 42 is not taken into account for evaluation in the logic circuit and instead of the logic circuit 40 of FIG. 9, the logic circuit 30 of FIG. 7 is used, in which the input B there the signal from the output Q3 of the third flip-flop 43 and the input C the signal from the output Q4 of the fourth flip-flop 44 is fed.

Zwei weitere Beispiele aus der TABELLE sind in den Fig. 17 und 18 wiedergegeben. Fig. 17 zeigt eine Kettenschaltung aus acht Flipflops 101 bis 108, für die zur Verwirklichung einer invertierenden Rückkopplung wiederum nur eine Logik­ schaltung 100 mit drei Eingängen A, B und C erforderlich ist. Außer dem ersten Flipflop 101 und dem letzten Flipflop 108 der Kettenschaltung wird noch das sechste Flipflop 106 mit seinem Ausgangssignal für die Speisung der Logikschaltung 100 der Fig. 17 herangezogen. Dieses Ausführungsbeispiel wird durch die zweite Zeile des Tabellenteils für eine Gesamtanzahl FF von 8 symbolisiert. Das Beispiel nach Fig. 18 mit einer aus einer Gesamt­ anzahl FF von 17 Flipflops 111 bis 119, 1110 bis 1117 gebildeten Kettenschaltung sowie einer Logikschaltung 110 mit fünf Eingängen A bis E findet sich im letzten Abschnitt der TABELLE in der vorletzten Zeile.Two other examples from the TABLE are shown in FIGS . 17 and 18. Fig. 17 shows a chain circuit of eight flip-flops 101 to 108 , for the implementation of an inverting feedback again only a logic circuit 100 with three inputs A, B and C is required. In addition to the first flip-flop 101 and the last flip-flop 108 of the chain circuit, the sixth flip-flop 106 with its output signal is also used to supply the logic circuit 100 of FIG. 17. This exemplary embodiment is symbolized by the second line of the table part for a total number FF of 8. The example of FIG. 18 with a chain circuit formed from a total number FF of 17 flip-flops 111 to 119 , 1110 to 1117 and a logic circuit 110 with five inputs A to E can be found in the last section of the TABLE in the penultimate line.

Die in der TABELLE in der ersten, mit "OP" bezeichneten Spalte durch einen Stern hervorgehobenen Zeilen kennzeich­ nen Frequenzteilerschaltungen mit einer im Mittel besonders kurzen Zeitdauer zur Korrektur unerlaubter Schaltzustände der Flipflops. Die Zeitspanne, in der ein unerlaubter Schaltzustand korrigiert wird, hängt im all­ gemeinen von der Art dieses Schaltzustandes ab. Wird aus einer Vielzahl repräsentativer Fälle oder in vorteilhafter Weise aus allen möglichen, fehlerhaften Schaltzuständen der Kettenschaltung der Flipflops ein Mittelwert für die Zeitspanne zur Korrektur der Schaltzustände gebildet, ergibt sich für die durch den Stern hervorgehobenen Zeilen der TABELLE der Minimalwert für alle Kombinationen zu jeweils einer Gesamtzahl FF von Flipflops. Das Ausführungsbeispiel nach Fig. 18 stellt einen solchen Fall dar.The lines highlighted by an asterisk in the TABLE in the first column labeled "OP" denote frequency divider circuits with a particularly short duration on average for correcting unauthorized switching states of the flip-flops. The time period in which an unauthorized switching state is corrected generally depends on the type of this switching state. If a mean value for the time period for the correction of the switching states is formed from a large number of representative cases or advantageously from all possible faulty switching states of the chain connection of the flip-flops, the minimum value for all combinations of one results for the lines of the TABLE highlighted by the asterisk Total number of FF of flip-flops. The exemplary embodiment according to FIG. 18 represents such a case.

Fig. 19 zeigt blockschematisch ein Beispiel für einen Aufbau einer Logikschaltung für invertierende Rück­ kopplung, wie sie in den Ausführungsbeispielen gemäß den Fig. 5, 7, 9, 16, 17 und 18 Verwendung finden kann. Die Eingänge A, B, C, D, . . . der Logikschaltung 20, 30, 40, 90, 100 bzw. 110 werden mit Eingängen eines Äquivalenz­ gatters 24 verbunden, welches an seinem Ausgang 26 ein Signal abgibt, welches dem Resultat einer Verknüpfung der Signale an den Eingängen A, B, C, D, . . . gemäß einer Äquivalenzfunktion entspricht. Das Signal vom Ausgang 26 des Äquivalenzgatters 24 wird einem Eingang eines Antivalenzgatters 25 zugeführt, dessen zweitem Eingang das Signal vom Eingang A zugeleitet wird. Die dem Antivalenz­ gatter 25 zugeführten Signale werden darin gemäß einer Antivalenzfunktion verknüpft und als Ausgangssignal Y der Logikschaltung 20, 30, 40, 90, 100 bzw. 110 abgegeben. Fig. 19 shows a block diagram of an example of a structure of a logic circuit for inverting feedback, as it can be used in the embodiments of FIGS. 5, 7, 9, 16, 17 and 18. The inputs A, B, C, D,. . . the logic circuit 20 , 30 , 40 , 90 , 100 and 110 are connected to inputs of an equivalence gate 24 which emits a signal at its output 26 which is the result of a combination of the signals at the inputs A, B, C, D, . . . according to an equivalence function. The signal from the output 26 of the equivalence gate 24 is fed to an input of an antivalence gate 25 , the second input of which is supplied with the signal from the input A. The signals supplied to the antivalence gate 25 are linked therein in accordance with an antivalence function and output as the output signal Y of the logic circuit 20 , 30 , 40 , 90 , 100 or 110 .

Fig. 20 zeigt als Ausführungsbeispiel für eine Logik­ schaltung 50, 60, 70 bzw. 80 ein NICHT-ODER-Gatter 55, durch welches die Eingänge A, B, C, D, . . . dieser Logik­ schaltungen im Sinne einer Korrektur unerlaubter Schalt­ zustände und einer nicht-invertierenden Rückkopplung zum Ausgangssignal am Ausgang Y dieser Logikschaltungen verknüpft werden. Fig. 20 shows an embodiment of a logic circuit 50 , 60 , 70 and 80, a NOR gate 55 through which the inputs A, B, C, D,. . . this logic circuits in the sense of a correction of unauthorized switching states and a non-inverting feedback to the output signal at the output Y of these logic circuits are linked.

Fig. 21 zeigt als Beispiel für den detaillierten Aufbau einer Logikschaltung eine Anordnung in sogenannter dyna­ mischer CMOS-Technik mit drei Eingängen A, B und C für eine nicht-invertierende Rückkopplung. Beispielsweise kann die Logikschaltung 50 nach Fig. 11 oder das NICHT-ODER-Gatter 55 gemäß Fig. 20 in der Art der Fig. 21 aufgebaut sein. Die Logikschaltung nach Fig. 21 weist als Lade­ transistor 120 einen P-Kanal-Transistor auf, dessen Sourceanschluß mit dem positiven Pol 121 einer nicht dar­ gestellten Speisespannungsklemme verbunden ist. Der Drain­ anschluß des Ladetransistors 120 ist mit einem den Ausgang Y der Logikschaltung nach Fig. 21 bildenden Schaltungspunkt verbunden. Der Gateanschluß des Lade­ transistors 120 ist mit einem Arbeitstakteingang 122 verbunden, dem ein Arbeitstakt CLV zugeführt wird. Fig. 21 shows an example of the detailed structure of a logic circuit an arrangement in so-called dynamic CMOS technology with three inputs A, B and C for a non-inverting feedback. For example, the logic circuit 50 according to FIG. 11 or the NOR gate 55 according to FIG. 20 can be constructed in the manner of FIG. 21. The logic circuit according to FIG. 21 has a P-channel transistor as a charging transistor 120 , the source connection of which is connected to the positive pole 121 of a supply voltage terminal (not shown). The drain of the charging transistor 120 is connected to a circuit point forming the output Y of the logic circuit according to FIG. 21. The gate terminal of the charging transistor 120 is connected to an operating clock input 122 , to which an operating clock CLV is supplied.

Von dem den Ausgang Y bildenden Schaltungspunkt sind drei Strompfade an Masse 123 gelegt, die mit je einem der Eingänge A, B bzw. C korrespondieren. Jeder dieser Strom­ pfade besteht aus zwei bezüglich ihrer Drain-Source-Strecken in Reihe geschalteten N-Kanal-Transistoren, von denen je einer einen Freigabetransistor 124, 125 bzw. 126 und der zweite einen dem entsprechenden Eingang A, B bzw. C zugeordneten Entladetransistor 127, 128 bzw. 129 bildet. Die Drainanschlüsse der Freigabetransistoren 124, 125, 126 sind mit dem Ausgang Y, die Sourceanschlüsse dieser Tran­ sistoren jeweils mit dem Drainanschluß des zugehörigen Entladetransistors 127, 128 bzw. 129 und deren Source­ anschlüsse gemeinsam mit Masse verbunden. Die Gate­ anschlüsse der Freigabetransistoren 124, 125 bzw. 126 sind gemeinsam mit dem Arbeitstakteingang 122, die Gate­ anschlüsse der Entladetransistoren 127, 128 bzw. 129 je mit dem zugehörigen Eingang A, B bzw. C verbunden. Parallel zu diesen drei Strompfaden ist zwischen dem Ausgang Y und Masse ein Kondensator 130 angeordnet.From the circuit point forming the output Y, three current paths are connected to ground 123 , each of which corresponds to one of the inputs A, B or C. Each of these current paths consists of two N-channel transistors connected in series with respect to their drain-source paths, one of which has an enable transistor 124 , 125 and 126 and the second one a discharge transistor assigned to the corresponding input A, B and C, respectively 127 , 128 and 129 forms. The drain connections of the release transistors 124 , 125 , 126 are connected to the output Y, the source connections of these transistors are each connected to the drain connection of the associated discharge transistor 127 , 128 and 129 and their source connections to ground. The gate connections of the release transistors 124 , 125 and 126 are connected together with the working clock input 122 , the gate connections of the discharge transistors 127 , 128 and 129 each with the associated input A, B and C, respectively. A capacitor 130 is arranged in parallel with these three current paths between the output Y and ground.

Fig. 22 zeigt anhand einiger beispielhafter Signalverläufe für den Arbeitstakt CLV, der vorzugsweise aus dem Takt­ signal CL abgeleitet sein kann, den Signalen an den Ein­ gängen A, B und C sowie dem Ausgang Y die Funktionsweise der Logikschaltung nach Fig. 21. Der Arbeitstakt CLV besteht aus einer Folge von kurzen Rechteckimpulsen niedrigen Signalpegels, zwischen denen ein hoher Signal­ pegel vorliegt. In den Zeitintervallen hohen Signalpegels sperrt der Arbeitstakt CLV den Ladetransistor 120, dagegen sind die Freigabetransistoren 124, 125, 126 leitend geschaltet. Während der Impulse niedrigen Signalpegels leitet der Ladetransistor 120, die Freigabetransistoren 124, 125, 126 sind gesperrt. Somit wird der Konden­ sator 130 nur während der Impulse niedrigen Signalpegels des Arbeitstaktes CLV aus dem positiven Pol 121 der Speisespannungsquelle aufgeladen. Fig. 22 shows, based on some exemplary waveforms for the operating cycle CLV, which can preferably be derived from the clock signal CL, the signals at the inputs A, B and C and the output Y, the operation of the logic circuit of FIG. 21. The operating cycle CLV consists of a sequence of short square-wave pulses of low signal level, between which there is a high signal level. In the time intervals of high signal levels, the operating clock CLV blocks the charging transistor 120 , on the other hand the enable transistors 124 , 125 , 126 are turned on . During the low signal level pulses, the charging transistor 120 conducts, the release transistors 124 , 125 , 126 are blocked. Thus, the capacitor 130 is charged only during the low signal level pulses of the operating clock CLV from the positive pole 121 of the supply voltage source.

Solange an allen Eingängen A, B und C ein niedriger Signalpegel anliegt, sind alle Entladetransistoren 127, 128, 129 gesperrt. Der Kondensator 130 kann nicht entladen werden, am Ausgang Y liegt konstant ein hoher Signalpegel an.As long as a low signal level is present at all inputs A, B and C, all discharge transistors 127 , 128 , 129 are blocked. The capacitor 130 cannot be discharged, there is a constant high signal level at the output Y.

Wird wenigstens an einen der Eingänge A, B, C ein hoher Signalpegel angelegt, wird über den korrespondierenden Strompfad während der Zeitintervalle hohen Signalpegels des Arbeitstaktes CLV eine Entlademöglichkeit für den Kondensator 130 geschaffen. In diesen Zeitintervallen tritt dann am Ausgang Y ein niedriger Signalpegel auf. In Fig. 22 ist dies aus dem Signalverlauf für den Ausgang Y entnehmbar.If a high signal level is applied to at least one of the inputs A, B, C, a discharge possibility for the capacitor 130 is created via the corresponding current path during the time intervals of high signal level of the operating cycle CLV. In these time intervals, a low signal level then appears at output Y. In Fig. 22 it can be seen from the waveform for the output Y.

Die Logikschaltung nach Fig. 21 ist durch ihren modularen Aufbau leicht für eine beliebig vorgebbare Anzahl von Eingängen A, B, C, usw. auslegbar.The logic circuit according to FIG. 21 can easily be designed for any number of inputs A, B, C, etc., due to its modular structure.

Zur Verwirklichung größerer Teilerverhältnisse wird ein niedriger Schaltungsaufwand dadurch erzielt, daß wenigstens zwei Frequenzteilerschaltungen der vorstehend beschriebenen Art miteinander in Kaskade angeordnet sind. A is used to achieve larger divider ratios low circuit effort achieved in that at least two frequency divider circuits of the above described type are arranged in cascade with each other.  

Eine derartige Anordnung zeigt Fig. 23. Darin sind zwei Frequenzteilerschaltungen 131, 132 der vorstehend beschriebenen Art vereinfacht als Blöcke mit den Taktein­ gängen T der darin enthaltenen Kettenschaltungen von Flipflops sowie den Ausgängen Q1 der jeweils ersten Flipflops der Kettenschaltungen und den Ausgängen Qn der jeweils letzten Flipflops der Kettenschaltungen darge­ stellt. Die Kaskadenschaltung der beiden Frequenzteiler­ schaltungen 131, 132 wird dadurch erhalten, daß aus der ersten Frequenzteilerschaltung 131 durch logische Verknüpfung der Signale vom Ausgang Q1 des ersten Flipflops und vom Ausgang Qn des letzten Flipflops in einem UND-Gatter 133 ein Taktsignal abgeleitet wird, das dem Takteingang T der nachfolgenden Frequenzteiler­ schaltung 132 zugeleitet wird. Während dem Takteingang T der ersten Frequenzteilerschaltung 131 das Taktsignal CL, dessen Frequenz geteilt werden soll, zugeführt wird, wird durch Verknüpfung der Signale von den Ausgängen Q1 und Qn des ersten bzw. letzten Flipflops der Frequenzteiler­ schaltung 132 in einem UND-Gatter 134 das erwünschte, frequenzgeteilte Signal erhalten und über einen Ausgang 135 der Kaskadenschaltung abgegeben.Such an arrangement is shown in FIG. 23. In this, two frequency divider circuits 131 , 132 of the type described above are simplified as blocks with the clock inputs T of the chain circuits of flip-flops contained therein and the outputs Q1 of the first flip-flops of the chain circuits and the outputs Qn of the last ones The flip-flops of the derailleurs are Darge. The cascade circuit of the two frequency divider circuits 131, 132 is obtained by the fact that a clock signal is derived from the first frequency divider circuit 131 by logically combining the signals from the output Q1 of the first flip-flop and by the output Qn of the last flip-flop in an AND gate 133, which the Clock input T of the subsequent frequency divider circuit 132 is supplied. While the clock input T of the first frequency divider circuit 131, the clock signal CL, the frequency of which is to be divided, is supplied, the combination of the signals from the outputs Q1 and Qn of the first and last flip-flops of the frequency divider circuit 132 in an AND gate 134 is the desired receive frequency-divided signal and output via an output 135 of the cascade circuit.

Fig. 24 zeigt eine andere Möglichkeit zur Erzielung höherer Teilerverhältnisse mit geringem Schaltungsaufwand. In diesem Beispiel sind drei Frequenzteilerschaltungen 141, 142, 143 mit ihren Takteingängen T gemeinsam an einen das in seiner Frequenz zu teilende Taktsignal CL führenden Anschluß gelegt. Die Ausgänge Qn des jeweils letzten Flipflops der Kettenschaltungen der Frequenzteiler­ schaltungen 141, 142, 143 sind Eingängen eines UND-Gatters 140 zugeführt. Dieses bildet daraus gemäß einer UND-Ver­ knüpfung das erwünschte, frequenzgeteilte Ausgangs­ signal und gibt dieses an einem Ausgang 144 ab. Die Schaltungsanordnung nach Fig. 24 arbeitet nach dem Prinzip des kleinsten, gemeinsamen Vielfachen der Teilerverhält­ nisse der einzelnen Frequenzteilerschaltungen 141, 142, 143. Wie bei der Schaltungsanordnung nach Fig. 23 ergibt sich das resultierende Teilerverhältnis somit aus dem Produkt der Teilerverhältnisse der einzelnen Frequenz­ teilerschaltungen. Dabei ist jedoch darauf zu achten, daß die Teilerverhältnisse der einzelnen Frequenzteiler­ schaltungen keine gemeinsamen Primfaktoren aufweisen, da sonst instabile Betriebszustände auftreten können. Fig. 24 shows another possibility to achieve higher divider ratios with a low circuit complexity. In this example, three frequency divider circuits 141 , 142 , 143 are connected with their clock inputs T together to a terminal carrying the clock signal CL to be divided in frequency. The outputs Qn of the last flip-flop of the chain circuits of the frequency divider circuits 141 , 142 , 143 are inputs to an AND gate 140 . This forms the desired frequency-divided output signal according to an AND operation and outputs this to an output 144 . The circuit of Fig. 24 operates on the principle of the smallest common multiple of the divider behaves nit of each frequency divider circuits 141, 142, 143. As in the circuit arrangement according to FIG. 23, the resulting divider ratio thus results from the product of the divider ratios of the individual frequency divider circuits. However, it must be ensured that the divider ratios of the individual frequency divider circuits have no common prime factors, since otherwise unstable operating states can occur.

Die gemäß Fig. 24 nach dem Prinzip des kleinsten, gemein­ samen Vielfachen aufgebauten Teilerschaltungen sind bezüglich der angestrebten Störfreiheit leichter hand­ habbar, da alle darin aufgenommenen Frequenzteiler­ schaltungen mit demselben Taktsignal betrieben und damit mit derselben Frequenz geschaltet werden. Demgegenüber wird bei den kaskadierten Teilerschaltungen gemäß Fig. 23 die jeweils nachfolgende Frequenzteilerschaltung mit einer entsprechend niedrigeren Frequenz getaktet. Durch störarme oder möglichst störfreie Auslegung der einzelnen Frequenz­ teilerschaltungen muß dann gewährleistet werden, daß sich nicht zu bestimmten Zeitpunkten Umschaltvorgänge aus den einzelnen Frequenzteilerschaltungen häufen. Eine kaska­ dierte Anordnung gemäß Fig. 23 bietet aber eine eine größere Flexibilität in der Auswahl der zu verwirk­ lichenden Teilerverhältnisse.The FIG. 24 constructed according to the principle of the smallest common multiple of seed divider circuits with respect to the desired freedom from interference Habbar easier to handle, since all frequency divider circuits incorporated therein with the same clock signal operated, and thus connected with the same frequency. In contrast, in the cascaded divider circuits according to FIG. 23, the subsequent frequency divider circuit is clocked at a correspondingly lower frequency. Low-interference or interference-free design of the individual frequency divider circuits must then ensure that switching processes from the individual frequency divider circuits do not accumulate at certain points in time. A cascaded arrangement according to FIG. 23 offers greater flexibility in the selection of the divider ratios to be realized.

In Abwandlung der Schaltungsanordnung nach Fig. 23 kann man bei mit nicht-invertierender Rückkopplung ausgeführten Frequenzteilerschaltungen 131 bzw. 132 auf die UND-Gatter 133 bzw. 134 verzichten und statt dessen das Signal vom Ausgang Qn oder auch vom Ausgang jedes anderen Flipflops der zugehörigen Kettenschaltung unmittelbar dem Takteingang der nachfolgenden Frequenzteilerschaltung oder dem Ausgang 135 der Kaskadenschaltung zuleiten. In a modification of the circuit of Fig. 23 can be dispensed with and, instead, the signal from the output Qn or from the output of each of the other flip-flops of the corresponding chain circuit with non-inverting feedback frequency divider circuits running 131 and 132 to the AND gates 133 and 134, respectively direct to the clock input of the subsequent frequency divider circuit or the output 135 of the cascade circuit.

Die Bauformen der Kaskadierung und nach dem Prinzip des kleinsten, gemeinsamen Vielfachen können auch kombiniert werden derart, daß anstelle einer der Schaltungen 131, 132 eine Anordnung nach dem kleinsten, gemeinsamen Vielfachen eingesetzt oder umgekehrt anstelle der Schaltungen 141, 142 oder 143 eine Kaskade verwendet wird.The types of cascading and the principle of the smallest common multiple can also be combined in such a way that an arrangement according to the smallest common multiple is used instead of one of the circuits 131 , 132 or, conversely, a cascade is used instead of the circuits 141 , 142 or 143 .

Die vorstehend beschriebenen Schaltungsanordnungen sind vorzugsweise verwendbar in Anordnungen mit phasenver­ riegelten Schleifen als sogenannte Schleifenteiler. Diese benötigen oft sehr hohe Teilerverhältnisse, so daß Binär­ zähler bzw. -teiler herkömmlicher Bauart entsprechend starke Störungen verursachen würden. Insbesondere bei einer Verwendung in Signalverarbeitungsschaltungen aus dem Bereich der analogen Videosignalverarbeitung, die sehr empfindlich gegen Störungen sind, können dann mit der Erfindung starke Verringerungen oder sogar Auslöschungen der bisher vorhandenen Störeinflüsse erzielt werden. The circuit arrangements described above are preferably usable in arrangements with phasing locked loops as so-called loop dividers. These often require very high divider ratios, so binary counter or divider of conventional design accordingly would cause severe interference. Especially at a use in signal processing circuits from the Area of analog video signal processing that very sensitive to interference, can then with the Invention sharp reductions or even extinctions of the existing interference.  

Tabelle table

Claims (9)

1. Frequenzteilerschaltung mit einer Gesamtanzahl (FF) bezüglich ihrer Datenein- und -ausgänge in Kettenschaltung angeordneter Flipflops (11, . . . , 16) sowie einer Logik­ schaltung (20, 30, . . . ) zur Beeinflussung eines einem ersten (11) in der Kettenschaltung der Flipflops (11, . . . , 16) zugeführten Eingangssignals in Abhängigkeit von Ausgangs­ signalen der Flipflops (11, . . . , 16), wobei die Flipflops (11, . . . , 16) gemeinsam getaktet werden, dadurch gekennzeichnet, daß der Logikschaltung (20, 30, . . . ) Ausgangssignale einer aus der Gesamtanzahl (FF) der Flipflops (11, . . . , 16) ausgewählten Anzahl (n) von Flipflops, die größer oder gleich dem um 1 erhöhten, auf eine ganze Zahl abgerundeten dualen Logarithmus der um 1 verminderten Gesamt­ anzahl (FF) ist, zugeführt und in der Logikschaltung zu einem Eingangssignal für das erste Flipflop der Kettenschaltung entweder nach Maßgabe einer NICHT-ODER-Funktion oder gemäß einer Äquivalenzfunktion, deren Resultat über eine Antivalenz­ funktion mit dem Ausgangssignal eines der Flipflops (11, . . . , 16) kombiniert ist, verknüpft werden.1. frequency divider circuit with a total number (FF) with respect to their data inputs and outputs in a chain arrangement of flip-flops ( 11, ..., 16 ) and a logic circuit ( 20 , 30, ...) For influencing a first ( 11 ) in the derailleur (.. 11,., 16) of the flip-flop supplied input signal in response to output signals of flip-flops (11,..., 16), wherein the flip-flops (11,..., 16) are clocked together, characterized characterized in that the logic circuit ( 20 , 30, ...) output signals of a number (n) of flip-flops selected from the total number (FF) of flip-flops ( 11, ..., 16 ) which are greater than or equal to that increased by 1, to an integer rounded dual logarithm of the total number reduced by 1 (FF), is supplied and in the logic circuit to an input signal for the first flip-flop of the chain circuit either according to a NOR function or according to an equivalence function, de Ren result via an antivalence function with the output signal of one of the flip-flops ( 11 ,. . . , 16 ) is combined. 2. Frequenzteilerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) der Flipflops das erste (11, . . .) und das letzte Flipflop (16, . . .) der Kettenschaltung enthält.2. Frequency divider circuit according to claim 1, characterized in that the selected number (n) of flip-flops contains the first ( 11 ,...) And the last flip-flop ( 16 ,...) Of the chain circuit. 3. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Flipflops (11, . . . , 16) als D-Flipflops ausgebildet sind.3. Frequency divider circuit according to one of the preceding claims, characterized in that the flip-flops ( 11, ..., 16 ) are designed as D flip-flops. 4. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) bezüglich der Gesamtanzahl (FF) der Flipflops sowie die Anordnung der zur ausgewählten Anzahl (n) gehörenden Flipflops in der Kettenschaltung gemäß der TABELLE bestimmt ist.4. Frequency divider circuit according to one of the preceding Expectations, characterized in that the selected number (n) regarding the total number (FF) of flip-flops and the  Arrangement of the flip-flops belonging to the selected number (n) in the derailleur is determined according to the TABLE. 5. Frequenzteilerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die ausgewählte Anzahl (n) bezüglich der Gesamtanzahl (FF) der Flipflops sowie die Anord­ nung der zur ausgewählten Anzahl (n) gehörenden Flipflops in der Kettenschaltung gemäß der durch einen Stern in der mit "OP" bezeichneten Spalte der TABELLE hervorgehobenen Zeilen der TABELLE bestimmt ist.5. frequency divider circuit according to claim 4, characterized in that the selected number (n) regarding the total number (FF) of flip-flops and the arrangement the number of flip-flops belonging to the selected number (n) in the derailleur according to the one with an asterisk in the "OP" labeled column of the TABLE highlighted rows the TABLE is determined. 6. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in einer Schaltungsanord­ nung, in der wenigstens zwei dieser Frequenzteilerschaltungen (131, 132) miteinander in Kaskade angeordnet sind, in der aus einem Ausgangssignal einer vorhergehenden Frequenzteiler­ schaltung (131) ein Taktsignal (über 133) für eine nach­ folgende Frequenzteilerschaltung (132) abgeleitet wird.6. Frequency divider circuit according to one of the preceding claims, characterized by use in a circuit arrangement in which at least two of these frequency divider circuits ( 131 , 132 ) are arranged in cascade with one another, in which a clock signal ( 131 ) from an output signal of a previous frequency divider circuit ( 131 ) via 133 ) for a subsequent frequency divider circuit ( 132 ). 7. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in einer Schaltungsanord­ nung, in der wenigstens zwei dieser Frequenzteilerschaltungen (141, 142, 143) bzw. Kaskaden dieser Schaltungen ein gemein­ sames Taktsignal (CL) zugeleitet wird und daß aus ihren Ausgangssignalen (an Qn) über eine UND-Verknüpfung ein resul­ tierendes Ausgangssignal (an 144) gewonnen wird.7. Frequency divider circuit according to one of the preceding claims, characterized by use in a circuit arrangement in which at least two of these frequency divider circuits ( 141 , 142 , 143 ) or cascades of these circuits are supplied with a common clock signal (CL) and that from their output signals (at Qn) a resultant output signal (at 144 ) is obtained via an AND operation. 8. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in Anordnungen mit phasenverriegelten Schleifen.8. Frequency divider circuit according to one of the preceding Expectations, characterized by use in arrangements with phase locked loops. 9. Frequenzteilerschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung in Anordnungen zur Video­ signalverarbeitung.9. Frequency divider circuit according to one of the preceding Expectations, characterized by use in video arrangements signal processing.
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