DE4211051C1 - FET mfr. using dielectric etching for gate formation - applying two dielectric layers of specified material for successive spacer formation to define very narrow gate width - Google Patents
FET mfr. using dielectric etching for gate formation - applying two dielectric layers of specified material for successive spacer formation to define very narrow gate widthInfo
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Abstract
Description
Die vorliegende Erfindung betrifft ein Verfahren zur Her stellung eines Feldeffekttransistors unter Verwendung einer Doppelspacer-Technik zur Erzielung extrem kurzer Gatelängen mittels optischer Lithographie.The present invention relates to a method for manufacturing position of a field effect transistor using a Double spacer technology to achieve extremely short gate lengths by means of optical lithography.
Mikrowellen-Transistoren (MESFET oder HEMT) benötigen für gute elektrische Eigenschaften (hohe Grenzfrequenzen, geringes Rauschen) sehr kurze Gatelängen (kleiner als 0,5 µm). Litho graphische Verfahren mit für Produktionszwecke geeignetem hohem Durchsatz basieren derzeit ausschließlich auf optischen Verfahren, bei denen die minimalen erzielbaren Lackmaße bei etwa 0,5 µm liegen. Aus der JP-OS 3-8 344 ist ein Verfahren bekannt, bei dem auf die für das Gate vorgesehene Kanalschicht übereinander eine Kontaktschicht und eine elektrisch isolierende Schicht aufgebracht werden. Die elektrisch isolierende Schicht und die darunter befindliche Kontaktschicht werden im Bereich des Gates entfernt. Durch anisotropes Aufbringen einer Dielektrikumschicht, die an schließend isotrop rückgeätzt wird, werden Innenwand-Spacer an den Wänden der elektrisch isolierenden Schicht und der Kontaktschicht hergestellt. Der von diesen Spacern freige lassene Bereich der Oberfläche der Kanalschicht wird mit der Gate-Kontaktierung versehen. Der Nachteil des Verfahrens be steht darin, daß eine Reduzierung der Gatelänge bei fester Strukturöffnung nur durch eine Erhöhung der Dicke der Spacer erreicht werden kann. Dickere Spacer führen jedoch zu erhöhten Source-Widerständen, da die Anschlußstrecke der hochdotierten Kontaktschicht zwischen Gate- und Source-Kontakt über die niedriger dotierte Kanalschicht so verlängert wird. Somit lassen sich Gatelängen und Source-Widerstand bei fester, durch die Lithographie vorgegebener Strukturöffnung nicht unabhängig voneinander optimieren.Microwave transistors (MESFET or HEMT) need for good electrical properties (high cut-off frequencies, low Noise) very short gate lengths (less than 0.5 µm). Litho graphic processes with suitable for production purposes high throughput are currently based exclusively on optical Procedures in which the minimum achievable paint dimensions at about 0.5 µm. From JP-OS 3-8 344 a method is known in which the for the gate provided channel layer one above the other a contact layer and an electrically insulating layer can be applied. The electrically insulating layer and the one underneath Contact layers are removed in the area of the gate. By anisotropic application of a dielectric layer to the isotropically etched back, inner wall spacers on the walls of the electrically insulating layer and the Contact layer made. The free of these spacers left area of the surface of the channel layer is covered with the Provide gate contacting. The disadvantage of the method be is that a reduction in the gate length at fixed Structure opening only by increasing the thickness of the spacers can be reached. However, thicker spacers lead to increased Source resistors, since the connection path of the highly doped Contact layer between gate and source contact via the lower doped channel layer is extended. Consequently can gate lengths and source resistance at fixed, by the lithography of given structure opening is not independent optimize each other.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Feldeffekttransistors mit bezüglich Source und Drain selbstjustiertem Gate anzugeben, das einfach durch führbar ist und bei Verwendung optischer Lithographie extrem kurze Gatelängen ermöglicht.The object of the present invention is to provide a method for Manufacture of a field effect transistor with respect to source and drain self-aligned gate to indicate that simply by is feasible and extreme when using optical lithography enables short gate lengths.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des An spruches 1 gelöst. Weitere Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.This task is accomplished with the procedure with the characteristics of the To Proverb 1 solved. Further configurations result from the dependent claims.
Das erfindungsgemäße Verfahren benutzt eine Doppelspacer- Technik, die auf dem in der eingangs zitierten JP-OS 3-8 344 beschriebenen Verfahren basiert. Das erfindungsgemäße Verfahren wird anhand der Fig. 1 und 2, die den Gatebereich des herzustellenden Transistors im Querschnitt nach verschiedenen Verfahrensschritten darstellen, beschrieben.The method according to the invention uses a double spacer technique which is based on the method described in the above-cited JP-OS 3-8 344. The method according to the invention is described with reference to FIGS. 1 and 2, which show the gate area of the transistor to be produced in cross section after various method steps.
Bei dem erfindungsgemäßen Verfahren werden nacheinander eine Kanalschicht 2, eine Kontaktschicht 3, und eine elektrisch isolierende Schicht 4 übereinander ganzflächig z. B. auf ein Substrat 1 aufgebracht. Die elektrisch isolierende Schicht 4 wird wie in Fig. 1 dargestellt in einem das herzustellende Gate umfassenden Bereich der Länge 9 entfernt. Eine Di elektrikumschicht 50 wird dann isotrop abgeschieden. Diese Dielektrikumschicht 50 wird anschließend anisotrop so weit rückgeätzt, daß die in Fig. 1 mit gestrichelten Linien einge zeichneten Spacer an den Seiten der elektrisch isolierenden Schicht 4 stehenbleiben. Diese Spacer haben einen minimalen Abstand 8 voneinander.In the method according to the invention, a channel layer 2 , a contact layer 3 , and an electrically insulating layer 4 are successively over the entire surface z. B. applied to a substrate 1 . As shown in FIG. 1, the electrically insulating layer 4 is removed in a region of length 9 that includes the gate to be produced. A dielectric layer 50 is then isotropically deposited. This dielectric layer 50 is then anisotropically etched back to such an extent that the spacers drawn in with dashed lines in FIG. 1 remain on the sides of the electrically insulating layer 4 . These spacers are at a minimum distance 8 from one another.
Diese Spacer 5 sind auch in Fig. 2 eingezeichnet. Die Kontakt schicht 3 wird in dem zwischen diesen Spacern 5 befindlichen Bereich vollständig entfernt. Eine weitere Dielektrikumschicht 60 wird dann wieder isotrop aufgebracht, wie in Fig. 2 durch die gestrichelte Linie angedeutet. Diese weitere Dielektrikum schicht 60 wird anisotrop auf weitere Spacer 6 rückgeätzt. These spacers 5 are also shown in FIG. 2. The contact layer 3 is completely removed in the area between these spacers 5 . A further dielectric layer 60 is then applied isotropically again, as indicated in FIG. 2 by the dashed line. This additional dielectric layer 60 is anisotropically etched back onto additional spacers 6 .
Diese weiteren Spacer 6 befinden sich auf der Kanalschicht 2 und an den Seiten der zuvor hergestellten Spacer 5 und den verbliebenen Anteilen der Kontaktschicht 3. Durch die weiteren Spacer 6 ist der lichte Abstand 7 zwischen den dielektrischen Materialien weiter vermindert. Dieser Abstand 7 legt die Länge des Gates fest. Die Oberfläche der Kanalschicht 2 im Bereich zwischen den weiteren Spacern 6 kann in weiteren Verfahrens schritten mit der Gate-Kontaktierung versehen werden. Des weiteren wird im Bereich der vorzusehenden Source- und Drain- Kontaktierungen die elektrisch isolierende Schicht 4 entfernt und die betreffenden Kontaktierungen aufgebracht. Die Metallisierungen, insbesondere für den Gate-Kontakt können für niedrige elektrische Anschlußwiderstände nachfolgend optimiert werden. Der hergestellte FET besitzt dann selbstjustiert zu einander hergestellte Kontakte, die durch elektrisch isolierendes Material voneinander getrennt sind, wobei außer dem eine für ausreichend niedrigen Widerstand vorgesehene Gatemetallisierung mit großem Querschnitt aufgebracht werden kann. Gleichzeitig ist die Länge des Gates sehr klein (kleiner als 0,25 µm). Diese geringe Gatelänge kann schon mit Ab messungen der Öffnung einer anfänglich benutzten Lackmaske (zur Strukturierung der elektrisch isolierenden Schicht 4) von 0,7 bis 0,8 µm erzielt werden. Minimale erzielbare Lackmaße liegen bei etwa 0,5 µm.These further spacers 6 are located on the channel layer 2 and on the sides of the previously produced spacers 5 and the remaining portions of the contact layer 3 . The clear spacing 7 between the dielectric materials is further reduced by the further spacers 6 . This distance 7 defines the length of the gate. The surface of the channel layer 2 in the area between the further spacers 6 can be provided with the gate contacting in further steps. Furthermore, in the area of the source and drain contacts to be provided, the electrically insulating layer 4 is removed and the relevant contacts are applied. The metallizations, in particular for the gate contact, can subsequently be optimized for low electrical connection resistances. The FET produced then has self-aligned contacts which are made from one another and which are separated from one another by electrically insulating material, it also being possible to apply a gate metallization with a large cross section which is provided for a sufficiently low resistance. At the same time, the length of the gate is very small (less than 0.25 µm). This small gate length can be achieved with the opening from an initially used paint mask (for structuring the electrically insulating layer 4 ) from 0.7 to 0.8 μm. The minimum achievable paint dimensions are around 0.5 µm.
Die zunächst hergestellten Spacer 5 erhöhen nicht den Source- Widerstand, weil die Kontaktschicht 3 im Bereich dieser Spacer nicht entfernt wird. Diese ersten Spacer 5 stellen also weit gehend unabhängig von der Länge 9 der Öffnung in der elektrisch isolierenden Schicht 4 die optimale Länge der Öffnung in der Kontaktschicht 3 für den elektrisch wirksamen zweiten Spacer 6 und damit die Gatelänge ein. Die Dicke der weiteren Spacer 6 wird so klein gewählt, daß die Durchbruch spannung zwischen Gate und Kontaktschicht 3 gerade noch groß genug ist für die an den Transistor gestellten Anforderungen. Damit ist der minimale erreichbare Source-Widerstand realisiert. The spacers 5 initially produced do not increase the source resistance because the contact layer 3 is not removed in the region of these spacers. These first spacers 5 largely set the optimal length of the opening in the contact layer 3 for the electrically active second spacer 6 and thus the gate length, regardless of the length 9 of the opening in the electrically insulating layer 4 . The thickness of the further spacers 6 is chosen so small that the breakdown voltage between the gate and contact layer 3 is just large enough for the requirements placed on the transistor. The minimum achievable source resistance is thus achieved.
Als Kontaktschicht 3 kann eine hoch dotierte Schicht aus Halbleitermaterial oder eine Schichtfolge aus hoch dotiertem Halbleitermaterial und einem Ohm-Metall als Metallisierung aufgebracht werden. Eine derartige Schichtfolge hat den Vor teil, daß bei dem fertigen Transistor die Metallisierung bis an die inneren Ränder der hoch dotierten oberen Halbleiter schicht reichen und daher der parasitäre Widerstand zwischen Gate und Source bzw. zwischen Gate und Drain minimal ist. Die elektrisch isolierende Schicht 4, die Dielektrikumschicht 50 und die weitere Dielektrikumschicht 60 können aus dem gleichen Material sein. Für die elektrisch isolierende Schicht 4 kommt beispielsweise SiN oder SiO2 in Frage. Das erfindungsge mäße Verfahren ist einfach durchführbar, weil nur optische Lithographie und Spacertechnik zur Anwendung gelangen.A highly doped layer of semiconductor material or a layer sequence of highly doped semiconductor material and an ohmic metal can be applied as contact layer 3 as metallization. Such a layer sequence has the part before that in the finished transistor, the metallization extends to the inner edges of the highly doped upper semiconductor layer and therefore the parasitic resistance between gate and source or between gate and drain is minimal. The electrically insulating layer 4 , the dielectric layer 50 and the further dielectric layer 60 can be made of the same material. For the electrically insulating layer 4 , for example SiN or SiO 2 can be used. The method according to the invention is simple to carry out because only optical lithography and spacer technology are used.
Claims (7)
diese elektrisch isolierende Schicht (4) in einem den für das Gate vorgesehenen Bereich umfassenden Bereich entfernt wird, durch isotropes Aufbringen einer Dielektrikumschicht (50) und anschließendes anisotropes Rückätzen dieser Dielektrikum schicht (50) Spacer (5) an den Seiten der verbliebenen Anteile der elektrisch isolierenden Schicht (4) hergestellt werden, die Kontaktschicht (3) im Bereich zwischen diesen Spacern (5) vollständig entfernt wird,
durch isotropes Aufbringen einer weiteren Dielektrikumschicht (60) und anschließendes anisotropes Rückätzen dieser weiteren Dielektrikumschicht (60) weitere Spacer (6) an den Seiten der zuvor hergestellten Spacer (5) und der verbliebenen Anteile der Kontaktschicht (3) hergestellt werden,
eine Gate-Kontaktierung auf den zwischen diesen weiteren Spacern (6) befindlichen Anteil der Kanalschicht (2) aufge bracht wird und
in weiteren Schritten die Kontaktierungen von Source und Drain angebracht werden.1. Method for producing a field effect transistor, in which a contact layer ( 3 ) and an electrically insulating layer ( 4 ) are applied to a channel layer ( 2 ) provided for a gate,
This electrically insulating layer (4) is removed in a comprehensive for the gate region provided area by isotropically depositing a dielectric layer (50) and subsequent anisotropic etching back of the dielectric layer (50) spacers (5) on the sides of the remaining portions of the electrically insulating layer ( 4 ) are produced, the contact layer ( 3 ) in the area between these spacers ( 5 ) is completely removed,
further spacers ( 6 ) are produced on the sides of the previously produced spacers ( 5 ) and the remaining portions of the contact layer ( 3 ) by isotropically applying a further dielectric layer ( 60 ) and then anisotropically etching back this further dielectric layer ( 60 ),
a gate contact is placed on the portion of the channel layer ( 2 ) located between these further spacers ( 6 ) and
in further steps the contacts of source and drain are attached.
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|---|---|---|---|---|
| DE102011000818A1 (en) | 2011-02-18 | 2012-08-23 | United Monolithic Semiconductors Gmbh | Semiconductor component manufacturing method for high-frequency engineering planar structure, involves deriving termination of back etching procedure from detection of reaching interlayer |
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1992
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Non-Patent Citations (1)
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| JP 3-8344 A. In: Patents Abstracts of Japan, Sect. E, Vol. 15(1991), No. 118 * |
Cited By (1)
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|---|---|---|---|---|
| DE102011000818A1 (en) | 2011-02-18 | 2012-08-23 | United Monolithic Semiconductors Gmbh | Semiconductor component manufacturing method for high-frequency engineering planar structure, involves deriving termination of back etching procedure from detection of reaching interlayer |
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