DE102011000818A1 - Semiconductor component manufacturing method for high-frequency engineering planar structure, involves deriving termination of back etching procedure from detection of reaching interlayer - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 82
- 238000005530 etching Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000001514 detection method Methods 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000011229 interlayer Substances 0.000 title abstract description 6
- 239000000463 material Substances 0.000 claims abstract description 51
- 238000004611 spectroscopical analysis Methods 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 5
- 238000001020 plasma etching Methods 0.000 claims abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims description 86
- 238000000151 deposition Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 203
- 238000005260 corrosion Methods 0.000 abstract 2
- 230000007797 corrosion Effects 0.000 abstract 2
- 230000003628 erosive effect Effects 0.000 abstract 1
- 230000003595 spectral effect Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 206010000210 abortion Diseases 0.000 description 1
- 231100000176 abortion Toxicity 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements.The invention relates to a method for producing a semiconductor component.
Bei der Herstellung von Halbleiterbauelementen werden insbesondere für in der Hochfrequenztechnik eingesetzte Bauelemente flächige Strukturen sehr kleiner Abmessungen benötigt, beispielsweise kurze Gatelängen von Gateelektroden in Feldeffekttransistoren. Für die Erzeugung von sehr kleinen Strukturen ist bei geringer Packungsdichte insbesondere die Elektronenstrahllithografie geeignet, welche Belichtungen als sukzessive punktuelle oder streifenförmige Belichtungen durchführt. Die Elektronenstrahllithografie ist aber wegen der langen Belichtungszeit gegenüber der photolithografischen Strukturierung hinsichtlich der Herstellungskosten nachteilig.In the manufacture of semiconductor devices, surface structures of very small dimensions are required, in particular for components used in high-frequency engineering, for example short gate lengths of gate electrodes in field-effect transistors. For the production of very small structures, electron beam lithography, which performs exposures as successive punctiform or stripe-shaped exposures, is particularly suitable for low packing densities. Electron beam lithography is disadvantageous because of the long exposure time compared to the photolithographic structuring in terms of manufacturing costs.
Es ist bekannt, photolithografisch erzeugte Strukturen durch sogenannte Spacer an Flanken von Materialstufen auf kleinere Strukturen zu reduzieren. Hierfür wird über den aktiven Halbleiterschichten eine erste dielektrische Schicht abgeschieden und photolithografisch strukturiert, wobei Öffnungen in der ersten Schicht erzeugt werden, die durch annähernd senkrecht zur Schichtebene verlaufende Flanken an den Materialstufen der bei der Strukturierung um die Öffnungen verbliebenen Schicht begrenzt sind. Eine über der ersten Schicht und den Öffnungen abgeschiedene zweite dielektrische Schicht bildet über den Randbereichen der Öffnungen bei den Materialstufen gerundete Übergänge. Durch eine anisotrope Rückätzung der zweiten Schicht verbleiben an den Flanken in die Öffnungen ragende und die Öffnungsweite reduzierende Materialreste der zweiten Schicht als die Spacer. Die Spacer begrenzen eine gegenüber der photolithografisch erzeugten ersten Öffnung kleinere zweite Öffnung und können insbesondere als Ränder einer Maske für einen nachfolgenden Herstellungsschritt, insbesondere für eine Ätzung einer den Boden der Öffnung bildenden Schicht und/oder für eine Abscheidung von Elektrodenmetall dienen. Derartige Verfahren sind beispielsweise aus der
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von Halbleiterbauelementen mit einer Kombination von photolithografischer Strukturierung und Spacern anzugeben, das durch die Verwendung optischer Endpunktdetektion Strukturen präzise herstellt.The present invention has for its object to provide a method for the production of semiconductor devices with a combination of photolithographic structuring and spacers, which produces precise structures by the use of optical endpoint detection.
Die Erfindung ist im Patentanspruch 1 beschrieben. Die abhängigen Ansprüche enthalten vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.The invention is described in
Durch die Einfügung einer Zwischenschicht zwischen die erste Schicht und die zweite Schicht und die Wahl eines Materials für die zweite Schicht, welches beim Rückätzen der zweiten Schicht ohne Unterbrechung des Rückätzvorgangs die Detektion des Erreichens der Zwischenschicht, d. h. den vollständigen Abtrag der zweiten Schicht über der Zwischenschicht ermöglicht, können der Rückätzvorgang und die durch diesen bestimmten geometrischen Größen des Spacers mit hoher Präzision gesteuert werden. Die erste Schicht ist nachfolgend auch als Stufenschicht, die zweite Schicht als Spacerschicht bezeichnet.By inserting an intermediate layer between the first layer and the second layer and selecting a material for the second layer, which upon re-etching of the second layer without interrupting the re-etching process, the detection of the reaching of the intermediate layer, d. H. allows the complete removal of the second layer over the intermediate layer, the re-etching process and the geometric sizes of the spacer determined by these can be controlled with high precision. The first layer is also referred to below as a step layer, the second layer as a spacer layer.
Vorteilhafterweise wird der Ätzvorgang nach der Detektion zeitgesteuert fortgesetzt, indem nach dem Zeitpunkt bzw. dem Prozessstadium der Detektion des Erreichens der Zwischenschicht, nachfolgend auch kurz als Detektion der Zwischenschicht bezeichnet, die Rückätzung über einen als Zeitspanne vorgebbaren Folgezeitraum fortgesetzt wird.Advantageously, the etching process is continued in a time-controlled manner after the detection, in that after the time or the process stage of the detection of reaching the intermediate layer, hereinafter also referred to as detection of the intermediate layer, the etch back is continued over a subsequent period which can be predetermined as a time span.
Im Gegensatz zur gebräuchlichen Verwendung von Ätzstoppschichten wird die Zwischenschicht bei dem erfindungsgemäßen Verfahren wieder vollständig während des Rückätzens entfernt, so dass später, beispielsweise nach dem Abscheiden von Elektrodenmetall kein eigenständiger Prozessschritt zur Entfernung des Materials der Zwischenschicht erforderlich wird. Vorteilhafterweise ist in dem Folgezeitraum die Ätzrate für die Materialien der Zwischenschicht und der zweiten Schicht und vorzugsweise auch der ersten Schicht annähernd gleich, so dass das Entstehen einer Stufe zwischen Spacer und umgebendem Material weitgehend vermieden wird. Vorteilhafterweise sind die Materialien von erster und zweiter Schicht in einem einheitlichen Prozessschritt entfernbar. Vorzugsweise bestehen erste und zweite Schicht aus demselben Material.In contrast to the conventional use of etch stop layers, the interlayer is completely removed during the etch back process according to the invention, so that later, for example, after deposition of electrode metal no independent process step to remove the material of the intermediate layer is required. Advantageously, in the following period, the etching rate for the materials of the intermediate layer and the second layer and preferably also of the first layer is approximately the same, so that the formation of a step between spacer and surrounding material is largely avoided. Advantageously, the materials of the first and second layers are removable in a single process step. Preferably, first and second layers are made of the same material.
In einer besonders einfachen und vorteilhaften Ausführung wird der Rückätzvorgang ohne Unterbrechung und ohne Änderung des Ätzverfahrens fortgesetzt, wobei der Folgezeitraum vorzugsweise so auf die Schichtdicke der Zwischenschicht abgestimmt ist, dass diese während des Folgezeitraums vollständig abgetragen wird. Vorzugsweise wird der Folgezeitraum so gewählt, dass auch ein geringer Teil der ersten Schicht noch abgetragen wird.In a particularly simple and advantageous embodiment, the etching-back process is continued without interruption and without changing the etching process, wherein the subsequent period is preferably matched to the layer thickness of the intermediate layer so that it is completely removed during the subsequent period. Preferably, the follow-up period is selected so that even a small portion of the first layer is still removed.
In anderer Ausführung kann für die Fortsetzung des Rückätzprozesses auch ein Wechsel des Ätzverfahrens oder zumindest der Verfahrensparameter des Ätzverfahrens vorgenommen werden, wodurch beispielsweise die Beeinflussung der empfindlichen Halbleiteroberfläche, welche nach Entfernen der ersten Schicht in der Öffnung zwischen den Spacern freiliegt und dem Ätzmedium ausgesetzt ist, vermieden oder gering gehalten werden kann, wenn während des Folgezeitraums eine sanftere Rückätzung ausgeführt wird, welche zwar das Material der Zwischenschicht sowie der ersten und zweiten dielektrischen Schicht abträgt, das Halbleitermaterial aber nicht nachteilig beeinflusst.In another embodiment, the etch process or at least the process parameters of the etching process can also be changed for the continuation of the etch back process, whereby, for example, the influence of the sensitive semiconductor surface which is exposed in the opening between the spacers after removal of the first layer and exposed to the etching medium, can be avoided or minimized if, during the following period, a gentler Reverse etching is carried out, which indeed ablates the material of the intermediate layer and the first and second dielectric layer, but does not adversely affect the semiconductor material.
In vorteilhafter Weiterbildung kann die Schrittfolge der Abscheidung einer zweiten Schicht und der Rückätzung unter Erzeugung eines Spacers auch wiederholt durchgeführt werden, so dass sukzessiv engere Strukturen nacheinander definiert werden. In einer ersten vorteilhaften Ausführung kann dafür vorgesehen sein, bei der Rückätzung der ersten Spacerschicht zur Erzeugung erster Spacer im Folgezeitraum die Zwischenschicht nur teilweise abzutragen und eine neue Spacerschicht auf der verbleibenden Zwischenschicht abzuscheiden. In anderer Ausführung kann vorgesehen sein, wenigstens zwei durch eine Distanzschicht getrennte Zwischenschichten zwischen erster Schicht und erster Spacerschicht abzuscheiden und beim Rückätzen der ersten Spacerschicht auch die oberste Zwischenschicht und zumindest teilweise die Distanzschicht abzutragen, danach über der unteren Zwischenschicht eine neue Spacerschicht abzuscheiden und für zweite Spacer rückzuätzen und dann auch die untere Zwischenschicht zu entfernen.In an advantageous development, the sequence of steps of depositing a second layer and of etching back to produce a spacer can also be carried out repeatedly, so that successively narrower structures are defined one after the other. In a first advantageous embodiment, it may be provided for the etch-back of the first spacer layer to produce first spacers in the subsequent period to remove the intermediate layer only partially and to deposit a new spacer layer on the remaining intermediate layer. In another embodiment, it is possible to deposit at least two intermediate layers separated by a spacer layer between the first layer and the first spacer layer and to remove the uppermost intermediate layer and at least partially the spacer layer when etching back the first spacer layer, then to deposit a new spacer layer over the lower intermediate layer and for the second Re-spacer and then remove the lower intermediate layer.
Die Erfindung ist nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die Abbildungen noch eingehend veranschaulicht. Dabei zeigt:The invention is illustrated below with reference to preferred embodiments with reference to the figures still in detail. Showing:
In
Nach Entfernung der Photolackschicht ergibt sich die in
Eine auf der Zwischenschicht ZS und der Öffnung O1 nach
In weiter an sich bekannter Weise wird die zweite Schicht S2 mittels eines anisotropen Ätzverfahrens, beispielsweise eines reaktiven Ionen-Ätzverfahrens zurück geätzt, wobei während des Abtrags von Material der zweiten Schicht S2 die Oberfläche der verbleibenden zweiten Schicht annähernd die Kontur K2 beibehält und diese Kontur im wesentlichen senkrecht zu den Schichtenebenen in Richtung des Halbleitermaterials verlagert wird.
Bei Fortsetzung des Rückätzprozesses wird das in
Eine Detektion erfolgt in bevorzugter Ausführungsform spektroskopisch, insbesondere durch Spektroskopie eines beim Rückätzprozess vorliegenden Plasmas. Insbesondere kann die Absorption oder vorzugsweise die Emission des Plasmas bei für Material der zweiten Schicht ZS charakteristischen Spektrallinien oder Spektralbereichen überwacht werden. Bei Erreichen der Zwischenschicht ZS während des Rückätzprozesses wird durch den Rückätzprozess ab dem in
In
Die in
Bei Verwendung der im Stadium nach
In bevorzugter Ausführung wird daher der Rückätzprozess ab dem Zeitpunkt tD gemäß der Situation nach
Für die Fortsetzung des Rückätzprozesses über das Verfahrensstadium nach
In
In vorteilhafter Anwendung des Verfahrens zur Erzeugung einer Gateelektrode mit schmalem Gatefuß eines Halbleiterbauelements wird Elektrodenmetall in der zweiten Öffnung O2, auf den Spacer SP und auf angrenzenden Bereichen der Oberfläche der ersten Schicht S1 abgeschieden, so dass eine annähernd T-förmige Gateelektrode mit einem breiten Gatekopf GK und einem schmalen Gatefuß GF entsteht, wobei die seitlich überhängenden Abschnitte des Gatekopfes die Spacer SP und einen Teil der ersten Schicht S1 überdecken, wie in
In einem weiteren Verfahrensschritt werden in an sich üblicher Weise die dielektrischen Schichten unter den seitlichen Überhängen des Gatekopfes GK entfernt, um die nach
Vorteilhafterweise sind die Ätzraten des Materials der Zwischenschicht ZS einerseits und des Materials der zweiten Schicht S2 bzw. der Spacer VP annähernd gleich, so dass in dem Folgezeitraum nach Erreichen der Situation nach
Ausgehend von der mit unterbrochener Linie dargestellten Ausgangssituation der Schichtenfolge über der ersten Schicht S1 wird wie im Beispiel nach
Die ersten Spacer P1 dienen zur Maskierung eines Ätzschritts, in welchem ein erster Recessgraben GW mit großer Grabenbreite im Halbleitermaterial HL erzeugt wird.The first spacers P1 serve to mask an etching step in which a first recess trench GW with a large trench width is produced in the semiconductor material HL.
Danach wird eine weitere dielektrische Spacerschicht über der Zwischenschicht Z2 und gegebenenfalls Resten der Distanzschicht D1 sowie über den ersten Spacer P1 und in den breiten Recessgraben GW abgeschieden und durch Rückätzung dieser zweiten Spacerschicht bis zur Zwischenschicht Z2 und Überätzung in die Distanzschicht D2 werden zweite Spacer P2 in dem breiten Recessgraben GW erzeugt. Diese zweiten Spacer P2 dienen zur Maskierung eines Ätzvorgangs, in welchem ein zweiter, tieferer und engerer Recessgraben GN in das Halbleitermaterial geätzt wird. Nach Erzeugung des zweiten Recessgrabens GN wird eine dritte Spacerschicht über der Zwischenschicht Z3 und gegebenenfalls Resten der Distanzschicht D2 abgeschieden und bis zur Zwischenschicht Z3 und durch Überätzung bis in die erste Schicht S1 zurück geätzt, wobei dritte Spacer P3 neben den zweiten Spacer P2 entstehen. Die dritten Spacer P3 begrenzen einen Elektrodenbereich EB auf der Halbleiteroberfläche in dem engeren Recessgraben GN und dienen z. B. wie in
Durch Abscheidung einer ersten Spacerschicht in Form einer zweiten dielektrischen Schicht auf der Zwischenschicht MZ und in die Öffnung S1 und Rückätzen dieser ersten Spacerschicht bis zum Erreichen der Zwischenschicht MZ entsteht eine Situation entsprechend
Die verschiedenen, aus unterschiedlichen Spacerschichten erzeugten Spacer in den Beispielen nach
Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar.The features indicated above and in the claims, as well as the features which can be seen in the figures, can be implemented advantageously both individually and in various combinations. The invention is not limited to the exemplary embodiments described, but can be modified in many ways within the scope of expert knowledge.
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- DE 4211051 C1 [0003] DE 4211051 C1 [0003]
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE201110000818 DE102011000818A1 (en) | 2011-02-18 | 2011-02-18 | Semiconductor component manufacturing method for high-frequency engineering planar structure, involves deriving termination of back etching procedure from detection of reaching interlayer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE201110000818 DE102011000818A1 (en) | 2011-02-18 | 2011-02-18 | Semiconductor component manufacturing method for high-frequency engineering planar structure, involves deriving termination of back etching procedure from detection of reaching interlayer |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102011000818A1 true DE102011000818A1 (en) | 2012-08-23 |
Family
ID=46604674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE201110000818 Ceased DE102011000818A1 (en) | 2011-02-18 | 2011-02-18 | Semiconductor component manufacturing method for high-frequency engineering planar structure, involves deriving termination of back etching procedure from detection of reaching interlayer |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102011000818A1 (en) |
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2011
- 2011-02-18 DE DE201110000818 patent/DE102011000818A1/en not_active Ceased
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