DE4143389C2

DE4143389C2 - Field-effect transistor for dynamic memory

Info

Publication number: DE4143389C2
Application number: DE4143389A
Authority: DE
Inventors: Hideaki Arima; Makoto Ohi; Natsuo Ajika; Atsushi Hachisuka; Tomonori Okudaira
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-27
Filing date: 1991-04-26
Publication date: 1994-11-24
Anticipated expiration: 2011-04-27

Abstract

The Field-Effect Transistor (FET) and capacitor (11, 12, 13) are deposited on to a substrate (1), 2 lightly-doped regions being diffused into the substrate to form the FET (3) source and drain. The first region (6b) is in contact with the channel region, while the second (6a) is diffused to a greater substrate-depth on the capacitor side of the gate electrode (4c).The gate-isolation layer (20) is thicker on the capacitor side (20a) than on the channel side (20b)

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Her stellen eines DRAM mit einer Speicherzellenanordnung 101, die einen Transfergatetransistor 3 mit einer Gateelektrode 4c und mit Störstellengebieten als Source-/Draingebiete 6a, 6b und einen damit verbundenen Kondensator 10 aufweist, und mit einer periphe ren Schaltung 102, die einen Schalttransistor 30 mit einer Gate elektrode 31 und mit Störstellengebieten als Source-/Draingebiete 33a, 33b aufweist. The present invention relates to a method for manufacturing a DRAM with a memory cell arrangement 101 , which has a transfer gate transistor 3 with a gate electrode 4 c and with impurity regions as source / drain regions 6 a, 6 b and a capacitor 10 connected thereto, and with a peripheral circuit 102 , which has a switching transistor 30 with a gate electrode 31 and with impurity regions as source / drain regions 33 a, 33 b.

In der nachveröffentlichten DE 41 07 883 A1 mit älterem Zeitrang ist ein Verfahren zum Herstellen eines DRAM mit einer peripheren Schaltung mit einem Schalttransistor beschrieben, das folgende Schritte aufweist:In the post-published DE 41 07 883 A1 with older seniority is a method of manufacturing a DRAM with a peripheral Circuit described with a switching transistor, the following Steps comprises:

Bilden der Gateelektrode des Schalttransistors, Bilden von Stör stellengebieten des Schalttransistors, Bilden einer mit einem ersten Source-/Draingebiet des Schalttransistors verbundenen lei tenden Schicht und dann selektives Bilden einer mit dem anderen Source- /Draingebiet des Schalttransistors verbundenen anderen leitenden Schicht.Forming the gate electrode of the switching transistor, forming interference areas of the switching transistor, forming one with a first source / drain region of the switching transistor connected lei layer and then selectively forming one with the other source / Drain region of the switching transistor connected to other conductive Layer.

Aus der EP 0 315 422 ist eine DRAM mit einer Speicherzellenanord nung mit einem Transfergatetransistor und einem damit verbundenen Kondensator und mit einer peripheren Schaltung mit einem Schalt transistor bekannt. Der Transfergatetransistor und der Schalt transistor weisen Gateelektroden und jeweils zwei Störstellenge biete als Source/Draingebiete auf. Mit einem Source/Draingebiet des Transfergatetransistors ist eine Kondensatorelektrode verbun den, mit dem anderen Source/Draingebiet ist eine leitende Schicht verbunden. Mit den Source/Draingebieten des Schalttransistors sind ebenfalls leitende Schichten verbunden.EP 0 315 422 describes a DRAM with a memory cell arrangement voltage with a transfer gate transistor and an associated Capacitor and with a peripheral circuit with a switch transistor known. The transfer gate transistor and the switch transistor have gate electrodes and two impurity level offer as source / drain areas. With a source / drain area a capacitor electrode is connected to the transfer gate transistor the one with the other source / drain area is a conductive layer connected. With the source / drain regions of the switching transistor also connected conductive layers.

Aus der JP 02-94472 A ist ein Verfahren zum Herstellen eines DRAM mit einer Speicherzellenanordnung mit einem Transfergatetransistor und einem damit verbundenen Kondensator und mit einer peripheren Schaltung mit einem Schalttransistor bekannt. Bei diesem Verfahren werden zuerst die Gateelektroden der beiden Transistoren gebildet. Dann werden die Source/Draingebiete der beiden Transistoren gebil det. Dann wird eine leitende Schicht, die eine Kondensatorplatte des Kondensators bildet, gebildet, die mit einem Source- /Draingebiet des Transfergatetransistors verbunden ist. Danach werden leitende Schichten gebildet, die mit den anderen Source- /Draingebieten verbunden sind. JP 02-94472 A describes a method for producing a DRAM with a memory cell arrangement with a transfer gate transistor and an associated capacitor and a peripheral Circuit with a switching transistor known. With this procedure the gate electrodes of the two transistors are formed first. Then the source / drain regions of the two transistors are formed det. Then a conductive layer that is a capacitor plate of the capacitor is formed, formed with a source / Drain area of the transfer gate transistor is connected. After that conductive layers are formed which are connected to the other source / Drain areas are connected.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen eines DRAM der eingangs beschriebenen Art vorzusehen, mit dem der DRAM besonders effektiv und schnell hergestellt werden kann.It is therefore an object of the present invention to provide a method for To provide a DRAM of the type described in the introduction, with which the DRAM can be produced particularly effectively and quickly can.

Diese Aufgabe wird gelöst durch ein Verfahren zum Herstellen eines DRAM mit den Merkmalen des Patentanspruches.This object is achieved by a method for producing a DRAM with the features of the claim.

Dieses Verfahren hat den Vorteil, da jeweils die erste leitende Schicht und die zweite leitende Schicht bzw. die dritte leitende Schicht und die vierte leitende Schicht gleichzeitig gebildet werden, schnell durchgeführt werden zu können.This method has the advantage of being the first conductive one Layer and the second conductive layer and the third conductive Layer and the fourth conductive layer are formed simultaneously be able to be carried out quickly.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen: The following is a description of an embodiment with reference to FIG Characters. From the figures show:

Fig. 1 eine Querschnittdarstellung eines DRAM der nach einer Ausführungsform der Erfindung her gestellt ist, und Fig. 1 is a cross-sectional view of a DRAM which is made according to an embodiment of the invention, and

Fig. 2A bis 2H Querschnittdarstellungen zur Erklärung des Herstellungsprozesses des Transfergate transistors der Speicherzellenanordnung und des MOS-Transistors der peripheren Schal tung nach Fig. 1. Fig. 2A to 2H are cross sectional views for explaining the manufacturing process of the transfer gate transistor of the memory cell array and the MOS transistor of the peripheral TIC of FIG. 1.

Nach Fig. 1 weist der DRAM eine Speicherzellenanordnung 101 und eine periphere Schaltung 102 auf. Die Speicherzellenan ordnung 101 enthält einen Transfergatetransistor 3 und einen Kondensator 10. Der Transfergatetransistor 3 enthält ein Paar von Source-/Drain-Gebieten 6a und 6b, die in der Oberfläche eines p-Siliziumsubstrates 1 gebildet sind und auf der Ober fläche des p-Siliziumsubstrates 1 mit dazwischenliegender Gateisolierschicht 5 gebildete Gateeleketroden 4b und 4c, die zwischen Source-/Drain-Gebieten 6a und 6b eingeschlossen sind. Jede der Gateelektroden 4b und 4c ist mit einer Isola tionsoxidationsschicht 20 und Seitenwänden 20a und 20b be deckt. Der Kondensator 10 hat einen Mehrschichtaufbau mit ei ner unteren Elektrode (Speicherknoten) 11, einer dielektri schen Schicht 12 und einer oberen Elektrode (Zellplatte) 13. Die untere Elektrode 11 weist ein Bodenteil 11a, das mit dem benachbart zur Feldoxidschicht 2 gebildeten Source-/Drain-Ge biet 6a verbunden ist, und einen stehenden Wandabschnitt 11b auf, der entlang des äußeren Randes des Bodenteiles 11a in vertikaler Richtung gebildet ist. Der stehende Wandabschnitt 11b der unteren Elektrode 11 gewährleistet effektiv eine be stimmte Kapazität, wenn die Speicherzellenanordnung 101 im Maßstab verkleinert wird, da sowohl die Innen- als auch die Außenflächen des stehenden Wandabschnittes 11b Kapazitäten bilden. Eine Bitleitung 15 ist mit einem Source-/Drain-Gebiet 6b des Transfergatetransistors 3 verbunden. Auf der Feldoxid schicht 2 sind Gateelektroden 4d und 4e gebildet, die mit ei ner Isolationsoxidschicht 20 bedeckt sind. Auf der oberen Elektrode 13 ist eine Zwischenschichtisolierschicht 22 gebil det, auf der mit den Elektroden 4b, 4c, 4d bzw. 4e korrespon dierende Verdrahtungsschichten 18 gebildet sind. Eine Schutz schicht 23 ist zur Bedeckung der Verdrahtungsschichten 18 ge bildet.According to Fig. 1, the DRAM comprises a memory cell array 101 and a peripheral circuit 102. The memory cell arrangement 101 contains a transfer gate transistor 3 and a capacitor 10 . The transfer gate transistor 3 includes a pair of source / drain regions 6 a and 6 b, which are formed in the surface of a p-type silicon substrate 1 and on the upper surface of the p-type silicon substrate 1 with the gate insulating layer 5 therebetween formed gate electrodes 4 b and 4 c, which are enclosed between source / drain regions 6 a and 6 b. Each of the gate electrodes 4 b and 4 c is covered with an insulation isolation layer 20 and side walls 20 a and 20 b. The capacitor 10 has a multilayer structure with a lower electrode (storage node) 11 , a dielectric layer 12 and an upper electrode (cell plate) 13 . The lower electrode 11 has a bottom part 11 a, which is connected to the source / drain region 6 a formed adjacent to the field oxide layer 2 , and a standing wall section 11 b, which runs along the outer edge of the bottom part 11 a in the vertical direction is formed. The standing wall section 11 b of the lower electrode 11 effectively ensures a certain capacity if the memory cell arrangement 101 is reduced in scale, since both the inner and the outer surfaces of the standing wall section 11 b form capacities. A bit line 15 is connected to a source / drain region 6 b of the transfer gate transistor 3 . On the field oxide layer 2 , gate electrodes 4 d and 4 e are formed, which are covered with an insulation oxide layer 20 . On the upper electrode 13 , an interlayer insulating layer 22 is formed, on which wiring layers 18 corresponding to the electrodes 4 b, 4 c, 4 d and 4 e are formed. A protective layer 23 is ge to cover the wiring layers 18 forms.

Die periphere Schaltung 102 weist MOS-Transistoren 30 des gleichen Leitungstyps auf. Genauer gesagt sind Source-/Drain- Gebiete 33a und 33b, die jeweils einem NOS-Transistor 30 ent sprechen, im p-Siliziumsubstrat 1 gebildet, und diese MOS- Transistoren sind voneinander durch Feldoxidschichten 2 iso liert. Eine Verdrahtungsschicht 16 ist mit dem Source-/Drain- Gebiet 33a verbunden, und eine Verdrahtungsschicht 17 ist auf dem Source-/Drain-Gebiet 33b gebildet. Verdrahtungsschichten 18 sind oberhalb der Verdrahtungsschichten 16 und 17 mit da zwischen vorgesehenen Kontaktsteckern 19 gebildet. Eine Gate elektrode 31 ist, zwischen einem Paar von Source-/Drain-Ge bieten 33a und 33b eingeschlossen, auf dem Substrat mit einer dazwischenliegenden Gateoxidschicht 32 gebildet. Eine Isola tionsoxidschicht 20 und Seitenwände 20a und 20b sind die Gateelektrode 31 bedeckend gebildet. Eine Isolationsoxid schicht 21 ist in einen Bereich zwischengeschaltet, in dem die Verdrahtungsschichten 16 und 17 einander überlappen.The peripheral circuit 102 has MOS transistors 30 of the same conductivity type. More specifically, source / drain regions 33 a and 33 b, each corresponding to a NOS transistor 30 , are formed in the p-type silicon substrate 1 , and these MOS transistors are isolated from one another by field oxide layers 2 . A wiring layer 16 is connected to the source / drain region 33 a, and a wiring layer 17 is formed on the source / drain region 33 b. Wiring layers 18 are formed above the wiring layers 16 and 17 with there provided contact plugs 19 . A gate electrode 31 , enclosed between a pair of source / drain regions 33 a and 33 b, is formed on the substrate with an intermediate gate oxide layer 32 . An insulation oxide layer 20 and side walls 20 a and 20 b are formed covering the gate electrode 31 . An insulation oxide layer 21 is interposed in an area in which the wiring layers 16 and 17 overlap each other.

Der DRAM nach der beschriebenen Ausführungsform ist wie oben beschrieben aufgebaut und unterscheidet sich vom herkömmli chen Aufbau durch die Seitenwand 20a und das Source-/Drain- Gebiet 6a. Die Breite der Seitenwand 20a ist größer gemacht als die der Seitenwand 20b, mit der die Bitleitung 15 verbun den ist, und das Source-/Drain-Gebiet 6a ist mit größerer Tiefe gebildet als das Source-/Drain-Gebiet 6b. Durch diese Anordnung wird es möglich, die Kristalldefekte, die im Ver bindungsbereich zwischen der unteren Elektrode 11 des Konden sators 12 und des Source-/Drain-Gebietes 6a erzeugt werden, im Source-/Drain-Gebiet 6a zu halten, um die nachteiligen Einflüsse, die durch die Kristalldefekte hervorgerufen wer den, zu reduzieren.The DRAM according to the described embodiment is constructed as described above and differs from the conventional construction by the side wall 20 a and the source / drain region 6 a. The width of the side wall 20 a is made larger than that of the side wall 20 b, with which the bit line 15 is connected, and the source / drain region 6 a is formed with a greater depth than the source / drain region 6 b . This arrangement makes it possible to keep the crystal defects that are generated in the connection region between the lower electrode 11 of the capacitor 12 and the source / drain region 6 a in the source / drain region 6 a in order to keep the to reduce adverse influences caused by the crystal defects.

Das Herstellungsverfahren wird unter Bezugnahme auf die Fig. 2A bis 2H beschrieben. Zuerst wird, wie in Fig. 2A gezeigt, eine Oxidschicht 41 aus SiO₂ auf dem p-Siliziumsubstrat 1 ge bildet. Polysiliziumschichten, die als Gateelektroden 4c und 31 dienen, werden auf der Oxidschicht 41 gebildet und erhal ten Oxidschichten 42 aus SiO₂. Wie in Fig. 2B gezeigt, werden n⁻-Störstellengebiete 43 mit einer Konzentration von 1×10¹³ bis 3×10¹⁴/cm² beispielsweise durch Ionenimplantation von Arsen oder Phosphor gebildet. Wie in Fig. 2C gezeigt, wird ein Oxidfilm aus SiO₂ auf der gesamten Oberfläche gebildet und anisotrop geätzt, um Seitenwände 20b und Isolationsoxid schichten 20 zu bilden. Wie in Fig. 2D gezeigt, wird über dem n⁻-Störstellengebiet 43, mit dem der später beschriebene Kon densator der Speicherzelle verbunden werden wird und über der Gateelektrode 4c ein Resist 45 gebildet. Dann werden unter Nutzung des Resists 45 als Maske Arsenionen implantiert, um ein n⁺-Störstellengebiet 44 mit einer Störstellenkonzentra tion von beispielsweise 1×10¹⁵ bis 6×10¹⁶/cm² zu bilden. Wie in Fig. 2E gezeigt, bilden die n⁻-Störstellengebiete 43 und die n⁺-Störstellengebiete 44 Source-/Drain-Gebiete 6b, 33a und 33b. Die auf den source-/Drain-Gebieten 6b, 33a bzw. 33b gebildeten Oxidschichten werden durch RIE (reaktives Ionen ätzen) entfernt. Eine Polysiliziumschicht und eine Isolati onsoxidschicht 21 aus SiO₂ werden überall gebildet und in eine vorgegebene Konfiguration strukturiert, um eine Bitlei tung 15 und eine Isolationsoxidschicht 21 über dem Source- /Drain-Gebiet 6b und eine Verdrahtungsschicht 16 und eine Isolationsoxidschicht 21 über dem Source-/Drain-Gebiet 33a zu bilden. In die Bitleitung 15 und die Verdrahtungsschicht 16 sind Arsenionen implantiert worden. Dann wird, wie in Fig. 2F gezeigt, überall eine SiO₂-Schicht gebildet und anisotrop ge ätzt, um Seitenwände 21a und 20a auf den Seitenwänden der Bitleitung 16 und der Verdrahtungsschicht 16 bzw. auf den Seitenwandteilen der Gateelektroden 4c und 31 zu bilden. Im Ergebnis dessen sind die Seitenwände 20a und 20b auf einander gegenüberliegenden Seitenwandabschnitten der Gateelektroden 4c und 31 so konfiguriert, daß die Seitenwand 20a breiter als die Seitenwand 20b ist. Danach werden, wie in Fig. 2G ge zeigt, das Bodenteil 11a und die Verdrahtungsschicht 17, die die untere Elektrode des Kondensators bilden, durch Implanta tion von P (Phosphor) in die Polysiliziumschicht auf dem n^-- Störstellengebiet 43 bzw. dem source-/Drain-Gebiet 33b gebil det. Dann wird, wie in Fig. 2H gezeigt, der in das Bodenteil 11a injizierte Phosphor durch thermische Diffusion in das n^-- Störstellengebiet 43 (siehe Fig. 2G) diffundiert, das mit den Bodenteil 11a verbunden ist. Diese thermische Diffusion wird beispielsweise bei 850°C über 5 h ausgeführt. Im Ergebnis dessen wird das Source-/Drain-Gebiet 6a gebildet. Vergleicht man die Seitenwände 20a und 20b, die entsprechend dem Ausfüh rungsbeispiel gebildet sind, so ist 20a beispielsweise mit einer Breite S₁ von 100 nm und 20b mit einer Breite S₂ von 150 bis 200 nm gebildet. Wie im vorangehenden beschrieben, verhindert die Seitenwand 20a mit vergrößerter Breite auch dann, daß sich die Diffusion jenseits des Störstellengebietes 43 ausweitet und damit die Bildung eines source-/Drain-Gebie tes 6a unter der Gateelektrode 4c, wenn die thermische Diffu sionstiefe des in das Bodenteil 11a injizierten Phosphors groß ist. Der problematische Kurzkanaleffekt infolgedessen, daß die effektive Kanallänge in dem Falle verringert wird, daß das Source-/Drain-Gebiet 6a, das mit dem die untere Elek trode eines Kondensators bildenden Bodenteil 11a verbunden ist, so gebildet ist, daß es infolge thermischer Diffusion große Tiefe aufweist, kann damit effektiv verhindert werden. Im Ergebnis dessen ist es möglich, gleichzeitig den Kurz kanaleffekt und Kristallstörungen in einem Verbindungsbereich zwischen dem Kondensator und dem Störstellengebiet, mit dem der Kondensator verbunden ist, zu vermeiden, was normaler weise schwer zu erreichen ist. Das Source-/Drain-Gebiet 6a ist so gebildet, daß es eine Diffusionstiefe x₂ von bei spielsweise 150 bis 200 nm aufweist, und das Source-/Drain- Gebiet 6b ist so gebildet, daß es eine Diffusionstiefe von beispielsweise 100 nm aufweist. Obgleich im Ausführungsbei spiel beide Source-/Drain-Gebiete 6a und 6b LDD-Struktur ha ben, ist die vorgeschlagene Lösung darauf nicht beschränkt, und es braucht nur das Source-/Drain-Gebiet 6a LDD-Struktur zu haben. Wie oben beschrieben, wird nach Bildung der Seiten wand und der thermischen Diffusionsschicht der DRAM nach Fig. 1 durch mehrere Prozesse gebildet. Im DRAM entsprechend dem Ausführungsbeispiel können Kristallstörungen im Verbindungs bereich zwischen Kondensator 10 und Source-/Drain-Gebiet 6a effektiv verringert werden und der Kurzkanaleffekt des Trans fergatetransistors 3 ebenso effektiv verhindert werden, indem die Dicke der Seitenwand 20a groß gemacht und das mit dem Kondensator 10 verbundene Source-/Drain-Gebiet 6a durch ther mische Diffusion mit einer großen Tiefe ausgebildet wird. Im Ergebnis dessen ist es effektiv möglich, das Abfließen (leakage) im Kondensator 10 gespeicherter elektrischer Ladun gen zu verhindern und damit die Auffrischcharakteristik und die Transistorcharakteristik des Transfergatetransistors 3 zu verbessern.The manufacturing process will be described with reference to Figs. 2A to 2H. First, as shown in Fig. 2A, an oxide layer 41 made of SiO₂ on the p-type silicon substrate 1 is formed. Polysilicon layers, which serve as gate electrodes 4 c and 31 , are formed on the oxide layer 41 and get th oxide layers 42 made of SiO₂. As shown in Fig. 2B, n⁻ impurity regions 43 having a concentration of 1 × 10¹³ to 3 × 10¹⁴ / cm² are formed, for example, by ion implantation of arsenic or phosphorus. As shown in Fig. 2C, an oxide film of SiO₂ is formed on the entire surface and anisotropically etched to form side walls 20 b and 20 isolation oxide. As shown in Fig. 2D, over the n⁻ impurity region 43 , with which the capacitor of the memory cell described later will be connected and a resist 45 c is formed over the gate electrode 4 c. Then arsenic ions are implanted using the resist 45 as a mask to form an n⁺ impurity region 44 with an impurity concentration of, for example, 1 × 10¹⁵ to 6 × 10¹⁶ / cm². As shown in Fig. 2E, the n + impurity regions 43 and the n + impurity regions 44 form source / drain regions 6 b, 33 a and 33 b. The oxide layers formed on the source / drain regions 6 b, 33 a and 33 b are removed by RIE (reactive ion etching). A polysilicon layer and an isolation oxide layer 21 made of SiO₂ are formed everywhere and structured in a predetermined configuration, around a bit line 15 and an isolation oxide layer 21 over the source / drain region 6 b and a wiring layer 16 and an isolation oxide layer 21 over the source / Drain area 33 a to form. Arsenic ions have been implanted in the bit line 15 and the wiring layer 16 . Then, across a SiO₂ layer as shown in Fig. 2F, formed and anisotropically etched to side walls 21 a and 20 a on the side walls of the bit line 16 and the wiring layer 16 and on the side wall portions of the gate electrodes 4 c and 31 to form. As a result, the side walls 20 a and 20 b on opposite side wall portions of the gate electrodes 4 c and 31 are configured so that the side wall 20 a is wider than the side wall 20 b. Thereafter, as shown in Fig. 2G ge, the bottom part 11 a and the wiring layer 17 , which form the lower electrode of the capacitor, by implantation of P (phosphorus) in the polysilicon layer on the n ^- - impurity region 43 and the source - / Drain area 33 b formed. Then, as shown in Fig 2 H shown in the bottom part 11 a injected by thermal diffusion of phosphorus in the n ^-. - impurity region 43 (see Figure 2G.) Diffused, which is connected to the bottom portion 11 a. This thermal diffusion is carried out, for example, at 850 ° C. for 5 hours. As a result, the source / drain region 6 a is formed. Comparing the side walls 20 a and 20 b, which are formed in accordance with the exemplary embodiment, 20 a is formed, for example, with a width S 1 of 100 nm and 20 b with a width S 2 of 150 to 200 nm. As described above, the side wall 20 a with increased width prevents the diffusion from expanding beyond the impurity region 43 and thus the formation of a source / drain region 6 a under the gate electrode 4 c when the thermal diffusion depth of the phosphor injected into the bottom part 11 a is large. The problematic short channel effect as a result that the effective channel length is reduced in the event that the source / drain region 6 a, which is connected to the bottom electrode of a capacitor forming the bottom part 11 a, is formed so that it is due to thermal Diffusion has great depth, can be effectively prevented. As a result, it is possible to simultaneously avoid the short channel effect and crystal noise in a connection area between the capacitor and the impurity region to which the capacitor is connected, which is normally difficult to achieve. The source / drain region 6 a is formed so that it has a diffusion depth x₂ of, for example, 150 to 200 nm, and the source / drain region 6 b is formed so that it has a diffusion depth of, for example, 100 nm . Although in the exemplary embodiment both source / drain regions 6 a and 6 b have LDD structure, the proposed solution is not limited to this, and it only needs to have the source / drain region 6 a LDD structure. As described above, after formation of the side wall and the thermal diffusion layer, the DRAM of FIG. 1 is formed by several processes. In the DRAM according to the embodiment, crystal interference in the connection area between the capacitor 10 and the source / drain region 6 a can be effectively reduced and the short-channel effect of the trans fergate transistor 3 can be prevented just as effectively by making the thickness of the side wall 20 a large and with that Capacitor 10 connected source / drain region 6 a is formed by thermal diffusion with a large depth. As a result, it is effectively possible to prevent leakage of electric charges stored in the capacitor 10 , and thus to improve the refreshing characteristic and the transistor characteristic of the transfer gate transistor 3 .

Claims

Method for producing a DRAM with a memory cell arrangement ( 101 ) which has a transfer gate transistor ( 3 ) with a gate electrode ( 4 c) and with impurity regions as source / drain regions ( 6 a, 6 b) and a capacitor ( 10 ) connected to it, and with a peripheral circuit ( 102 ), which has a switching transistor ( 30 ) with a gate electrode ( 31 ) and with impurity regions as source / drain regions ( 33 a, 33 b), with the steps:

(a) selectively forming a first conductive layer ( 15 ) connected to a first source / drain region ( 6 b) of the transfer gate transistor ( 3 );
(b) simultaneously forming a second conductive layer ( 16 ) connected to a first source / drain region ( 33 a) of the switching transistor ( 30 ) from the same material as the first conductive layer ( 15 );
(c) forming an insulating layer ( 21 ) thereon;
(d) selectively forming a third conductive layer ( 11 a) connected to the second source / drain region ( 6 a) of the transfer gate transistor ( 3 ) for an electrode ( 11 ) of the capacitor ( 10 ); and
(e) simultaneously forming a fourth conductive layer ( 17 ) connected to the second source / drain region ( 33 b) of the switching transistor ( 30 ) from the same material as the third conductive layer ( 11 a).