DE4143377C2 - Reverse blocking thyristor for control of electronic flash - Google Patents

Reverse blocking thyristor for control of electronic flash

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Abstract

The equiv. circuit of the device is a cascode arrangement of a thyristor section formed by part of a multicollector p-n-p transistor (802) and an n-p-n transistor (803), with an n-channel MOSFET (801) turned on and off by the voltage applied to its single gate (G). The base of the p-n-p transistor (802) is a lightly-doped drift layer into which holes are injected from the p+ emitter through a resistance (804) supplying base current to the n-p-n transistor (803).

Description

Die Erfindung bezieht sich auf eine Blitzlichtsteuervor­ richtung gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a flash control direction according to the preamble of claim 1.

Eine derartige Blitzlichtsteuervorrichtung ist aus der gat­ tungsbildenden JP 1-24399 A bekannt, die einen ersten und einen zweiten Hochspannungsquellenanschluß sowie einen über die ersten und zweiten Hochspannungsquellenanschlüsse ver­ bundenen Kondensator zur Akkumulierung von Blitzlichtener­ gie aufweist. Eine Blitzlichtentladungsröhre und ein Schalt­ element sind mit den ersten und zweiten Hochspannungsquel­ lenanschlüssen in Serie geschaltet. Eine mit der Blitz­ lichtentladungsröhre verbundene Triggerschaltung triggert die Blitzlichtentladungsröhre und startet eine Blitzlicht­ entladung, wobei das Schaltelement aus einem Thyristorele­ ment und einem MOSFET besteht, die kaskode-verbunden sind.Such a flash control device is from the gat tion-forming JP 1-24399 A known, the first and a second high voltage source connection and one over the first and second high voltage source connections ver tied capacitor for the accumulation of flash lights gie has. A flash tube and a switch element are with the first and second high voltage sources len connections connected in series. One with the flash Trigger circuit connected triggering light discharge tube the flash tube and starts a flash Discharge, the switching element consisting of a thyristor ment and a MOSFET, which are cascode-connected.

Fig. 20 zeigt ein Schaltungsdiagramm einer bisher verwende­ ten Blitzlichtsteuervorrichtung mit einem herkömmlichen IGBT. Gemäß Fig. 20 ist eine Serienverbindung eines IGBT 901 und einer Blitzlichtentladungsröhre 902 parallel mit einem Rondensator 903 zur Akkumulation von Blitzlichtener­ gie verbunden, welche einen Hauptschaltkreis darstellen. Mit dem Hauptschaltkreis ist eine elektrische Hochspan­ nungsquelle VCM verbunden. Eine Triggerschaltung zum Trig­ gern der Blitzlichtentladungsröhre 902 weist einen Trigger­ wandler 904, einen Widerstand 905 und einen Triggerkonden­ sator 906 auf. Über einen Gatewiderstand 907 wird ein Steu­ ereingang VIN an das Gate des IGBT 901 angelegt. Fig. 20 shows a circuit diagram of a flash control device used hitherto with a conventional IGBT. Referring to FIG. 20 is a series connection of an IGBT 901 and a flash discharge tube 902 connected in parallel with a blank crystallizer 903 to the accumulation of Blitzlichtener energy, which represent a main circuit. An electrical high-voltage source V CM is connected to the main circuit. A trigger circuit for triggering the flash discharge tube 902 has a trigger converter 904 , a resistor 905 and a trigger capacitor 906 . A control input VIN is applied to the gate of the IGBT 901 via a gate resistor 907 .

Beim Betrieb wird der an das Gate des IGBT 901 angelegte Steuereingang VIN auf niedrigem Pegel gehalten wodurch der IGBT 901 ausgeschaltet, der Kondensator 903 aufgeladen und die Blitzlichtenergie mit der dargestellten Polarität (nor­ malerweise 300 V oder ähnlich) mittels der elektrischen Hochapannungsquelle VCM akkumuliert wird. Zur gleichen Zeit wird der Triggerkondensator 906 über den Widerstand 905 aufgeladen. Wenn unter diesen Bedingungen über den Steuer­ eingang VIN mit hohem Pegel Spannungsimpulse (gewöhnlicherweise einige zehn V) an das Gate des IGBT 901 angelegt werden, wird der IGBT eingeschaltet, so daß Ladun­ gen in dem Triggerkondensator 906 über eine Primärspule des Triggerwandlers 904 entladen werden. Dadurch werden in ei­ ner Sekundärspule des Triggerwandlers 904 Hochspannungsim­ pulse von einigen KV erzeugt, so daß die Blitzlichtentla­ dungsröhre 902 getriggert wird. Als Reaktion darauf beginnt die Entladung der Blitzlichtentladungsröhre 902 mit der Emission von Blitzlicht, wobei die in dem Kondensator 903 für die Akkumulation von Blitzlichtenergie angesammelten Ladungen verbraucht werden. Bei dem Zeitpunkt, bei dem die für die Fotographie benötigte Lichtenergie erhalten wurde, wird die Gatespannung des IGBT 901 zum Ausschalten des IGBT 901 auf einen ausreichenden geringen Pegel gesenkt. Somit wird der über die Blitzlichtentladungsröhre 902 fließende Strom abgeschnitten, wodurch die Blitzlichtentladungen en­ den. Zur selben Zeit wird der Triggerkondensator 906 erneut auf die ursprüngliche Polarität aufgeladen, so daß dieser in den anfänglichen Zustand zurückkehrt.In operation, the control input VIN applied to the gate of the IGBT 901 is kept low, whereby the IGBT 901 is switched off, the capacitor 903 is charged and the flash energy with the polarity shown (normally 300 V or similar) is accumulated by means of the electrical high-voltage source V CM . At the same time, the trigger capacitor 906 is charged through the resistor 905 . If, under these conditions, voltage pulses (usually a few tens of V) are applied to the gate of the IGBT 901 via the control input VIN with a high level, the IGBT is switched on, so that charges in the trigger capacitor 906 are discharged via a primary coil of the trigger converter 904 . As a result, high voltage impulses of a few KV are generated in a secondary coil of the trigger converter 904 , so that the flash tube 902 is triggered. In response, the discharge of the flash tube 902 begins to emit flash, consuming the charges accumulated in the capacitor 903 for the accumulation of flash energy. At the time point at which the light energy required for the photograph was obtained, the gate voltage of the IGBT 901 is lowered to turn off the IGBT 901 to a sufficient low level. Thus, the current flowing through the flash tube 902 is cut off, causing the flash discharges to end. At the same time, the trigger capacitor 906 is recharged to the original polarity so that it returns to the initial state.

Wie es bei der obigen bisher verwendeten Blitzlichtsteuer­ vorrichtung erwähnt wurde, wird durch Verwendung des IGBT als ein Schaltelement die in den Kondensator 903 für die Akkumulation der Blitzlichtenergie geladene Energie an die Blitzlichtentladungsröhre 902 für eine gewünschte Zeit zur Steuerung der Blitzlichtenergie angelegt. Der IGBT stellt eine Halbleitervorrichtung dar, welche durch Integration aus einem Chip gebildet ist, und einen durch den MOSFET an­ gesteuerten Bipolartransistor darstellt, so daß dieser wie der MOSFET spannungsgesteuert ist und Stromeigenschaften aufweist, die gleich sind wie bei dem Bipolartransistor. Da jedoch die Ausgangsstufe des IGBT durch einen Bipolartran­ sistor gebildet ist, sind dessen Stromeigenschaften durch (Stromeigenschaft des MOSFET).(hFE des Bipolartransi­ stors) begrenzt, und somit wird ein großer Siliziumchip von etwa 5 bis 7 mm2 zum Übertragen oder Abschneiden von großen Stromimpulsen wie beispielsweise 100 bis 200 A benötigt, welche für die Blitzlichtsteuervorrichtung benötigt werden. Als Folge davon wird die bisherige Blitzlichtsteuervorrich­ tung mit dem herkömmlichen IGBT wegen des verhältnismäßig hohen Preises nur in Einzelfällen verwendet. Da diese zu­ sätzlich bei einer hohen Stromdichte verwendet wird, ist der EIN-Zustands-Spannungsabfall über den IGBT hoch, etwa bei 6 bis 10 V, was die Blitzlichteffizienz verringert, und die Packungsdichte der integrierten Schaltung mit dem IGBT verringert, so daß die Blitzlichtsteuervorrichtung nicht klein gemacht werden kann.As mentioned in the above flash control device, by using the IGBT as a switching element, the energy charged in the capacitor 903 for the accumulation of the flash energy is applied to the flash tube 902 for a desired time for controlling the flash energy. The IGBT represents a semiconductor device which is formed by integration from a chip and which is a bipolar transistor controlled by the MOSFET, so that it is voltage-controlled like the MOSFET and has current properties which are the same as in the bipolar transistor. However, since the output stage of the IGBT is formed by a bipolar transistor, its current properties are limited by (current property of the MOSFET) (h FE of the bipolar transistor), and thus a large silicon chip of approximately 5 to 7 mm 2 is used for transferring or cutting off large current pulses such as 100 to 200 A are required, which are required for the flash control device. As a result, the previous flash control device with the conventional IGBT is only used in isolated cases because of the relatively high price. In addition, since this is used at a high current density, the ON-state voltage drop across the IGBT is high, around 6 to 10 V, which reduces flash efficiency, and reduces the packing density of the integrated circuit with the IGBT, so that the flash control device cannot be made small.

Als eine Maßnahme zur Lösung dieser Probleme haben diesel­ ben Erfinder die in Fig. 21 gezeigte Schaltung vorgeschla­ gen (gattungsbildende JP 1-24399), bei der eine kostengün­ stige Blitzlichtsteuervorrichtung mit einem MOSFET 908 und einem Thyristor 909, welche über eine Kaskode-Verbindung kombiniert sind, vorgesehen ist. Bei dieser Schaltung kann der hiermit kaskode-verbundene Thyristor 909 nur dann ein­ geschaltet werden, wenn der MOSFET 908 eingeschaltet ist. Der MOSFET 908 kann als MOSFET mit geringer Durchbruchspan­ nung vorgesehen sein. Durch Kombination eines derartigen MOSFET 908 mit dem Thyristor 909 mit hoher Durchbruchspan­ nung kann ein Blitzlichtentladungs-Schaltstrom mit hoher Stromdichte ermöglicht sein.As a measure to solve these problems, the same inventors proposed the circuit shown in Fig. 21 (generic JP 1-24399), in which an inexpensive flash control device with a MOSFET 908 and a thyristor 909 , which combined via a cascode connection are provided. With this circuit, the thyristor 909 connected with this cascode can only be switched on when the MOSFET 908 is switched on. The MOSFET 908 may be provided as a low breakdown voltage MOSFET. By combining such a MOSFET 908 with the thyristor 909 with high breakdown voltage, a flash discharge current with high current density can be made possible.

Fig. 1 zeigt in einer schematischen Schnittansicht einen herkömmlichen IGBT, wie er in einer Blitzlichtsteuervor­ richtung verwendet wird, und Fig. 2 zeigt in einem Schal­ tungsdiagramm die entsprechende Äquivalenzschaltung. Gemäß Fig. 1 ist eine Halbleiterschicht vom n+-Typ 102 auf einem Haltleitersubstrat vom p+-Typ 101, und auf der Schicht ist eine Driftschicht 103 vom n--Typ gebildet. Auf der Oberflä­ che der Driftschicht vom n--Typ 103 sind durch selektive Diffusion Wannenbereiche vom p-Typ 104 gebildet, und es ist auf der Oberfläche von jedem Wannenbereich vom p-Typ durch selektive Diffusion ein Emitterbereich vom n+-Typ 105 ge­ bildet. Oberflächenabschnitte des Wannenbereichs vom p-Typ 104 zwischen der Driftschicht vom n--Typ 103 und den Emit­ terbereichen vom n+-Typ 105 sind als Kanalbereiche 106 de­ finiert. Die Kanallänge ist auf etwa einige µm festgelegt. Auf den Kanalbereichen 106 ist über einem Gateoxidfilm 107 eine Gateelektrode 108 gebildet, und es ist auf den Wannen­ bereichen vom p-Typ 104 und den Emitterbereichen vom n+-Typ 105 eine Emitterelektrode 109 gebildet. Zwischen den Elek­ troden 108 und 109 ist zur Isolation ein Isolierfilm 110 angeordnet. Auf der Rückseite des Haltleitersubstrats vom p-Typ 101 ist eine Kollektorelektrode 111 gebildet. Fig. 1 shows a schematic sectional view of a conventional IGBT, as used in a flash control device, and Fig. 2 shows in a circuit diagram, the corresponding equivalent circuit. Referring to FIG. 1 is a semiconductor layer of n + type semiconductor substrate 102 on a stop 101 p + -type, and the layer is a drift layer 103 of n - -type. P-type well regions 104 are formed on the surface of the n - type drift layer 103 by selective diffusion, and an n + -type 105 emitter region is formed on the surface of each p-type well region by selective diffusion . Surface portions of the p-type well region 104 between the n - -type 103 drift layer and the n + -type emitter regions 105 are defined as channel regions 106 . The channel length is set to around a few µm. A gate electrode 108 is formed on the channel regions 106 over a gate oxide film 107 , and an emitter electrode 109 is formed on the p-type regions 104 and the n + -type emitter regions 105 . An insulation film 110 is arranged between the electrodes 108 and 109 for insulation. A collector electrode 111 is formed on the back of the p-type 101 semiconductor substrate.

Bei der Äquivalenzschaltung gemäß Fig. 2 stellt ein n-Kanal MOSFET 201 einen MOSFET dar, welcher aus einer MOS-Struktur vom Vertikaltyp zusammengesetzt ist, der einen Teil ober­ halb der Driftschicht vom n--Typ 103 in Fig. 1 darstellt, und ein pnp-Transistor 202 stellt einen Bipolartransistor mit p+n+n- p-Struktur dar, welche aus dem Halbleiter­ substrat vom p+-Typ 101, der Haltleiterschicht vom n+-Typ 102, der Driftschicht vom n--Typ 103, und den Wannenberei­ chen vom p-Typ 104 zusammengesetzt ist. In Fig. 1 stellt ein Widerstand 203 die Widerstandskomponenten der Drift­ schicht vom n--Typ 103 dar. . In the equivalent circuit of Figure 2 represents an n-channel MOSFET 201 has a MOSFET is, which is composed of a MOS structure of the vertical type, of a portion of the upper half of the drift layer of n - type 103 in Figure 1, and a. PNP transistor 202 represents a bipolar transistor with p + n + n - p structure, which consists of the semiconductor substrate of p + type 101 , the semiconductor layer of n + type 102 , the drift layer of n - type 103 , and the tub areas are composed of p-type 104 . In Fig. 1, a resistor 203 represents the resistance components of the drift layer of the n - type 103 .

Wenn die Spannung zwischen den Gate- und Emitteranschlüssen G und E ausreichend niedrig ist, und daher der MOSFET 201 ausgeschaltet ist, und eine positive Vorspannung zwischen den Kollektor- und Emitteranschlüssen G und E angelegt ist, womit eine n-p-Diode zwischen der Driftschicht vom n--Typ 103 und den Wannenbereichen vom p-Typ 104 in Rückwärtsrich­ tung vorgespannt ist, erstreckt sich eine Verarmungsschicht hauptsächlich seitlich in die Driftschicht vom n--Typ 103 zur Ausbildung von Raumladungszonen, so daß eine hohe Kol­ lektorspannung gesperrt werden kann. Zusätzlich kann die Oberfläche der Driftschicht vom n--Typ 103 derart ausge­ staltet sein, daß man aufgrund von Feldplatteneffekten durch die MOS-Struktur eine hohe Durchbruchspannung erhält.When the voltage between the gate and emitter terminals G and E is sufficiently low, and therefore the MOSFET 201 is turned off, and a positive bias voltage is applied between the collector and emitter terminals G and E, an n - p diode between the drift layer of the n - type 103 and the well areas of the p-type 104 is biased in the reverse direction, a depletion layer mainly extends laterally into the drift layer of the n - type 103 to form space charge zones, so that a high collector voltage can be blocked. In addition, the surface of the n - type 103 drift layer can be designed in such a way that a high breakdown voltage is obtained due to field plate effects through the MOS structure.

Dementsprechend sollte zur Erhaltung einer Vorrichtung mit hoher Durchbruchspannung die Driftschicht vom n--Typ 103 hinsichtlich der Donatordichte geringer (hoher Widerstand) und hinsichtlich der Dicke größer sein. Dadurch ergibt sich jedoch leicht ein Anstieg des Widerstandswertes des Wider­ standes 203 und somit als Folge eine Verringerung der Stromkapazität.Accordingly, in order to maintain a device with high breakdown voltage, the n - type 103 drift layer should be smaller (high resistance) in donor density and larger in thickness. However, this easily results in an increase in the resistance value of the resistor 203 and consequently in a reduction in the current capacity.

Wenn die zwischen den Kollektor- und Emitteranschlüssen C und E angelegte Spannung derart angehoben wird, daß der MOSFET 201 durch das Anlegen einer ausreichend großen Span­ nung zwischen den Gate- und Emitteranschlüssden G und E eingeschaltet wird, fließen Elektronen über den Kanal des MOSFET 201 von der Emitterelektrode 109 zur Kollektorelek­ trode 111. Auf diese Weise wird der Übergang zwischen der Basis und dem Emitter des PNP-Transistors 202 in Vorwärts­ richtung gespannt, der Transistor 202 wird aktiv und es wird ein Pfad zwischen den Kollektor- und Emitteranschlüs­ sen C und E des IGBT ausgebildet. Dabei liefert der PNP- Transistor 202 Strom durch Verstärken des Drainstromes des MOSFET 201. Dementsprechend wird die Stromkapazität des IGBT größer, wenn der Verstärkungsfaktor des IGBT größer wird, da der Verstärkungsfaktor des PNP-Transistors 202 hö­ her ist und der Drainstrom des MOSFET 201 größer ist, was ebenfalls in einer Verringerung der Spannung für den EIN- Zustand resultiert.When the voltage applied between the collector and emitter terminals C and E is raised such that the MOSFET 201 is turned on by applying a sufficiently large voltage between the gate and emitter terminals G and E, electrons flow through the channel of the MOSFET 201 the emitter electrode 109 to the collector electrode 111 . In this way, the transition between the base and the emitter of the PNP transistor 202 is stretched in the forward direction, the transistor 202 becomes active and a path is formed between the collector and emitter connections C and E of the IGBT. The PNP transistor 202 supplies current by amplifying the drain current of the MOSFET 201 . Accordingly, the current capacity of the IGBT increases as the gain of the IGBT increases because the gain of the PNP transistor 202 is higher and the drain current of the MOSFET 201 is larger, which also results in a reduction in the voltage for the ON state.

Falls jedoch der Verstärkungsfaktor des PNP-Transistors 202 angehoben wird, werden die Ausschalt-Eigenschaften schlech­ ter. Obwohl eine Ausschalt-Zeit unterhalb von 1 µs bei An­ wendungen auf einen Hochfrequenzinverter benötigt wird, falls dieser Fall unter Verwendung eines IGBT mit einer ho­ hen Durchbruchspannung von etwa 1000 V verwirklicht wird, muß der Stromverstärkungsfaktor des PNP-Transistors 202, erheblich verringert werden. Dies wird durch das folgende erreicht: Einführung eines Lebensdauer-Killers durch Be­ strahlung mit Elektronenstrahlen oder Protonen bzw. Diffu­ sion von Schwermetallen; Addition eines kurzen Emitterwi­ derstandes zu dem Transistor 202. Als Ergebnis ergibt sich bei einem IGBT, welcher bezüglich den Ausschalt- Eigenschaften hohe Geschwindigkeit aufweist, das Problem, daß mit dem Kleinerwerden des Stromverstärkungsfaktors des PNP-Transistors 202 die Stromdichte nicht ausreichend zur Erfüllung des verstärkten oberen Grenzwertes der Spannung für den EIN-Zustand angehoben werden kann.However, if the gain of the PNP transistor 202 is raised, the turn-off characteristics become worse. Although a turn-off time below 1 microseconds is required for applications on a high-frequency inverter, if this case is realized using an IGBT with a high breakdown voltage of approximately 1000 V, the current amplification factor of the PNP transistor 202 must be considerably reduced. This is achieved by the following: introduction of a lifetime killer by irradiation with electron beams or protons or diffusion of heavy metals; Adding a short emitter resistor to transistor 202 . As a result, an IGBT which has a high speed of turn-off characteristics has a problem that as the current gain factor of the PNP transistor 202 becomes smaller, the current density is not raised sufficiently to meet the amplified upper limit voltage of the ON state can be.

Als eine Möglichkeit zur Verbesserung des Kompromisses zwi­ schen den Ausschalt-Eigenschaften und der Spannung für den EIN-Zustand wurde die in Fig. 3 mit dem Bezugszeichen 112 bezeichnete Maßnahme vorgesehen: Die Donatordichte in der Umgebung der Oberfläche der Driftschicht vom n--Typ 103 wurde zur Verringerung des Serienwiderstandes 203 des MOSFET 201 angehoben. Zusätzlich wird aufgrund dieser Schicht 112 mit geringem Widerstand die Ausdehnung einer Verarmungsschicht unterdrückt, welche von dem Übergang mit den Wannenbereichen vom p-Typ 104 bei einem EIN-Zustand hervorgeht, so daß es möglich wurde, eine Vorrichtung mit hoher Durchbruchspannung feiner zu strukturieren. Dies be­ deutet, daß die folgende Maßnahme den bisherigen Gedanken­ weg zum Verbessern der Eigenschaften wiedergibt: Da ent­ sprechend der in Fig. 3 gezeigten Struktur der Drainstrom durch Anheben der Stromkapazität des MOSFETs 201 angehoben werden kann, kann eine hohe Stromdichte auch dann erhalten werden, falls der Verstärkungsfaktor des PNP-Transistors 202 klein ist.As a way of improving the compromise between the switch-off properties and the voltage for the ON state, the measure designated by reference number 112 in FIG. 3 was provided: the donor density in the vicinity of the surface of the drift layer of the n - type 103 was raised to reduce the series resistance 203 of the MOSFET 201 . In addition, due to this low resistance layer 112 , the expansion of a depletion layer resulting from the transition with the p-type well regions 104 in an ON state is suppressed, so that it has become possible to fine-structure a device with high breakdown voltage. This means that the following measure reflects the previous idea of improving the properties: Since the drain current can be increased in accordance with the structure shown in FIG. 3 by increasing the current capacity of the MOSFET 201 , a high current density can also be obtained if the gain of PNP transistor 202 is small.

Als weitere Möglichkeit zur Verbesserung des Kompromisses zwischen den Ausschalt-Eigenschaften und der Spannung für den EIN-Zustand wurde eine MOSGTO-Vorrichtung vorgeschla­ gen. Fig. 4 zeigt in schematischer Schnittansicht den Auf­ bau dieses herkömmlichen MOSGTO, und Fig. 5 zeigt ein Schaltungsdiagramm der entsprechenden Äguivalenzschaltung. Unter Bezugnahme auf Fig. 4 sind eine Haltleiterschicht vom n--Typ 303 und eine Halbleiterschicht vom p-Typ 304 in die­ ser Reihenfolge aufeinander geschichtet. Auf der Oberfläche der Haltleiterschicht vom p-Typ 304 werden durch selektive Diffusion Wannenbereiche vom n-Typ 305 gebildet, und auf der Oberfläche von, jedem Wannenbereich vom n-Typ 305 ist durch selektive Diffusion ein Sourcebereich 306 vom p+-Typ gebildet. Oberflächenabschnitte der Wannenbereiche vom n- Typ 305 zwischen der Haltleiterschicht vom p-Typ 304 und den Sourcebereichen vom p-Typ 306 sind als Bereiche 307 de­ finiert. Auf der Halbleiterschicht vom p-Typ 304 ist eine erste Gateelektrode 308 gebildet, und auf den Kanalberei­ chen 307 sind über Gateisolierfilme 309 zweite Gateelektro­ den 310 gebildet. Ferner sind auf den Wannenbereichen vom n-Typ 305 und den Sourcebereichen vom p+-Typ 306 Kathodene­ lektroden 311 gebildet. Diese Elektroden 308, 310 und 311 sind durch Isolierfilme 312 isoliert. Auf der Rückseite des Haltleitersubstrates vom p+-Typ 301 ist eine Anodenelektro­ de 313 gebildet.A MOSGTO device has been proposed as another way to improve the trade-off between the turn-off characteristics and the voltage for the ON state. FIG. 4 shows a schematic sectional view of the construction of this conventional MOSGTO, and FIG. 5 shows a circuit diagram of FIG corresponding equivalence circuit. . Referring to Figure 4, a grip conductor layer from the n - type 303, and a semiconductor layer of p-type 304 in the order ser stacked. On the surface of the support semiconductor layer of p-type 304 well regions are formed by n-type 305 by selective diffusion, and on the surface of, each well region of the n-type 305 is made of p + -type by selective diffusion a source region 306th Surface portions of the n-type well regions 305 between the p-type 304 semiconductor layer and the p-type source regions 306 are defined as regions 307 . A first gate electrode 308 is formed on the p-type semiconductor layer 304 , and second gate electrodes 310 are formed on the channel regions 307 via gate insulating films 309 . Furthermore, cathode electrodes 311 are formed on the well regions of the n-type 305 and the source regions of the p + -type 306 . These electrodes 308 , 310 and 311 are insulated by insulating films 312 . An anode electrode de 313 is formed on the back of the p + -type 301 semiconductor substrate.

Bei der Äquivalenzschaltung gemäß Fig. 5 stellt ein p-Kanal MOSFET 401 einen MOSFET dar, der aus einem MOS-Aufhau vom Vertikaltyp zusammengesetzt ist mit einem oberen Abschnitt oberhalb der Halbleiterschicht vom p-Typ 304, und ein PNP- Transistor stellt einen Bipolartransistor mit einer p+n+n-­ p-Struktur dar, welche sich aus dem Halbleitersubstrat vom p+-Typ 301, der Halbleiterschicht vom n+-Typ 302, der Halt­ leiterschicht vom n--Typ 303 und der Halbleiterschicht vom p-Typ 304 zusammensetzt. Ein npn-Transistor 403 stellt ei­ nen Bipolartransistor mit einer n-pn-Struktur dar, welcher zusammengesetzt ist aus der Halbleiterschicht vom n--Typ 303, der Halbleiterschicht vom p-Typ 304 und den Wannenbe­ reichen vom n-Typ 305. In the equivalent circuit shown in FIG. 5, a p-channel MOSFET 401 is a MOSFET composed of a vertical type MOS device with an upper portion above the p-type semiconductor layer 304 , and a PNP transistor provides a bipolar transistor a p + n + n - p structure, which consists of the semiconductor substrate of p + type 301 , the semiconductor layer of n + type 302 , the semiconductor layer of n - type 303 and the semiconductor layer of p type 304 put together. An npn transistor 403 represents a bipolar transistor with an n - pn structure, which is composed of the semiconductor layer of the n - -type 303 , the semiconductor layer of the p-type 304 and the well regions of the n-type 305 .

Wenn bei dem MOSGTO eine positive Vorspannung zwischen den Anoden- und Kathodenanschlüssen A und K angelegt ist und ein Triggerstrom in einer ersten Gateanschluß G1 fließt, wird ein aus den Transistoren 402 und 403 zusammengesetzter Thyristor zur Öffnung eines Pfades zwischen den Anoden- und Kathodenanschlüssen A und K gezündet. Wenn eine negative Spannung an einen zweiten Gateanschluß G2 zum Einschalten des MOSFET 401 des Thyristors angelegt ist, wird der MOSGTO ausgeschaltet.In the MOSGTO, when a positive bias is applied between the anode and cathode terminals A and K and a trigger current flows in a first gate terminal G1, a thyristor composed of the transistors 402 and 403 is used to open a path between the anode and cathode terminals A and K ignited. When a negative voltage is applied to a second gate terminal G2 to turn on the MOSFET 401 of the thyristor, the MOSGTO is turned off.

Da diese Vorrichtung eine Thyristorstruktur aufweist, kann die Spannung für den EIN-Zustand selbst bei einer Hochspan­ nung niedrig gemacht werden. Da jedoch der Ausschalt- Mechanismus äquivalent ist zum Löschen eines GTO ohne Gate­ gegenspannung, ist es schwierig, den Anodenstrom ausrei­ chend anzuheben. Zusätzlich ist die Betreibbarkeit nicht gut, da dieser zwei Gateelektroden aufweist, und von daher eine komplizierte Gatesteuerung zum Zünden und Löschen not­ wendig ist.Since this device has a thyristor structure, can the voltage for the ON state even with a high voltage voltage can be made low. However, since the Mechanism equivalent to deleting a GTO without a gate counter voltage, it is difficult to clear the anode current accordingly. In addition, operability is not good because it has two gate electrodes, and therefore complicated gate control to ignite and extinguish is agile.

Als eine Vorrichtung, welche Verbesserungen zu den obigen Schwierigkeiten zeigt und eine hohe Durchbruchspannung, ei­ nen geringen EIN-Widerstand, Hochgeschwindigkeits- Ausschalten und eine hohe blockierbare Hauptstromdichte realisiert, ist ein emittergeschalteter Thyristor (EST) be­ kannt. Fig. 6 zeigt in schematischer Schnittansicht einen EST-Aufbau, wie er in IEEE Electron Device Letters, Vol. 11, No. 2, Februar 1990, S. 75-77 dargestellt ist. Fig. 7 zeigt ein Schaltungsdiagramm einer entsprechenden Äquiva­ lenzschaltung. Unter Bezugnahme auf Fig. 6 sind ein Halb­ leitersubstrat vom p+-Typ 501, eine Pufferschicht vom n-Typ 502, eine Driftschicht vom n--Typ 503 und eine Basisschicht vom p-Typ 504 in dieser Reihenfolge aufeinandergeschichtet. Auf der Oberfläche der Basisschicht vom p-Typ 504 sind se­ lektiv ein Floatingbereich vom n+-Typ 505 und ein Emitter­ bereich vom n+-Typ 506 gebildet. Der Oberflächenabschnitt des Basisbereiches vom p-Typ 504 zwischen dem Floatingbe­ reich vom n+-Typ und dem Emitterbereich vom n+-Typ 506 ist als ein Kanalbereich 507 definiert. Außer dem Kanalbereich 507 ist ein Bereich vom p+-Typ 508 vorgesehen, welcher den Emitterbereich vom n+-Typ 506 zur Verringerung des Basiswi­ derstandes umgibt. Auf dem Kanalbereich 507 ist eine Ga­ teelektrode 510 über einen Gateisolierfilm 509 gebildet, und auf dem Emitterbereich vom n+-Typ 506 und dem Bereich vom p+-Typ 508 ist eine Kathodenelektrode 511 gebildet. Auf der Rückseite des Halbleitersubstrates vom p+-Typ 501 ist eine Anodenelektrode 512 gebildet.An emitter-switched thyristor (EST) is known as a device which shows improvements to the above problems and realizes high breakdown voltage, low ON resistance, high-speed turn-off and high blocking main current density. Fig. 6 shows a schematic sectional view of an EST structure as in IEEE Electron Device Letters, Vol. 11, No. 2, February 1990, pp. 75-77. Fig. 7 shows a circuit diagram of a corresponding equivalence circuit. Referring to Fig. 6, a p + type semiconductor substrate 501 , an n type 502 buffer layer, an n - type 503 drift layer, and a p type 504 base layer are stacked in this order. On the surface of the p-type base layer 504 , a floating region of the n + type 505 and an emitter region of the n + type 506 are selectively formed. The surface portion of the p-type base region 504 between the n + -type floating region and the n + -type emitter region 506 is defined as a channel region 507 . In addition to the channel region 507 , a region of the p + type 508 is provided which surrounds the emitter region of the n + type 506 to reduce the base resistance. On the channel region 507, a Ga is formed teelektrode 510 via a gate insulating film 509, and on the emitter region n + -type region 506 and the p + type 508 is a cathode electrode 511 formed. An anode electrode 512 is formed on the back of the p + type semiconductor substrate 501 .

Gemäß der Äquivalenzschaltung nach Fig. 7 entspricht ein n- Kanal MOSFET 601 einem MOSFET, welcher aus einer MOS- Struktur oberhalb des Basisbereiches vom p-Typ 504 gemäß Fig. 6 gebildet ist, und ein PNP-Transistor 602 einer Struktur, welche aus dem Halbleitersubstrat vom p+-Typ 501, der Pufferschicht vom n-Typ 502, der Driftschicht vom n- Typ 503 und dem Basisbereich 504 vom p-Typ zusammengesetzt ist. Ein npn-Transistor 603 entspricht einem Bipolartransi­ stor mit einer n-pn+-Struktur, welche zusammengesetzt ist aus der Driftschicht vom n--Typ 503, der Basisschicht vom p-Typ 504 und dem Floatingbereich vom n+-Typ 505. Ein Wi­ derstand 604 stellt die Widerstandskomponente der Basis­ schicht vom p-Typ 504 dar.According to the equivalent circuit according to FIG. 7, an n-channel MOSFET 601 corresponds to a MOSFET which is formed from a MOS structure above the base region of the p-type 504 according to FIG. 6, and a PNP transistor 602 to a structure which consists of the P + type semiconductor substrate 501 , n type 502 buffer layer, n type drift layer 503, and p type base region 504 . An npn transistor 603 corresponds to a bipolar transistor with an n - pn + structure, which is composed of the drift layer of the n - type 503 , the base layer of the p type 504 and the floating region of the n + type 505 . A resistor 604 represents the resistance component of the p-type base layer 504 .

Zum Einschalten dieses EST ist es notwendig, die Basis­ schicht vom p-Typ 504 mit Triggerstrom zu versorgen, so daß der aus den Transistoren 602 und 603 zusammengesetzte Thy­ ristor getriggert und unter den Bedingungen verriegelt (d. h. gezündet) wird, daß eine positive Vorspannung über den Anoden- und Kathodenanschlüssen A und K, und eine posi­ tive Spannung auf einem Gateanschluß G angelegt ist zum Einschalten des MOSFET 601. Daher muß, wie es in der oben angegebenen Literaturstelle beschrieben ist, ein Gatean­ schluß GT zum Anlegen des Triggerstromes ähnlich wie der erste Gateanschluß G1 in Fig. 4 und Fig. 5 auf geeignete Weise auf der Basisschicht vom p-Typ 504 vorgesehen sein. To turn this EST on, it is necessary to supply the base layer of p-type 504 with trigger current so that the thyristor composed of transistors 602 and 603 is triggered and locked (ie fired) under the conditions that a positive bias is over the anode and cathode terminals A and K, and a positive voltage is applied to a gate terminal G to turn on the MOSFET 601 . Therefore, a Gatean circuit G T must as described in the above reference, for applying the trigger current similarly to the first gate terminal G1 in FIG. 4 and FIG. 5 can be provided in a suitable manner on the base layer of p-type 504.

Bei der in Fig. 7 gezeigten Äquivalenzschaltung ist dieser Gateanschluß GT gestrichelt dargestellt. Auf der anderen Seite wird durch Anlegen einer Nullspannung am Gateanschluß G zum Ausschalten des MOSFET 601 der Thyristor entriegelt, und der EST ist ausgeschaltet.In the equivalent circuit shown in Fig. 7, this gate terminal G T is shown in dashed lines. On the other hand, by applying a zero voltage to the gate terminal G to turn off the MOSFET 601, the thyristor is unlocked and the EST is turned off.

Da der EST ähnlich wie der zuvor erwähnte MOSGTO eine Thy­ ristorstruktur aufweist, kann die Spannung für den EIN- Zustand auch bei dem Fall hoher Durchbruchsspannung niedrig sein. Zusätzlich ist mit 601, der Ausschaltsteuerung auf­ grund eines Kanales des MOSFET 601, der mit dem Thyristor­ abschnitt kaskode-verbunden ist, der blockierbare Anoden­ strom höher als beim MOSGTO. Da ferner der Verstärkungsfak­ tor des Transistors 602 geringer sein kann, wird ein Hoch­ geschwindigkeitsausschalten ermöglicht. Da jedoch zwei Ga­ teelektroden wie bei dem MOSGTO benötigt werden, entstehen Probleme bei der schwierigen Gatesteuerung. Des weiteren entstehen ebenfalls Probleme dadurch, daß die Packungsdich­ te der Vorrichtung aufgrund der zusätzlichen Gateelektroden gering ist, und die realisierbare Stromdichte gering wird.Since the EST has a thyristor structure similar to the aforementioned MOSGTO, the voltage for the ON state can be low even in the case of a high breakdown voltage. In addition, with 601 , the switch-off control on the basis of a channel of the MOSFET 601 , which is cascode-connected to the thyristor section, the anode current which can be blocked is higher than in the MOSGTO. Furthermore, since the gain factor of transistor 602 may be lower, high speed turn-off is enabled. However, since two gate electrodes are required as in the MOSGTO, problems arise with the difficult gate control. Furthermore, problems also arise in that the packing density of the device is low due to the additional gate electrodes and the realizable current density becomes low.

Wie oben dargestellt wurde, weisen die bisher bekannten Halbleitervorrichtungen jeweils Nachteile auf. Der MOSGTO weist zwar eine hohe Durchbruchspannung und einen niedrigen EIN-Zustands-Widerstand auf, aber es ergeben sich Probleme damit, daß die blockierbare Hauptstromdichte gering ist, und zwei Gateelektroden notwendig sind, so daß die Gate­ steuerung kompliziert ist. Auf der anderen Seite kann der EST eine hohe Durchbruchspannung, einen geringen EIN- Zustands-Widerstand, ein Hochgeschwindigkeits-Ausschalten und eine hohe blockierbare Hauptstromdichte vorweisen, aber da wiederum zwei Gateelektroden notwendig sind, entstehen Probleme dahingehend, daß die Gatesteuerung kompliziert ist. Zusätzlich entstehen Probleme dahingehend, daß die Packungsdichte der Vorrichtung aufgrund der zusätzlichen Gateelektroden nicht erhöht werden kann. As has been shown above, the previously known Semiconductor devices each have disadvantages. The MOSGTO has a high breakdown voltage and a low one ON-state resistance, but problems arise with the fact that the main current density that can be blocked is low, and two gate electrodes are necessary so that the gate control is complicated. On the other hand, the EST a high breakdown voltage, a low ON- State resistance, high speed shutdown and have a high blocking main current density, however since again two gate electrodes are necessary Problems in that gate control is complicated is. In addition, problems arise in that the Packing density of the device due to the additional Gate electrodes can not be increased.  

Da darüber hinaus gemäß Fig. 21 der Thyristor 909 und der MOSSFET 908 als diskrete Elemente ausgebildet sind, ist es schwierig eine hochzuverlägsige Blitzlichtsteuervorrichtung herzustellen, die kleine Ausmaße aufweist und preisgünstig ist.Moreover, since the thyristor 909 and the MOSSFET 908 are formed as discrete elements also shown in FIG. 21, it is difficult to produce a hochzuverlägsige flash control device which has small dimensions and is cheap.

Der Erfindung liegt daher die Aufgabe zugrunde eine Blitz­ lichtsteuervorrichtung der eingangs genannten Art derart weiterzubilden, daß man eine hohe Zuverlässigkeit und eine ausreichende Blitzlichteffizienz erhält und darüber hinaus eine kompakte und preisgünstige Herstellung ermöglicht.The invention is therefore based on the object of a flash Light control device of the type mentioned above to further develop that high reliability and a receives sufficient flash efficiency and beyond enables a compact and inexpensive manufacture.

Diese Aufgabe wird erfindungsgemäß mit den im kennzeichnen­ den Teil des Patentanspruchs 1 angegebenen Merkmalen ge­ löst.According to the invention, this object is characterized by the the part specified in claim 1 features ge solves.

Weitere Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.Further advantages of the present invention result from the following description with reference to the Drawing.

Es zeigt:It shows:

Fig. 1 eine schematische Schnittansicht eines herkömmli­ chen IGBT; Fig. 1 is a schematic sectional view of a conventional IGBT;

Fig. 2 ein Schaltungsdiagramm der entsprechenden Äquiva­ lenzschaltung; Fig. 2 is a circuit diagram of the corresponding equivalence circuit;

Fig. 3 eine schematische Schnittansicht eines weiteren herkömmlichen IGBT; Fig. 3 is a schematic sectional view of another conventional IGBT;

Fig. 4 eine schematische Schnittansicht eines herkömmli­ chen MOSGTO; Fig. 4 is a schematic sectional view of a conventional MOSGTO;

Fig. 5 ein Schaltungsdiagramm der entsprechenden Äquiva­ lenzschaltung; Fig. 5 is a circuit diagram of the corresponding equivalence circuit;

Fig. 6 eine schematische Schnittansicht eines herkömmli­ chen EST; Fig. 6 is a schematic sectional view of a conventional EST;

Fig. 7 ein Schaltungsdiagramm der entsprechenden Äquiva­ lenzschaltung; Fig. 7 is a circuit diagram of the corresponding equivalence circuit;

Fig. 8 eine schematische Schnittansicht eines Ausführungs­ beispieles einer in der Blitzlichtsteuervorrichtung als Schaltelement verwendeten Halbleitervorrich­ tung; Fig. 8 is a schematic sectional view of an embodiment example of a semiconductor device used as a switching element in the flash control device;

Fig. 9 ein Schaltungsdiagramm der entsprechenden Aquiva­ lenzschaltung; Fig. 9 is a circuit diagram of the corresponding Aquiva lenz circuit;

Fig. 10 und 11 schematische Schnittansichten von einem weite­ ren Ausführungsbeispiel der in der Blitzlichtsteu­ ervorrichtung verwendeten Halbleitervorrichtung; Fig. 10 and 11 are schematic sectional views of a wide ren embodiment of the ervorrichtung in the Blitzlichtsteu semiconductor device used;

Fig. 12 und 13 Ausdehnungen einer Verarmungsschicht; FIGS. 12 and 13 dimensions of a depletion layer;

Fig. 14 eine schematische Schnittansicht eines weiteren Ausführungsbeispieles der in der Blitzlichtsteuer­ vorrichtung verwendeten Halbleitervorrichtung; Fig. 14 is a schematic sectional view of another embodiment of the semiconductor device used in the flash control device;

Fig. 15A bis 15E schematische Schnittansichten von Her­ stellungsschritten der in Fig. 8 dargestellten Halbleitervorrichtung; Figs. 15A to 15E are schematic sectional views of Her position steps of the semiconductor device shown in Fig. 8;

Fig. 16 und 17 schematische Schnittansichten eines weiteren Ausführungsbeispieles der in der Blitzlichtsteuer­ vorrichtung verwendeten Halbleitervorrichtung; Fig. 16 and 17 are schematic sectional views of a further embodiment of the device in the flash control semiconductor device used;

Fig. 18A bis 18J und 19A bis 19K schematische Schnittan­ sichten von Herstellungsschritten der in der Blitz­ lichtsteuervorrichtung verwendeten Halbleitervor­ richtung; Figs. 18A to 18J and 19A to 19K are schematic views of manufacturing steps of the Schnittan in the flash light control device used Halbleitervor direction;

Fig. 20 und 21 Schaltungsdiagramme einer herkömmlichen Blitzlichtsteuervorrichtung; und Fig. 20 and 21 are circuit diagrams of a conventional flash control device; and

Fig. 22 ein Schaltungsdiagramm eines Ausführungsbeispieles einer Blitzlichtsteuervorrichtung, entsprechend der vorliegenden Erfindung. Fig. 22 is a circuit diagram of one embodiment of a flash light control device according to the present invention.

Fig. 8 zeigt eine schematische Schnittansicht eines Ausfüh­ rungsbeispieles einer Halbleitervorrichtung, wie sie in der Blitzsteuervorrichtung als Schaltelement verwendet wird, und Fig. 9 zeigt ein Schaltungsdiagramm einer entsprechen­ den Äquivalenzschaltung. Unter Bezugnahme auf Fig. 8 sind ein Halbleitersubstrat vom p+-Typ 701, eine Halbleiter­ schicht vom n+-Typ 702 und eine Driftschicht vom n--Typ 703 in dieser Reihenfolge aufeinandergeschichtet. Die Drift­ schicht vom n--Typ 703 ist beispielsweise für eine Halblei­ tervorrichtung der 1000 V-Klasse bemessen, mit einer Verun­ reinigungskonzentration von etwa 1014 cm-3 und etwa 60 µm Dicke. Auf der Oberfläche der Driftschicht vom n--Typ 703 ist ein Halbleiterbereich vom p--Typ 704 selektiv gebil­ det. Der Halbleiterbereich vom p--Typ 704 kann beispiels­ weise eine Verunreinigungskonzentration von etwa 1012 cm-3 bis 1015 cm-3 aufweisen, welche ziemlich gering ist, und ist etwa einige wenige µm dick. Benachbart zu beiden Seiten des Halbleiterbereiches vom p--Typ 704 sind auf der Drift­ schicht vom n--Typ 703 Halbleiterbereiche vom p-Typ 705 wannenförmig selektiv ausgebildet. Die Halbleiterbereiche vom p-Typ 705 können beispielsweise bei den Rändern der Ka­ nalbereiche 708 auf der Seite der Halbleiterbereiche vom n+-Typ 707 eine Verunreinigungskonzentration von etwa 1016 cm-3 und eine Dicke von etwa einige wenige µm aufweisen. FIG. 8 shows a schematic sectional view of an exemplary embodiment of a semiconductor device as used in the flash control device as a switching element, and FIG. 9 shows a circuit diagram of a corresponding equivalent circuit. . Referring to Figure 8, a semiconductor substrate is of p + -type 701, a semiconductor layer n + -type region 702 and a drift layer of n - type 703 stacked in this order. The n - type 703 drift layer is dimensioned, for example, for a semiconductor device of the 1000 V class, with an impurity concentration of approximately 10 14 cm -3 and approximately 60 µm thick. A p - type semiconductor region 704 is selectively formed on the surface of the n - type 703 drift layer. The semiconductor region of the p - type 704 can, for example, have an impurity concentration of approximately 10 12 cm -3 to 10 15 cm -3 , which is quite low, and is approximately a few μm thick. Adjacent to both sides of the semiconductor region of the p - type 704 , semiconductor regions of the p - type 705 are selectively formed on the drift layer of the n - type 703 . The p-type semiconductor regions 705 may have, for example, an impurity concentration of approximately 10 16 cm -3 and a thickness of approximately a few μm at the edges of the channel regions 708 on the n + -type semiconductor region 707 side.

Auf dem Halbleiterbereich vom p--Typ 704 ist ein Halblei­ terbereich vom n+-Typ 706 selektiv bei einem Abstand von den Grenzen zwischen den Bereichen 704 und 705 gebildet. Der Halbleiterbereich vom n+-Typ 706 kann beispielsweise auf seiner Oberfläche eine Verunreinigungskonzentration von etwa 1019 cm-3 und eine Dicke von etwa 0,3 µm aufweisen. Auf der Oberfläche der Halbleiterbereiche vom p-Typ 705 sind selektiv Halbleiterbereiche vom n+-Typ 707 bei einem Abstand von den Grenzen zwischen den Bereichen 704 und 705 gebildet. Die Halbleiterbereiche vom n+-Typ 707 können bei­ spielsweise auf der Oberfläche eine Verunreinigungskonzen­ tration von etwa 1019 cm-3 und eine Dicke von etwa 0,3 µm aufweisen. Oberflächenabschnitte des Halbleiterbereiches vom p--Typ 704 und der Halbleiterbereiche vom p-Typ 705 zwischen den Halbleiterbereichen vom n+-Typ 706 und 707 sind als Kanalbereiche 708 definiert.On the p - type semiconductor region 704 , an n + type semiconductor region 706 is selectively formed at a distance from the boundaries between the regions 704 and 705 . The semiconductor region of the n + type 706 can, for example, have an impurity concentration of approximately 10 19 cm -3 and a thickness of approximately 0.3 μm on its surface. On the surface of the p-type semiconductor regions 705 , semiconductor regions of the n + type 707 are selectively formed at a distance from the boundaries between the regions 704 and 705 . The semiconductor regions of the n + type 707 can have, for example, an impurity concentration of approximately 10 19 cm -3 and a thickness of approximately 0.3 μm on the surface. Surface portions of the p - type semiconductor region 704 and the p type semiconductor regions 705 between the n + type semiconductor regions 706 and 707 are defined as channel regions 708 .

Auf den Kanalbereichen 708 sind über Gateoxidfilme 709 Ga­ teelektroden 710 gebildet. Seitlich auf den Halbleiterbe­ reichen vom p-Typ 705 und den Halbleiterbereichen vom n+- Typ 707 ist eine gemeinsame Kathodenelektrode 711 gebildet. Diese Elektroden 710 und 711 sind durch einen Isolierfilm 712 isoliert. Auf der Rückseite des Halbleitersubstrates 701 vom p+-Typ ist eine Anodenelektrode 713 gebildet.Gate electrodes 709 form gate electrodes 710 on channel regions 708 . A common cathode electrode 711 is formed laterally on the semiconductor regions of p-type 705 and the semiconductor regions of n + - type 707 . These electrodes 710 and 711 are insulated by an insulating film 712 . An anode electrode 713 is formed on the back of the p + type semiconductor substrate 701 .

Obwohl die Halbleiterschicht vom p--Typ 704 geringer in der Dicke ist als die Halbleiterbereiche vom p-Typ 705, wie es in Fig. 8 gezeigt ist, kann diese jedoch auch in etwa dieselbe Dicke wie die Halbleiterbereiche vom p-Typ 705 aufweisen, wie es in Fig. 10 gezeigt ist, oder eine größere Dicke als die Halbleiterbereiche vom p-Typ 705 aufweisen, wie es in Fig. 11 gezeigt ist.Although the p - -type semiconductor layer 704 is smaller in thickness than the p-type 705 semiconductor regions , as shown in FIG. 8, it can also have approximately the same thickness as the p-type 705 semiconductor regions, as shown in Fig. 10, or have a greater thickness than the semiconductor regions of the p-type 705, as shown in Fig. 11.

Gemäß der in Fig. 9 dargestellten Äquivalenzschaltung ent­ spricht ein n-Kanal MOSFET 801 dem MOSFET mit der MOS- Struktur oberhalb des Halbleiterbereiches vom p--Typ 704 in Fig. 8. Ein PNP-Transistor 802 eines Multikollektor- Transistors entspricht einem Bipolartransistor mit p+n+n-p-- Struktur, welche zusammengesetzt ist aus dem Halbleiter­ substrat vom p+-Typ 701, der Halbleiterschicht vom n+-TYP 702, der Driftschicht vom n--Typ 703 und dem Halbleiterbe­ reich 704 vom p--Typ gemäß Fig. 8 und entspricht einem Bi­ polartransistor mit p+n+n-p-Struktur, welche ausgebildet ist durch Ersetzen des Kollektors dieses Bipolartransistors vom dem Halbleiterbereich vom p--Typ 704 mit dem Halblei­ terbereich vom p-Typ 705. Ein npn-Transistor 803 entspricht einem Bipolartransistor mit n-p-n+-Struktur, welche zusam­ mengesetzt ist aus der Driftschicht vom n--Typ 703, dem Halbleiterbereich vom p--Typ 704 und dem Halbleiterbereich vom n+-Typ 706 gemäß Fig. 8. Ein Widerstand 804 stellt eine Widerstandskomponente in dem Halbleiterbereich vom p--Typ 704 dar.According to the equivalent circuit shown in FIG. 9, an n-channel MOSFET 801 corresponds to the MOSFET with the MOS structure above the p - type semiconductor region 704 in FIG. 8. A PNP transistor 802 of a multi-collector transistor corresponds to a bipolar transistor p + n + n - p - - structure, which is composed of the semiconductor substrate of p + type 701 , the semiconductor layer of n + type 702 , the drift layer of n - type 703 and the semiconductor region 704 of p - . -type according to Figures 8 and corresponds to a bi-polar transistor with p + n + n - p structure, is that formed by replacing of the collector of this bipolar transistor of the semiconductor region of p - -type 704 with the semiconducting ders p-type 705th An npn transistor 803 corresponds to a bipolar transistor with an n - p - n + structure, which is composed of the drift layer of the n - type 703 , the semiconductor region of the p - type 704 and the semiconductor region of the n + type 706 according to Fig. 8. A resistor 804 represents a resistor component in the p - type semiconductor region 704 .

Ein Teil des Transistors 802 und ein Teil des Transistors 803 sind in der Art eines Thyristors verbunden und stellen somit einen Thyristorabschnitt dar. Mit diesem Thyristorab­ schnitt ist der MOSFET 801 kaskode-verbunden. Somit wird bei dieser Halbleitervorrichtung ein Kaskodeantrieb eines GTO-Thyristors durch den MOSFET implementiert.Part of the transistor 802 and part of the transistor 803 are connected in the manner of a thyristor and thus constitute a thyristor section. With this thyristor section, the MOSFET 801 is cascode-connected. Thus, in this semiconductor device, a cascode drive of a GTO thyristor is implemented by the MOSFET.

Im folgenden wird die Betriebsweise erläutert. Wenn die an­ gelegte Spannung an einem Anodenanschluß A bezüglich einem Kathodenanschluß K angehoben wird, während der MOSFET 801 aufgrund einer geringen Gatespannung, welche an einen Gate­ anschluß G angelegt ist, ausgeschaltet wird, wird ein PN- Übergang zwischen der Driftschicht vom n--Typ 703 und dem Halbleiterbereich vom p-- und p-Typ 704 und 705 in Rück­ wärtsrichtung vorgespannt, und es beginnt eine Verarmungs­ schicht sich auf beiden Seiten dieses PN-Überganges zu er­ strecken. Die Verarmungsschicht erstreckt sich innerhalb des Halbleiterbereiches vom p--Typ 704, welcher eine ge­ ringe Akzeptordichte aufweist; und der Halbleiterbereich vom p--Typ 704 wird vollständig durch die Anodenspannung von wenigen Volt verarmt. Wenn die Anodenspannung weiter angehoben wird, wird der Halbleiterbereich vom p-Typ 705, welcher eine hohe Akzeptordichte aufweist, ein wenig ver­ armt und die Ausdehnung der Verarmungsschicht endet. In Fig. 12 ist durch eine strichpunktierte Linie die Bedingung für die Ausdehnung der Verarmungsschicht (ein Rand der Ver­ armungsschicht) aufgrund der Sperrung mit niedriger Span­ nung gezeigt. Aufgrund dessen erscheint der Rand der Verar­ mungsschicht ebenfalls um den Halbleiterbereich vom n+-Typ 706, wobei dies in den Figuren nicht näher dargestellt ist.The mode of operation is explained below. When the applied voltage at an anode terminal A is raised with respect to a cathode terminal K while the MOSFET 801 is turned off due to a low gate voltage applied to a gate terminal G, a PN junction between the n - type drift layer becomes 703 and the semiconductor region of the p - and p-type 704 and 705 biased in the rearward direction, and a depletion layer begins to stretch on both sides of this PN junction. The depletion layer extends within the p - type semiconductor region 704 , which has a low acceptor density; and the p - type 704 semiconductor region is completely depleted by the anode voltage of a few volts. If the anode voltage is raised further, the p-type 705 semiconductor region, which has a high acceptor density, becomes a little poor and the expansion of the depletion layer ends. In Fig. 12, the condition for the expansion of the depletion layer (an edge of the depletion layer) due to the low voltage blocking is shown by a chain line. Because of this, the edge of the depletion layer also appears around the n + type semiconductor region 706 , although this is not shown in the figures.

Die sich zur Seite der Driftschicht vom n--Typ 703 erstrec­ kende Verarmungsschicht verarmt vollständig die Drift­ schicht vom n--Typ 703 durch Anlegen einer Anodenspannung von einigen wenigen hundert Volt, und wenn die Anodenspan­ nung bis zur Nennspannung (von beispielsweise 1000 V) ange­ hoben wird, endet die Ausdehnung der Verarmungsschicht, nachdem die Halbleiterschicht vom n+-Typ 702, welche eine hohe Donatordichte aufweist, ein wenig verarmt worden ist. In Fig. 12 sind gestrichelt die Bedingungen der Ausdehnung der Verarmungsschicht nach der Sperrung mit hoher Spannung gezeigt. Nachdem die Anodenspannung über die Nennspannung angehoben worden ist, erreicht das elektrische Feld inner­ halb der Halbleitervorrichtung eine kritische Feldstärke, so daß der Durchbruch beginnt.Extending to the side of the drift layer of n - type 703 erstrec kende depletion layer is completely depleted, the drift layer of n - type 703 by applying an anode voltage of a few hundred volts, and when the anode voltage-up to the rated voltage (for example, 1000 V) is raised, the expansion of the depletion layer ends after the n + -type semiconductor layer 702 , which has a high donor density, has been a little depleted. In Fig. 12, the conditions of expansion of the depletion layer after the blocking with high voltage are shown in broken lines. After the anode voltage has been raised above the nominal voltage, the electric field within the semiconductor device reaches a critical field strength, so that the breakdown begins.

Fig. 13 zeigt die Ausdehnung der Verarmungsschicht bei ei­ nem Spannungsperrzustand in der Halbleitervorrichtung gemäß der in Fig. 11 gezeigten Struktur. Wie im Falle der Fig. 12 zeigt eine strichpunktierte Linie die Ausdehnung der Verar­ mungsschicht nach Sperrung mit niedriger Spannung, und eine gestrichelte Linie zeigt die Ausdehnung nach Sperrung mit hoher Spannung. Da bei dem Fall der in Fig. 11 gezeigten Struktur ein PN-Übergang zwischen der Driftschicht vom n-- Typ 703 und dem Halbleiterbereich vom p--Typ 704 flach wird ohne Krümmung, ist es schwierig die Konzentration des elektrischen Feldes anzuheben, so daß man auf einfache Wei­ se eine hohe Durchbruchspannung erhält. Dies trifft ebenso für die Halbleitervorrichtung mit der in Fig. 10 gezeigten Struktur zu. FIG. 13 shows the expansion of the depletion layer in a voltage blocking state in the semiconductor device according to the structure shown in FIG. 11. As in the case of Fig. 12, a chain line shows the expansion of the depletion layer after blocking with low voltage, and a broken line shows the expansion after blocking with high voltage. In the case of the structure shown in Fig. 11, since a PN junction between the n - type 703 drift layer and the p - type 704 semiconductor region becomes flat without curvature, it is difficult to raise the electric field concentration so that one easily obtains a high breakdown voltage. This also applies to the semiconductor device having the structure shown in FIG. 10.

Wenn eine positive Spannung an den Gateanschluß G angelegt wird, werden invertierte Schichten in den Kanalbereichen 708 gebildet, und der MOSFET 801 geht in einen EIN-Zustand über. Die Schwellenspannung für die einzuschaltenden Kanal­ bereiche 708 wird durch die Verunreinigungskonzentration der Halbleiterbereiche vom p-Typ 705 bei den Rändern der Kanalbereiche 708 auf der Seite der Halbleiterbereiche vom n+-Typ 707 bestimmt. Diese Verunreinigungskonzentration ist so eingestellt, daß die obige Schwellenspannung einen ge­ eigneten Wert bei einem Anreicherungsbetrieb annimmt.When a positive voltage is applied to the gate terminal G, inverted layers are formed in the channel regions 708 and the MOSFET 801 goes into an ON state. The threshold voltage for the channel regions 708 to be switched on is determined by the impurity concentration of the p-type semiconductor regions 705 at the edges of the channel regions 708 on the side of the n + -type semiconductor regions 707 . This impurity concentration is set so that the above threshold voltage assumes a suitable value in an enrichment operation.

Wenn der MOSFET 801 eingeschaltet ist, nimmt der Halblei­ tertbereich vom n+-Typ 706 in etwa denselben elektrischen Potentialpegel wie die Kathodenelektrode 711 an. Wenn unter dieser Bedingung die angelegte Spannung auf dem Anodenan­ schluß A bezüglich dem Kathodenanschluß K angehoben wird, wird der PN-Übergang zwischen der Driftschicht vom n--Typ 703 und den Halbleiterbereichen vom p-- und p-Typ 704 und 705 in Rückwärtsrichtung vorgespannt, so daß auf dieselbe Weise wie oben erwähnt die Verarmungsschicht sich auf bei­ den Seiten des PN-Überganges erstreckt und der Halbleiter­ bereich vom p--Typ 704 vollständig durch die Anodenspan­ nung von einigen wenigen Volt verarmt wird. Somit wird der Basisbereich des npn-Transistors 803, der sich aus der Driftschicht vom n--Typ 703, dem Halbleiterbereich vom p-- Typ 704 und dem Halbleiterbereich vom n+-Typ 706 zusammen­ setzt, durchgeschaltet ("punched through") und der Kollek­ tor des Transistors 803 elektrisch mit dessen Emitter mit geringer Impedanz verbunden (d. h. der Transistor 803 wird eingeschaltet). Auf diese Weise werden Elektronen von dem Halbleiterbereich vom n+-Typ 707 in die Driftschicht vom n-- Typ 703 (Basis des PNP-Transistors 802) über die Kanalbe­ reiche 708, den Halbleiterbereich vom n+-Typ 706 und den durchgeschalteten Halbleiterbereich vom p--Typ 704 inji­ ziert, und als Reaktion darauf werden Löcher von dem Halb­ leitersubstrat vom p+-Typ 701 (Emitter des PNP-Transistors 802) in die Driftschicht vom n--Typ 703 über die Halblei­ terschicht vom n+-Typ 702 bei dem Widerstand 804 nach dem Fließen von dem Halbleiterbereich vom p--Typ 704 an die Kathodenelektrode 711 über die Halbleiterbereiche vom p-Typ 705 injiziert, und als Basisstrom des npn-Transistors 803 angelegt, so daß die Transistoren 802 und 803 thyristorbe­ trieben und verriegelt werden.When the MOSFET 801 is turned on, the n + type semiconductor region 706 assumes approximately the same electrical potential level as the cathode electrode 711 . Type 703 and the semiconductor regions of the p - - Under this condition, when the applied voltage on the Anodenan circuit A with respect to the cathode terminal K is raised, the PN junction between the drift layer of n - and p-type 704 and 705 biased in the reverse direction , so that in the same way as mentioned above the depletion layer extends to the sides of the PN junction and the semiconductor region of the p - -type 704 is completely depleted by the anode voltage of a few volts. Thus, the base region of the npn transistor 803 , which is composed of the drift layer of the n - type 703 , the semiconductor region of the p - - type 704 and the semiconductor region of the n + type 706 , is switched through ("punched through") and the collector of transistor 803 is electrically connected to its low impedance emitter (ie, transistor 803 is turned on). In this way, electrons from the semiconductor region of the n + type 707 into the drift layer of the n - - type 703 (base of the PNP transistor 802 ) via the channel regions 708 , the semiconductor region of the n + type 706 and the connected semiconductor region of p - type 704 is injected, and in response holes are made from the p + type semiconductor substrate 701 (emitter of the PNP transistor 802 ) into the n - type 703 drift layer via the n + type semiconductor layer 702 at resistor 804 after flowing from the p - type semiconductor region 704 to the cathode electrode 711 via the p type semiconductor regions 705 , and applied as the base current of the npn transistor 803 so that the transistors 802 and 803 operated thyristorbe and be locked.

Somit wird diese Halbleitervorrichtung eingeschaltet und der Anodenstrom fließt vom Anodenanschluß A an den Katho­ denanschluß K. In dem EIN-Zustand arbeitet der aus den Transistoren 802 und 803 zusammengesetzte Thyristor derart, daß der Spannungsabfall bei dem Serienwiderstand durch den MOSFET 801 im wesentlichen verringert wird. Zusätzlich wird der PNP-Transistor (ein Teil des Transistors 802), welcher zusammengesetzt ist aus dem Halbleitersubstrat vom p+-Typ 701, der Halbleiterschicht vom n+-Typ 702, der Driftschicht vom n--Typ 703 und den Halbleiterbereichen vom p-Typ 705, ebenfalls aktiv, so daß der Anodenstrom fließt.Thus, this semiconductor device is turned on and the anode current flows from the anode terminal A to the cathode terminal K. In the ON state, the thyristor composed of the transistors 802 and 803 operates such that the voltage drop in the series resistance through the MOSFET 801 is substantially reduced. In addition, the PNP transistor (a part of transistor 802 ), which is composed of the semiconductor substrate of p + type 701 , the semiconductor layer of n + type 702 , the drift layer of n - type 703 and the semiconductor regions of p- Type 705 , also active so that the anode current flows.

Wie oben beschrieben wurde, kann in dem EIN-Zustand der Halbleitervorrichtung entsprechend diesem Ausführungsbei­ spiel eine größere Stromdichte (Verringerung der EIN- Zustands-Spannung) implementiert werden, da die Stromlei­ tungseigenschaft des MOSFET 801 erheblich verbessert ist, auch falls der Verstärkungsfaktor des PNP-Transistors 802 aufgrund der Einführung eines Lebensdauerkillers etc. ver­ ringert ist.As described above, in the ON state of the semiconductor device according to this embodiment, a larger current density (reduction of the ON state voltage) can be implemented because the current conduction property of the MOSFET 801 is significantly improved even if the gain factor of the PNP Transistor 802 is reduced due to the introduction of a lifetime killer, etc.

Zum Ausschalten wird der MOSFET 801 durch Wegnahme der po­ sitiven Spannung am Gateanschluß ausgeschaltet und dadurch der Emitter des npn-Transistors 803 freigemacht. Somit ist der aus den Transistoren 802 und 803 zusammengesetzte Thy­ ristor entriegelt (d. h. gelöscht). Elektronen als Minori­ tätsladungsträger innerhalb des Halbleiterbereiches vom p-- Typ 704 und Löcher als Minoritätsladungsträger innerhalb der Driftschicht vom n--Typ 703 verschwinden durch Rekombi­ nation, und das Ausschalten dieser Halbleitervorrichtung ist beendet. Im Zusammenhang mit dem Verschwinden der Mino­ ritätsladungsträger benötigt dasjenige der Löcher eine län­ gere Zeit, so daß diese Halbleitervorrichtung im wesentli­ chen dieselben Abschalteigenschaften wie der IGBT zeigt.To switch off, the MOSFET 801 is switched off by removing the positive voltage at the gate connection, thereby clearing the emitter of the npn transistor 803 . Thus, the transistor composed of transistors 802 and 803 is unlocked (ie erased). Electrons as minority charge carriers within the p - type 704 semiconductor region and holes as minority charge carriers within the n - type 703 drift layer disappear due to recombination, and the switching off of this semiconductor device is finished. In connection with the disappearance of the minority carriers, that of the holes takes a longer time, so that this semiconductor device exhibits essentially the same switch-off properties as the IGBT.

Nach dem Ausschalten des MOSGTO war es, da ein Bypass mit­ tels eines MOS-Kanals zwischen dem Gate und der Kathode ei­ nes GTO-Thyristors zum Entriegeln des Thyristors vorgesehen wurde, schwierig, eine ausreichend hohe blockierbare Haupt­ stromdichte zu erreichen. Auf der anderen Seite weist die Halbleitervorrichtung des obigen Ausführungsbeispieles Vor­ teile dahingehend auf, daß der Hauptstrom bis zur Grenze der Stromflußmöglichkeit des MOS-Kanals fließen kann und abgeschaltet werden kann, da die Struktur zum Schlie­ ßen/Öffnen der Kathode des GTO-Thyristors über den MOS- Kanal vorgesehen ist. Darüberhinaus wird die Integrations­ dichte der Vorrichtung vergrößert, da lediglich ein einzel­ ner Gateanschluß für die EIN/AUS-Steuerung notwendig ist, so daß eine hohe Stromdichte realisiert werden kann. Des weiteren ist aufgrund dem Vorhandensein des Halbleiterbe­ reiches vom p--Typ 704 die Konzentration des elektrischen Feldes aufgrund der gekrümmten Ränder der Halbleiterberei­ che vom p-Typ 705 relaxiert. Da dementsprechend nicht nur die Diffusionstiefe des Halbleiterbereiches vom p-Typ 705 kleiner sondern ebenfalls die Kanallänge der Kanalbereiche 708 kürzer gemacht werden können, kann eine feine MOS- Struktur hergestellt werden, so daß darüberhinaus die Re­ duktion des EIN-Zustands-Widerstandes und ein Anstieg der Stromdichte realisiert werden können.After switching off the MOSGTO, since a bypass by means of a MOS channel was provided between the gate and the cathode of a GTO thyristor for unlocking the thyristor, it was difficult to achieve a sufficiently high blockable main current density. On the other hand, the semiconductor device of the above embodiment has parts to the extent that the main current can flow to the limit of the current flow possibility of the MOS channel and can be switched off because the structure for closing / opening the cathode of the GTO thyristor via the MOS channel is provided. In addition, the integration density of the device is increased, since only a single gate connection is necessary for the ON / OFF control, so that a high current density can be realized. Furthermore, due to the presence of the p - type semiconductor region 704, the concentration of the electric field is relaxed due to the curved edges of the p type 705 semiconductor regions. Accordingly, since not only the diffusion depth of the p-type semiconductor region 705 can be made smaller, but also the channel length of the channel regions 708 can be made shorter, a fine MOS structure can be produced, so that, in addition, the reduction of the ON-state resistance and an increase the current density can be realized.

Bis hierhin weist die Halbleitervorrichtung entsprechend dem obigen Ausführungsbeispiel, ähnlich wie der IGBT, eben­ falls einen eingebauten parasitären Thyristor auf, welcher zusammengesetzt ist aus dem Halbleitersubstrat vom p+-Typ 701, der Halbleiterschicht vom n+-Typ 702, der Driftschicht vom n--Typ 703, den Halbleiterbereichen vom p-Typ 705 und den Halbleiterbereichen vom n+-Typ 707. Wenn dementspre­ chend die Stromdichte innerhalb der Halbleiterbereiche vom p-Typ 705 angehoben wird, verriegelt dieser parasitäre Thy­ ristor, so daß die Möglichkeit besteht, daß die Vorrichtung nicht mehr steuerbar wird. Um daher den Anstieg des Poten­ tiales innerhalb der Halbleiterbereiche vom p-Typ 705 zu verhindern, werden vorzugsweise, wie es beispielsweise in Fig. 14 dargestellt ist, die Halbleiterbereiche vom p-Typ 705 mit Diffusionsbereichen hoher Konzentration 714 verse­ hen, um den Widerstandswert der Halbleiterbereiche vom p- Typ 705 niedrig zu halten.Up to this point, the semiconductor device according to the above exemplary embodiment, similarly to the IGBT, also has a built-in parasitic thyristor, which is composed of the semiconductor substrate of p + type 701 , the semiconductor layer of n + type 702 , the drift layer of n - -Type 703 , the semiconductor regions of the p-type 705 and the semiconductor regions of the n + -type 707 . Accordingly, if the current density is increased within the p-type semiconductor regions 705 , this parasitic Thy ristor locks, so that there is a possibility that the device is no longer controllable. Therefore, in order to prevent the increase in the potential within the p-type semiconductor regions 705 , preferably, as shown in FIG. 14, for example, the p-type semiconductor regions 705 are provided with diffusion regions of high concentration 714 in order to reduce the resistance of the Keep p-type 705 semiconductor regions low.

Im folgenden wird unter Bezugnahme auf die Fig. 15A bis 15E ein Verfahren zur Herstellung der in Fig. 8 gezeigten Halb­ leitervorrichtung erläutert. Zu Beginn werden gemäß Fig. 15A auf dem Halbleitersubstrat vom p+-Typ 701 Verunreini­ gungen vom n-Typ zur Ausbildung der Halbleiterschicht vom n+-Typ 702 ionenimplantiert, und anschließend wird darauf durch epitaktisches Wachsen die Halbleiterschicht vom n-- Typ 703 gebildet. Als nächstes 1 werden gemäß Fig. 15B auf der gesamten Oberfläche des Halbleitersubstrates vom n--Typ 703 Verunreinigungen vom p-Typ zur Bildung der Halbleiter­ schicht vom p--Typ 720 implantiert. Dann wird gemäß Fig. 15C, nachdem ein Siliziumoxidfilm 721 auf der gesamten Oberfläche durch Oxidation gebildet ist, Polysilizium auf der Oberfläche abgeschieden und anschließend durch selekti­ ves Ätzen zur Bildung eines Polysiliziumfilmes 722 struktu­ riert. Daran anschließend werden Verunreinigungen vom p-Typ ionenimplantiert, wobei der Polysiliziumfilm 722 als Maske verwendet wird, und zur Ausbildung des wannenähnlichen Halbleiterbereiches vom p-Typ 705 ausgeheilt. Bei dieser Gelegenheit wird zur selben Zeit der Halbleiterbereich vom p--Typ 704 gebildet aufgrund der Diffusion der Verunreini­ gungen vom p-Typ der Halbleiterschicht vom p--Typ 720.A method of manufacturing the semiconductor device shown in FIG. 8 will be explained below with reference to FIGS. 15A to 15E. At the beginning Fig be according 15A on the semiconductor substrate is of p + type 701 Verunreini conditions n-type for forming the semiconductor layer n + -type region 702 ion-implanted, and subsequently thereto by epitaxially growing the semiconductor layer of the n -. Constituted type 703 - . 15B, FIG. 15B implants p-type impurities on the entire surface of the n - -type semiconductor substrate 703 to form the p - -type semiconductor layer 720 . Then, as shown in FIG. 15C, after a silicon oxide film 721 is formed on the entire surface by oxidation, polysilicon is deposited on the surface and then struc riert by selekti ves etching to form a polysilicon film 722nd Subsequently, p-type impurities are ion-implanted using the polysilicon film 722 as a mask and cured to form the p-type 705 well- like semiconductor region. On this occasion, at the same time, the p - type semiconductor region 704 is formed due to the diffusion of the p-type impurities of the p - type semiconductor layer 720 .

Als nächstes wird gemäß Fig. 15D selektives Ätzen des Poly­ siliziumfilmes 722 und des Oxidfilmes 721 durchgeführt zur Bildung der Gateelektroden 710 und der Gateoxidfilme 709, und ferner werden auf beiden Seiten Fenster vorgesehen. Dann werden selektiv Verunreinigungen vom n-Typ durch die Fenster zur Bildung der Halbleiterbereiche vom n+-Typ 706 und 707 auf eine selbstjustierende Weise eingeführt. Dann werden, wie es in Fig. 15B gezeigt ist, die Gateelektroden 710 und der Halbleiterbereich vom n+-Typ 706 durch einen Zwischenlagen-Isolierfilm 712 bedeckt, und ein Metallisie­ rungsvorgang wird zur Bildung der Kathodenelektrode 711 auf der oberen Oberfläche und der Anodenelektroden 713 auf der Rückseite durchgeführt. Somit wird die Halbleitervorrich­ tung mit der in Fig. 8 gezeigten Struktur erzeugt.Next, selective etching 15D is shown in FIG. Of the poly silicon film 722 and the oxide film 721 carried out to form the gate electrode 710 and the gate oxide films 709, and further windows are provided on both sides. Then, n-type impurities are selectively introduced through the windows to form the n + -type semiconductor regions 706 and 707 in a self-adjusting manner. Then, as shown in FIG. 15B, the gate electrodes 710 and the n + type semiconductor region 706 are covered by an interlayer insulating film 712 , and a plating process is used to form the cathode electrode 711 on the top surface and the anode electrodes 713 performed on the back. Thus, the semiconductor device having the structure shown in FIG. 8 is produced.

Fig. 16 zeigt eine schematische Schnittansicht eines weite­ ren Ausführungsbeispieles der in der Blitzlichtsteuervor­ richtung verwendeten Halbleitervorrichtung. Bei diesem Aus­ führungsbeispiel ist der Halbleiterbereich vom n+-Typ 706 nicht auf einem Teil, sondern auf der gesamten Oberfläche des Halbleiterbereiches vom p--Typ 704 gebildet. Zusätz­ lich ist die Gateolektrode 710 nicht in zwei Teile unter­ teilt, sondern es ist stattdessen eine einzige gemeinsame Gateelektrode zwischen den beiden Kanalabschnitten vorgese­ hen. Weitere Strukturen mit denselben Wirkungen wie bei den obigen Ausführungsbeispielen können erhalten werden. Fig. 16 is a schematic sectional view showing a wide ren embodiment of the device in the Blitzlichtsteuervor semiconductor device used. In this exemplary embodiment, the n + -type semiconductor region 706 is not formed on a part but on the entire surface of the p - -type 704 semiconductor region. In addition, the gate electrode 710 is not divided into two parts, but instead a single common gate electrode is provided between the two channel sections. Further structures with the same effects as in the above embodiments can be obtained.

Darüberhinaus muß die bodenseitige Konfiguration des Halb­ leiterbereiches vom p--Typ 704 nicht notwendigerweise flach sein, und sie kann beispielsweise wie in Fig. 17 ge­ zeigt eine entlang der Wannenkonfigurationen der Halblei­ terbereiche vom p-Typ 705 gebildete sein.In addition, the bottom configuration of the p - type 704 semiconductor region need not necessarily be flat, and it may be, for example, as shown in FIG. 17 ge, one formed along the tub configurations of the p-type 705 semiconductor regions.

Unter Bezugnahme auf die Fig. 18A bis 18E wird im fol­ genden ein weiteres bevorzugtes Ausführungsbeispiel des Verfahrens zur Herstellung der in der Blitzlichtsteuervor­ richtung verwendeten Halbleitervorrichtung beschrieben. Zu­ erst werden gemäß Fig. 18A Verunreinigungsionen vom n-Typ auf der Oberfläche eines Halbleitersubstrates vom p+-Typ 701 zur Bildung einer Halbleiterschicht vom n+-Typ 702 auf dem Substrat 701 injiziert. Auf der Halbleiterschicht vom n+-Typ 702 wird epitaktisch eine Driftschicht vom n--Typ 703 aufgewachsen. Wie es in Fig. 18B gezeigt ist, wird die Oberfläche der Driftschicht vom n--Typ 703 zur Ausbildung eines Oxidfilmes 730 thermisch oxidiert, und daran an­ schließend werden Verunreinigungsionen vom p-Typ wie bei­ spielsweise Bor injiziert. Zur Diffusion der Verunreinigun­ gen vom p-Typ wird eine Wärmebehandlung durchgeführt, wo­ durch ein Halbleiterbereich vom p--Typ 704 gebildet wird, wie es in Fig. 18C dargestellt ist.With reference to FIGS . 18A to 18E, another preferred embodiment of the method for manufacturing the semiconductor device used in the flash control device will be described below. 18A to only the n-type impurity ions on the surface of a semiconductor substrate of p + -type are shown in Fig. 701 is injected for forming a semiconductor layer of n + -type region 702 on the substrate 701. A n - type 703 drift layer is epitaxially grown on the n + type 702 semiconductor layer. As shown in FIG. 18B, the surface of the n - type drift layer 703 is thermally oxidized to form an oxide film 730 , and then p-type impurity ions such as boron are injected. To diffuse the p-type impurities, a heat treatment is carried out where is formed by a p - -type semiconductor region 704 as shown in Fig. 18C.

Nach der Entfernung des Oxidfilmes 730 auf der oberen Ober­ fläche wird gemäß Fig. 18D ein Siliziumoxidfilm 721 für einen Gateisolierfilm aufgebracht. Auf dem Siliziumoxidfilm 721 wird ein Polysiliziumfilm gebildet. Der Polysilizium­ film wird durch Fotolithographie selektiv entfernt, wodurch Polysilizium-Gateelektroden 710 ausgebildet werden. Als nächstes wird gemäß Fig. 18E Fotolackmaterial über die ge­ samte obere Oberfläche gebildet und durch Fotolithographie selektiv entfernt, so daß ein Fotolack 731 verbleibt. Unter Verwendung des Fotolackes 731 als Maske werden in die obere Oberfläche Verunreinigungsionen vom p-Typ wie beispielswei­ se Bor injiziert. Wie es in Fig. 18F gezeigt ist, wird dar­ an anschließend der Fotolack 731 entfernt, und es wird eine Wärmebehandlung zur Diffusion der Verunreinigungen vom p- Typ durchgeführt, wodurch wannenförmige Halbleiterbereiche vom p-Typ 705 gebildet werden.After removing the oxide film 730 on the upper surface, a silicon oxide film 721 for a gate insulating film is applied as shown in FIG. 18D. A polysilicon film is formed on the silicon oxide film 721 . The polysilicon film is selectively removed by photolithography, thereby forming polysilicon gate electrodes 710 . Next, as shown in FIG. 18E, resist material is formed over the entire upper surface and selectively removed by photolithography, so that a resist 731 remains. Using the photoresist 731 as a mask, p-type impurity ions such as boron are injected into the upper surface. Subsequently, as shown in FIG. 18F, the photoresist 731 is removed, and heat treatment is performed to diffuse the p-type impurities, thereby forming p-type 705 well -shaped semiconductor regions.

Als nächstes wird gemäß Fig. 18G Fotolackmaterial über die gesamte Oberfläche gebildet und selektiv mittels Fotolitho­ graphie entfernt, wobei Fotolack 732 verbleibt. Unter Ver­ wendung des Fotolackes 732 und der Polysilizium- Gateelektroden 710 als Masken wird der Oxidfilm 721 selek­ tiv weggeätzt. Die unterhalb der Gateelektroden 710 ver­ bleibenden Oxidfilme 721 werden Gateoxidfilme 709. Daran anschließend werden unter Verwendung der Gateelektroden 710 und der Fotolacke 732 als Masken in die obere Oberfläche Verunreinigungsionen vom n-Typ wie beispielsweise Arsen in­ jiziert. Next, 18G photoresist material is shown in FIG. Formed over the entire surface and selectively removed by means of chromatography Fotolitho, wherein photoresist 732 remains. The oxide film 721 is selectively etched away using the photoresist 732 and the polysilicon gate electrodes 710 as masks. The oxide films 721 remaining below the gate electrodes 710 become gate oxide films 709 . Subsequently, using the gate electrodes 710 and photoresists 732 as masks, n-type impurity ions such as arsenic are injected into the upper surface.

Unter Bezugnahme auf Fig. 18H wird zur Diffusion der Verun­ reinigungen vom n-Typ eine Wärmebehandlung durchgeführt, wodurch Halbleiterbereiche vom n+-Typ 706 und 707 gebildet werden. Die exponierten Oberflächen des Halbleiterbereiches vom p--Typ 704 und die Halbleiterbereiche vom p-Typ 705 werden thermisch oxidiert, wodurch die Gateoxidfilme 709 und die Oxidfilme 701 erneut zur Ausbildung eines Oxidfil­ mes 721a verbunden werden. Wie es in Fig. 18I dargestellt ist, werden die Gateelektroden 710 mit einer Isolierfilm­ schicht 712 bedeckt, welche strukturiert wird. Auf der Iso­ lierfilmschicht 712 wird eine Kathodenelektrode 711 gebil­ det, welche beispielsweise aus A1 durch einen Metallisie­ rungsvorgang hergestellt wird. Auf der rückseitigen Ober­ fläche wird eine Anodenelektrode 713 gebildet, welche bei­ spielsweise eine durch einen Metallisierungsvorgang herge­ stellten Drei-Lagen-Aufbau aus Ti-Ni-Au hergestellt ist. Hierdurch wird eine Halbleitervorrichtung mit einer Struk­ tur vorgesehen, wie sie in Fig. 18J dargestellt ist.Referring to FIG. 18H, heat treatment is performed to diffuse the n-type impurities, thereby forming n + -type semiconductor regions 706 and 707 . The exposed surfaces of the p - type semiconductor region 704 and the p-type semiconductor regions 705 are thermally oxidized, whereby the gate oxide films 709 and the oxide films 701 are connected again to form an oxide film 721 a. As shown in FIG. 18I, the gate electrodes 710 are covered with an insulating film 712 , which is structured. A cathode electrode 711 is formed on the insulating film layer 712 , which is produced, for example, from A1 by a metallization process. On the rear upper surface, an anode electrode 713 is formed, which, for example, is a three-layer structure made of Ti-Ni-Au, which is produced by a metallization process. This provides a semiconductor device with a structure as shown in Fig. 18J.

Nachdem entsprechend diesem bevorzugten Ausführungsbeispiel die Polysilizium-Gateelektrode 710 gebildet ist, werden die Halbleiterbereiche vom p-Typ 705 und die Halbleiterbereiche vom n+-Typ 706 und 707 auf eine selbstjustierende Art und Weise unter gemeinsamer Verwendung der Polysilizium- Gateelektroden als Masken gebildet. Dadurch werden laterale geometrische Abweichungen zwischen diesen Bereichen 705, 706 und 707 äußerst verringert. Ein Vorteil besteht darin, daß die gewünschten Eigenschaften auf korrekte Weise er­ reicht werden können.After the polysilicon gate electrode 710 is formed in accordance with this preferred embodiment, the p-type semiconductor regions 705 and the n + -type semiconductor regions 706 and 707 are formed in a self-aligned manner using the polysilicon gate electrodes as masks. As a result, lateral geometric deviations between these regions 705 , 706 and 707 are extremely reduced. An advantage is that the desired properties can be reached in the correct way.

Die Fig. 19A bis 19K zeigen in schematischen Schnittan­ sichten ein weiteres bevorzugtes Ausführungsbeispiel des Verfahrens zur Herstellung der in der Blitzlichtsteuervor­ richtung verwendeten Halbleitervorrichtung. Der Schritt ge­ mäß Fig. 19A ist ähnlich dem gemäß Fig. 18A. Als nächstes wird gemäß Fig. 19B ein Siliziumoxidfilm 721 für einen Ga­ teisolierfilm auf der Driftschicht vom n--Typ 703 gebildet. Auf dem Siliziumoxidfilm 721 werden gemäß Fig. 19C Polysi­ liziumfilm-Gateelektroden 710 gebildet. Wie wie es in Fig. 19D gezeigt ist, wird ein Fotolack 733 auf der oberen Ober­ fläche gebildet, in welche anschließend Verunreinigungsio­ nen vom p-Typ wie beispielsweise Bor injiziert werden. Ge­ mäß Fig. 19E wird nach dem Entfernen des Fotolackes 733 zur Diffusion der Verunreinigungen vom p-Typ eine Wärmebehand­ lung durchgeführt, wodurch ein Halbleiterbereich vom p-- Typ 704 gebildet wird. Die auf diese Weise erhaltene Struk­ tur gemäß Fig. 19E entspricht derjenigen gemäß Fig. 18D des vorhergehenden bevorzugten Ausführungsbeispieles. FIG. 19A to 19K are schematic views Schnittan another preferred embodiment of the method for manufacturing the device in the Blitzlichtsteuervor semiconductor device used. The step of FIG. 19A is similar to that of FIG. 18A. Next, a silicon oxide film according to Fig 19B 721 for a Ga teisolierfilm on the drift layer of n -. -Type 703rd On the silicon oxide film 721 Fig. 19C liziumfilm polySi gate electrodes are formed in accordance with 710. As shown in Fig. 19D, a photoresist 733 is formed on the upper surface, into which p-type impurities such as boron are then injected. . Ge Mäss 19E of the photoresist 733 is for diffusion of the impurities from the p-type a Heat Treatment performed lung after removal, thereby forming a semiconductor region of p - type is formed 704 -. The structure obtained in this way according to FIG. 19E corresponds to that according to FIG. 18D of the previous preferred exemplary embodiment.

Die Schritte gemäß den Fig. 19F bis 19K ensprechen voll­ kommen denjenigen gemäß den Fig. 18E bis 18J des vorher­ gehenden Herstellungsverfahrens, so daß deren Beschreibung weggelassen wird. Der Fotolack 733 kann bei dem Schritt ge­ mäß Fig. 19E nicht entfernt stehen gelassen sein, und als der Fotolack 731 bei dem Schritt gemäß Fig. 19F verwendet sein.The steps in Figs. 19F to 19K are the same as those in Figs. 18E to 18J of the previous manufacturing process, so the description thereof is omitted. The resist 733 may not be left removed in the step of FIG. 19E, and may be used as the resist 731 in the step of FIG. 19F.

Der Unterschied zwischen dem Verfahren entsprechend diesem bevorzugten Ausführungsbeispiel und dem Verfahren entspre­ chend dem vorhergehenden bevorzugten Ausführungsbeispiel besteht darin, daß bei diesem Verfahren der Halbleiterbe­ reich vom p--Typ 704 und die Halbleiterbereiche vom p-Typ 705 durch Injektion der Verunreinigungsionen vom p-Typ durch Verwenden derselben Maske gebildet werden.The difference between the method according to this preferred embodiment and the method corresponding to the previous preferred embodiment is that in this method, the p - type semiconductor region 704 and the p type semiconductor regions 705 by injection of the p type impurity ions by using the same mask.

Bei den jeweiligen bevorzugten Ausführungsbeispielen wird der Halbleiterbereich vom p--Typ 704 derart ausgebildet, daß die Oberflächen-Verunreinigungskonzentration 1.1015 cm-3 oder weniger, und bevorzugterweise 5.1013 cm-3 oder weniger beträgt. Der Halbleiterbereich vom p--Typ 704 in der Umgebung der Grenzfläche zwischen dem Boden der Halb­ leiterbereiche vom p-Typ 705 und der Halbleiterbereich vom p--Typ 704 wird bevorzugterweise derart ausgebildet, daß die Verunreinigungskonzentration 1.1014 cm-3 oder we­ niger beträgt.In the respective preferred exemplary embodiments, the p - -type semiconductor region 704 is formed such that the surface impurity concentration is 1.10 15 cm -3 or less, and preferably 5.10 13 cm -3 or less. The p - type semiconductor region 704 in the vicinity of the interface between the bottom of the p-type semiconductor regions 705 and the p - type semiconductor region 704 is preferably formed such that the impurity concentration is 1.10 14 cm -3 or less .

Bei der Beschreibung der jeweiligen bevorzugten Ausfüh­ rungsbeispielen ist die Bildung des Halbleiterbereiches vom p--Typ 704 durch Diffusion von Verunreinigungen vom p-Typ wie beispielsweise Bor angegeben. Jedoch kann der Halblei­ terbereich vom p--Typ 704 auch durch Diffusion von Schwer­ metallen gebildet sein. Zur Erzielung der Oberflächen- Verunreinigungskonzentration des Halbleiterbereiches vom p-- Typ 704 von 5.1013 cm-3 oder weniger wird eine vorbe­ stimmte Menge von Schwermetall, wie beispielsweise Platin und Gold diffundiert, welches die Donatordichte der Drift­ schicht vom n--Typ 703 ausgleichen kann und eine Oberflä­ chenakzeptordichte von etwa 1.1013 cm-3 aufweist. Hier­ durch kann der Halbleiterbereich vom p--Typ 704 mit hohem Widerstandswert vorgesehen werden. Das Schwermetall, wie beispielsweise Platin und Gold, weist einen hohen Diffusi­ onskoeffizienten im Vergleich mit den Verunreinigungen vom p-Typ, wie beispielsweise Bor auf und weist hierdurch Vor­ teile dahingehend auf, daß der Halbleiterbereich vom p-- Typ 704 in kurzer Zeit hergestellt werden kann.In the description of the respective preferred exemplary embodiments, the formation of the p - type semiconductor region 704 by diffusion of p-type impurities such as boron is given. However, the p - type 704 semiconductor region can also be formed by diffusion of heavy metals. In order to achieve the surface impurity concentration of the semiconductor region of the p - - type 704 of 5.10 13 cm -3 or less, a predetermined amount of heavy metal, such as platinum and gold, is diffused, which compensate for the donor density of the drift layer of the n - type 703 can and has a surface acceptor density of about 1.10 13 cm -3 . The semiconductor region of the p - type 704 with a high resistance value can be provided here. The heavy metal, such as platinum and gold, has a high diffusion coefficient in comparison with the p-type impurities, such as boron, and thus has advantages in that the semiconductor region of the p - - type 704 can be produced in a short time can.

Obwohl bei den obigen Ausführungsbeispielen eine Halblei­ tervorrichtung vom n-Kanaltyp beschrieben wurde, kann die vorliegende Erfindung selbstverständlich auch auf eine Halbleitervorrichtung vom p-Kanaltyp angewandt werden, wo­ bei in diesem Falle die entgegengesetzten Leitfähigkeitsty­ pen der jeweiligen Schichten und Bereiche vorgesehen wird.Although a half lead in the above embodiments n-channel type device, the present invention of course also on a P-channel type semiconductor device can be applied where in this case the opposite conductivity type Pen of the respective layers and areas is provided.

Im folgenden wird im Detail eine Blitzlichtsteuervorrich­ tung beschrieben, welche eine der vorstehend beschriebenen Halbleitervorrichtungen als ein Schaltelement verwendet.The following is a flash control device in detail tion described, which is one of those described above Semiconductor devices used as a switching element.

Fig. 22 zeigt ein Schaltungsdiagramm eines Ausführungsbei­ spieles einer Blitzlichtsteuervorrichtung. Im Vergleich zu der in Fig. 20 gezeigten herkömmlichen Blitzlichtsteuervor­ richtung unterscheidet sich diese dadurch, daß anstelle des IGBT 901 eine Halbleitervorrichtung 910 mit der in Fig. 8 usw. gezeigten Struktur als ein Schaltelement verwendet ist. Die anderen Bestandteile sind 10 dieselben wie bei der in Fig. 20 gezeigten Blitzlichtsteuervorrichtung. Bei der Äquivalenzschaltung der Halbleitervorrichtung 910 gemäß Fig. 22 entspricht ein Thyristor 805 dem aus den Transisto­ ren 802 und 803 bei der in Fig. 9 dargestellten Äquivalenz­ schaltung zusammengesetzten Thyristor. Fig. 22 shows a circuit diagram of an embodiment of a flash control device. Compared to the conventional flash control device shown in FIG. 20, it differs in that, instead of the IGBT 901, a semiconductor device 910 having the structure shown in FIG. 8, etc. is used as a switching element. The other constituents are the same as the flash control device shown in FIG. 20. In the equivalent circuit of the semiconductor device 910 shown in FIG. 22, a thyristor 805 corresponds to the thyristor composed of the transistors 802 and 803 in the equivalent circuit shown in FIG. 9.

Entsprechend der Halbleitervorrichtung 910 kann wie oben dargestellt die Stromdichte der Vorrichtung angehoben wer­ den, so daß eine große Stromsteuerung mit einem Silizium­ chip mit kleiner Fläche vorgesehen sein kann. Zusätzlich ist nach dem Ausschalten lediglich die Anwendung einer AUS- Pegel-Spannung an den Gateanschluß G zum Ausschalten des Kanals des MOS-Transistors 801 notwendig. Das Ausschalten des MOS-Transistors 801 schneidet den Emitterstrom des npn- Transistors 803 (Fig. 9) in dem Thyristor 805 ab, so daß der Transistor 803 mit hoher Geschwindigkeit und präzise ausgeschaltet werden kann. Als Reaktion darauf wird der Thyristor 805 entriegelt, d. h. gelöscht. Dementsprechend tritt kein Defekt beim Ausschalten auf, der bei einer Halb­ leitervorrichtung wie beispielsweise einem MCT und einem MOSGTO vorkommt, welche einen Shunt-Pfad zwischen dem Gate und der Kathode eines Thyristors durch ein auszuschaltendes MOS-Gate benötigen. Dementsprechend kann wie oben beschrie­ ben die Hauptsperrstromdichte erhöht werden. Dieser Vorteil ist bei der Verwendung als Blitzlichtsteuervorrichtung wichtig, bei der große Ströme von über etwa 1000 A/cm2 ge­ wünschtenfalls abgeschaltet werden. Obwohl etwa derartige Ströme bei einem IGBT abgeschaltet werden können, gibt es Nachteile dahingehend, daß die Blitzlichteffizienz durch den Anstieg einer EIN-Zustands-Spannung wie oben beschrie­ ben verringert ist oder die Abschalteigenschaften durch zeitweise Temperaturerhöhung des Chips aufgrund des Strom­ flusses verringert sind. Dementsprechend liegt in der Pra­ xis bei dem IGBT eine Grenze der Hauptstromdichte bei etwa 700 A/cm2 vor.According to the semiconductor device 910 , as shown above, the current density of the device can be increased, so that a large current control with a silicon chip with a small area can be provided. In addition, after switching off, it is only necessary to apply an OFF level voltage to the gate terminal G to switch off the channel of the MOS transistor 801 . Turning off the MOS transistor 801 cuts off the emitter current of the NPN transistor 803 ( FIG. 9) in the thyristor 805 , so that the transistor 803 can be turned off at high speed and precisely. In response to this, the thyristor 805 is unlocked, ie erased. Accordingly, there is no turn-off defect that occurs in a semiconductor device such as an MCT and a MOSGTO that require a shunt path between the gate and cathode of a thyristor by a MOS gate to be turned off. Accordingly, the main reverse current density can be increased as described above. This advantage is important when used as a flash control device in which large currents of over about 1000 A / cm 2 are switched off if desired. Although such currents can be switched off in an IGBT, there are disadvantages in that the flash efficiency is reduced by the rise in an ON-state voltage as described above, or the switch-off properties are reduced by the temperature of the chip being temporarily increased due to the current flow. Accordingly, in practice with the IGBT there is a limit on the main current density at about 700 A / cm 2 .

Da, wie oben beschrieben wurde, bei der Blitzlichtsteuer­ vorrichtung dieses Ausführungsbeispieles als Schaltelement eine Halbleitervorrichtung mit ausgezeichneten Eigenschaf­ ten verwendet wird, bestehen Vorteile darin, daß eine Hoch­ geschwindigkeitssteuerung des Stromes einer Blitzlichtent­ ladungsröhre auf leichte Weise bei einer hohen Stromdichte durchgeführt werden kann. Neben der Tatsache, daß lediglich ein einziger Gateanschluß notwendig ist, kann eine hin­ sichtlich seiner Ausmaße kleine und kostengünstige Blitz­ lichtsteuervorrichtung implementiert werden, die hochkompa­ tibel ist mit der bisherigen Blitzlichtsteuervorrichtung mit dem IGBT.There, as described above, with the flash control device of this embodiment as a switching element a semiconductor device with excellent properties Ten is used, there are advantages that a high Speed control of the current of a flash light Charge tube easily with a high current density can be carried out. Besides the fact that only a single gate connection is necessary, one can visually its size small and inexpensive flash light control device can be implemented, the highly compa is tible with the previous flash control device with the IGBT.

Claims (1)

1. Blitzlichtsteuervorrichtung, welche aufweist:
einen ersten und einen zweiten Hochspannungsquellenan­ schluß;
einen über die ersten und zweiten Hochspannungsquellen­ anschlüsse verbundenen Kondensator (903) zur Akkumulie­ rung von Blitzlichtenergie;
eine Blitzlichtentladungsröhre (902) und ein Schaltele­ ment (910), welche in Serie verbunden sind mit den er­ sten und zweiten Hochspannungsquellenanschlüssen; und
eine mit der Blitzlichentladungsröhre (902) verbundene Triggerschaltung (904, 905, 1906) zum Triggern der Blitzlichtentladungsröhre(902) zum Starten einer Blitz­ lichtentladung, wobei
das Schaltelement (910) zusammengesetzt ist aus einem Thyristorelement (805) und einem MOSFET (801), die kas­ kode-verbunden sind,
dadurch gekennzeichnet, daß das Thyristorelement (805) und der MOSFET (801) auf einem einzigen Chip gebildet sind,
welcher aufweist:
eine erste Halbleiterschicht (701) eines ersten Lei­ tungstyps mit einer ersten und einer zweiten Hauptober­ fläche;
eine zweite Halbleiterschicht (702, 703) eines zweiten Leitungstyps, welche auf der ersten Hauptoberfläche der ersten Halbleiterschicht gebildet ist;
einen ersten Halbleiterbereich (704) vom ersten Lei­ tungstyp mit einer relativ geringen ersten Verunreini­ gungskonzentration, welcher selektiv in einer Oberflä­ che, der zweiten Halbleiterschicht (703) gebildet ist;
einen zweiten Halbleiterbereich (705) vom ersten Lei­ tungstyp mit einer relativ hohen zweiten Verunreini­ gungskonzentration, welcher selektiv in der Oberfläche der zweiten Halbleiterschicht angrenzend an den ersten Halbleiterbereich (704) gebildet ist;
einen dritten Halbleiterbereich (706) vom zweiten Lei­ tungstyp, welcher in zumindest einem Abschnitt einer Oberfläche des ersten Halbleiterbereiches (704) gebil­ det ist;
einen vierten Halbleiterbereich (707) vom zweiten Lei­ tungstyp, welcher selektiv in einer Oberfläche des zweiten Halbleiterbereiches (705) in einem Abstand vom ersten Halbleiterbereich (704) gebildet ist,
wobei Oberflächenabschnitte der ersten und zweiten Halbleiterbereiche zwischen den dritten und vierten Halbleiterbereichen als ein Kanal definiert sind;
einen Gateisolierfilm (709), der auf dem Kanal gebildet ist;
eine Gateelektrode (710), welche auf dem Gateisolier­ film gebildet ist;
eine erste Hauptelektrode (711), welche auf den zweiten und vierten Halbleiterbereichen gebildet ist; und
eine zweite Hauptelektrode (713), welche auf der zwei­ ten Hauptoberfläche der ersten Halbleiterschicht gebil­ det ist, wobei
die erste Verunreinigungskonzentration derart einge­ stellt ist, daß der erste Halbleiterbereich vollständig verarmt ist, wenn eine Arbeitsspannung über die erste und zweite Hauptelektrode bei einem AUS-Zustand der Halbleitervorrichtung angelegt ist, und
die zweite Verunreinigungskonzentration derart einge­ stellt ist, daß der Kanal eine Schwellenspannung eines vorbestimmten Wertes bei einem Anreicherungsbetrieb aufweist.1. Flash control device comprising:
a first and a second high voltage source circuit;
a capacitor ( 903 ) connected via the first and second high-voltage source connections for accumulating flash light energy;
a flash tube ( 902 ) and a switching element ( 910 ) connected in series with the first and second high voltage source terminals; and
means connected to the Blitzlichentladungsröhre (902) the trigger circuit (904, 905, 1906), light-discharge for triggering the flash light discharge tube (902) for starting a flash, wherein
the switching element ( 910 ) is composed of a thyristor element ( 805 ) and a MOSFET ( 801 ), which are cas-linked,
characterized in that the thyristor element ( 805 ) and the MOSFET ( 801 ) are formed on a single chip,
which has:
a first semiconductor layer ( 701 ) of a first conduction type with a first and a second main surface;
a second semiconductor layer ( 702 , 703 ) of a second conductivity type which is formed on the first main surface of the first semiconductor layer;
a first semiconductor region ( 704 ) of the first conduction type with a relatively low first impurity concentration, which is selectively formed in a surface of the second semiconductor layer ( 703 );
a second semiconductor region ( 705 ) of the first conductivity type with a relatively high second impurity concentration, which is selectively formed in the surface of the second semiconductor layer adjacent to the first semiconductor region ( 704 );
a third semiconductor region ( 706 ) of the second conduction type, which is formed in at least a portion of a surface of the first semiconductor region ( 704 );
a fourth semiconductor region ( 707 ) of the second conductivity type, which is selectively formed in a surface of the second semiconductor region ( 705 ) at a distance from the first semiconductor region ( 704 ),
wherein surface portions of the first and second semiconductor regions between the third and fourth semiconductor regions are defined as a channel;
a gate insulating film ( 709 ) formed on the channel;
a gate electrode ( 710 ) formed on the gate insulating film;
a first main electrode ( 711 ) formed on the second and fourth semiconductor regions; and
a second main electrode ( 713 ) formed on the second main surface of the first semiconductor layer, wherein
the first impurity concentration is such that the first semiconductor region is completely depleted when a working voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.
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