DE4112084C2

DE4112084C2 - Emitter-controlled thyristor, method for its production and use in a flash control device

Info

Publication number: DE4112084C2
Application number: DE4112084A
Authority: DE
Inventors: Akio Uenishi; Hiroshi Yamaguchi; Yasuaki Fukumochi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-12
Filing date: 1991-04-12
Publication date: 1995-03-09
Anticipated expiration: 2011-04-13
Also published as: DE4112084A1

Description

Die Erfindung bezieht sich auf einen emittergesteuerten Thyristor, im folgenden als "Halbleitervorrichtung" bezeichnet, für Hochspannungs- und Hochgeschwindigkeitsschalt-Anwendun gen, wie beispielsweise bei einem Inverter, und auf ein Verfahren zur Herstellung eines derartigen Thyristors, sowie auf die Verwendung in einer Blitzlichtsteuervorrichtung.The invention relates to an emitter-controlled Thyristor, hereinafter referred to as "semiconductor device", for high voltage and high speed switching applications conditions, such as an inverter, and a method for producing such a thyristor, as well as for use in a flash control device.

Bisher wurden Inverter mit Kapazitäten bis zu einigen hun derten kVA unter Verwendung eines Bipolartransistors herge stellt, jedoch erscheinen zur Realisierung von sehr kleinen Vorrichtungen mit hochwertigen Eigenschaften Leistungsvor richtungen wünschenswert, welche eine hohe Schaltgeschwin digkeit und somit eine hohe Frequenz aufweisen. Für derar tige Verwendungen wurde ein Bipolartransistor mit isoliertem Gate (IGBT) vorgeschlagen, wobei auf leichte Art und Weise Hochspannungs- und Hochgeschwindigkeits-Schaltsteuerungen bis zu etwa einigen zehn kHz realisiert wurden, da der IGBT geringe Gatetreiber-Verlusteigenschaften aufweist.So far, inverters with capacities up to a few hun derten kVA using a bipolar transistor poses, however, appear to realize very small Devices with high quality properties directions desirable, which a high switching speed and thus have a high frequency. For derar A bipolar transistor with insulated Gate (IGBT) is proposed, being easy High voltage and high speed switching controls up to some tens of kHz have been realized since the IGBT has low gate driver loss characteristics.

Fig. 1 zeigt in einer schematischen Schnittansicht einen IGBT, wie er aus IEEE Transactions on Electron Devices, Bd. ED-31, 1984, S. 821-828, bekannt ist, und Fig. 2 zeigt in einem Schaltungsdiagramm die ent sprechende Äquivalenzschaltung. Gemäß Fig. 1 ist eine Halb leiterschicht vom n⁺-Typ 102 auf einem Halbleitersubstrat vom p⁺-Typ 101, und auf der Schicht ist eine Driftschicht 103 vom n^--Typ gebildet. Auf der Oberfläche der Driftschicht vom n^--Typ 103 sind durch selektive Diffusion Wannenbereiche vom p-Typ 104 gebildet, und es ist auf der Oberfläche von jedem Wannenbereich vom p-Typ durch selektive Diffusion ein Emitterbereich vom n⁺-Typ 105 gebildet. Oberflächenab schnitte des Wannenbereiches 104 zwischen der Driftschicht vom n^--Typ 103 und den Emitterbereichen vom n⁺- Typ 105 sind als Kanalbereiche 106 definiert. Die Kanallänge ist auf etwa einige µm festgelegt. Auf den Kanalbereichen 106 ist über einen Gateoxidfilm 107 eine Gateelektrode 108 gebildet, und es ist auf den Wannenbereichen vom p-Typ 104 und den Emitterbereichen vom n⁺-Typ 105 eine Emitterelek trode 109 gebildet. Zwischen den Elektroden 108 und 109 ist zur Isolation ein Isolierfilm 110 angeordnet. Auf der Rück seite des Halbleitersubstrat vom p-Typ 101 ist eine Kollek torelektrode 111 gebildet. Fig. 1 shows a schematic sectional view of an IGBT, as is known from IEEE Transactions on Electron Devices, Vol. ED-31, 1984, pp. 821-828, and Fig. 2 shows in a circuit diagram the corresponding equivalent circuit. Referring to FIG. 1 is the conductor layer of n⁺-type 102 on a semiconductor substrate from the p⁺-type 101 a half, and on the layer, a drift layer 103 of n ^- -type. P-type well regions 104 are formed on the surface of the n ^- type drift layer 103 by selective diffusion, and an n⁺-type 105 emitter region is formed on the surface of each p-type well region by selective diffusion. Surface sections of the well region 104 between the n ^- type 103 drift layer and the n + type emitter regions 105 are defined as channel regions 106 . The channel length is set to around a few µm. On the channel regions 106 , a gate electrode 108 is formed via a gate oxide film 107 , and an emitter electrode 109 is formed on the p-type well regions 104 and the n⁺-type emitter regions 105 . An insulation film 110 is arranged between the electrodes 108 and 109 for insulation. On the rear side of the p-type semiconductor substrate 101 , a collector gate electrode 111 is formed.

Bei der Äquivalenzschaltung gemäß Fig. 2 stellt ein n-Kanal MOSFET 201 einen MOSFET dar, welcher aus einer MOS-Struktur vom Vertikaltyp zusammengesetzt ist, der einen Teil oberhalb der Driftschicht vom n^--Typ 103 in Fig. 1 darstellt, und ein pnp-Transistor 202 stellt einen Bipolartransistor mit p⁺n⁺n^- p-Struktur dar, welche aus dem Halbleitersubstrat vom p⁺-Typ 101, der Halbleiterschicht vom n⁺-Typ 102, der Driftschicht vom n^--Typ 103 und den Wannenbereichen vom p-Typ 104 zusam mengesetzt ist. In Fig. 1 stellt ein Widerstand 203 die Widerstandskomponenten der Driftschicht vom n^--Typ 103 dar.In the equivalent circuit shown in FIG. 2, an n-channel MOSFET 201 is a MOSFET composed of a vertical type MOS structure which is a part above the n ^- type drift layer 103 in FIG. 1, and a pnp -Transistor 202 represents a bipolar transistor with p⁺n⁺n ^- p structure, which consists of the semiconductor substrate of the p⁺-type 101 , the semiconductor layer of the n⁺-type 102 , the drift layer of the n ^- -type 103 and the well regions of p-type 104 is composed. In FIG. 1, a resistor 203 represents the resistance components of the n ^- type 103 drift layer.

Wenn die Spannung zwischen den Gate- und Emitteranschlüssen G und E ausreichend niedrig ist, und daher der MOSFET 201 ausgeschaltet ist, und eine positive Vorspannung zwischen den Kollektor- und Emitteranschlüssen G und E angelegt ist, womit eine n^-p-Diode zwischen der Driftschicht vom n^--Typ 103 und den Wannenbereichen vom p-Typ 104 in Rückwärtsrichtung vorgespannt ist, erstreckt sich eine Verarmungsschicht hauptsächlich seitlich in die Driftschicht vom n^--Typ 103 zur Ausbildung von Raumladungen, so daß eine hohe Kollektor spannung gesperrt werden kann. Zusätzlich kann die Oberflä che der Driftschicht vom n^--Typ 103 derart ausgestaltet sein, daß aufgrund von Feldplatteneffekten durch die MOS- Struktur eine hohe Durchbruchspannung vorgesehen ist. When the voltage between the gate and emitter terminals G and E is sufficiently low, and therefore the MOSFET 201 is turned off, and a positive bias voltage is applied between the collector and emitter terminals G and E, an n ^- p diode between the drift layer of the n ^- -type 103 and the well areas of the p-type 104 is biased in the reverse direction, a depletion layer extends mainly laterally into the drift layer of the n ^- -type 103 to form space charges, so that a high collector voltage can be blocked. In addition, the surface of the n ^- -type drift layer 103 can be designed such that a high breakdown voltage is provided due to field plate effects due to the MOS structure.

Dementsprechend sollte zur Erhaltung einer Vorrichtung mit hoher Durchbruchspannung die Driftschicht vom n^--Typ 103 in der Donatordichte gering sein (hoher Widerstand) und in der Dicke groß sein. Dadurch ergibt sich jedoch leicht ein Anstieg des Widerstandswertes des Widerstandes 203 und somit als Folge eine Verringerung der Stromkapazität.Accordingly, in order to maintain a device with a high breakdown voltage, the n ^- type 103 drift layer should be low in donor density (high resistance) and large in thickness. However, this easily results in an increase in the resistance value of the resistor 203 and consequently in a decrease in the current capacity.

Wenn die zwischen den Kollektor- und Emitteranschlüssen C und E angelegte Spannung derart angehoben wird, daß der MOSFET 201 durch das Anlegen einer ausreichend großen Span nung zwischen den Gate- und Emitteranschlüssen G und E ein geschaltet wird, fließen Elektronen über den Kanal des MOSFET 201 von der Emitterelektrode 109 zur Kollektorelek trode 111. Auf diese Weise wird der Übergang zwischen der Basis und dem Emitter des PNP-Transistors 202 in Vorwärts richtung gespannt, der Transistor 202 wird aktiv und es wird ein Pfad zwischen den Kollektor- und Emitteranschlüssen C und E des IGBT ausgebildet. Dabei liefert der PNP-Transistor 202 Strom durch Verstärken des Drainstromes des MOSFET 201. Dementsprechend wird die Stromkapazität des IGBT größer, wenn der Verstärkungsfaktor des IGBT größer wird, da der Verstär kungsfaktor des PNP-Transistors 202 höher ist und der Drain strom des MOSFET 201 größer ist, was ebenfalls in einer Ver ringerung der Spannung für den EIN-Zustand resultiert.When the voltage applied between the collector and emitter terminals C and E is raised such that the MOSFET 201 is turned on by applying a sufficiently large voltage between the gate and emitter terminals G and E, electrons flow through the channel of the MOSFET 201 from the emitter electrode 109 to the collector electrode 111 . In this way, the junction between the base and the emitter of the PNP transistor 202 is stretched in the forward direction, the transistor 202 becomes active and a path is formed between the collector and emitter connections C and E of the IGBT. The PNP transistor 202 provides current by amplifying the drain current of the MOSFET 201 . Accordingly, the current capacity of the IGBT becomes larger as the amplification factor of the IGBT becomes larger because the amplification factor of the PNP transistor 202 is higher and the drain current of the MOSFET 201 is larger, which also results in a reduction in the voltage for the ON state results.

Falls jedoch der Verstärkungsfaktor des PNP-Transistors 202 an gehoben wird, werden die Ausschalt-Eigenschaften schlechter. Obwohl die Ausschalt-Zeit unterhalb von 1µs bei Anwendun gen auf einen Hochfrequenzinverter benötigt wird, falls die ser Fall unter Verwendung eines IGBT mit einer hohen Durch bruchsspannung von etwa 1000 V verwirklicht wird, muß der Stromverstärkungsfaktor des PNP-Transistors 202 erheblich verringert werden. Dies wird durch das folgende erreicht: Ein führung eines Lebensdauer-Killers durch Bestrahlung mit Elektronenstrahlen oder Protonen oder Diffusion von Schwer metallen; Addition eines kurzen Emitterwiderstandes zu dem Transistor 202. Als Ergebnis ergibt sich bei einem IGBT, welcher bezüglich den Ausschalt-Eigenschaften hohe Geschwin digkeit aufweist, das Problem, daß mit dem Verkleinern des Stromverstärkungsfaktors des PNP-Transistors 202 die Strom dichte nicht ausreichend zur Erfüllung des verstärkten obe ren Grenzwertes der Spannung für den EIN-Zustand angehoben werden kann.However, if the gain of the PNP transistor 202 is raised, the turn-off characteristics become worse. Although the switch-off time below 1µs is required for applications to a high-frequency inverter, if this case is realized using an IGBT with a high breakdown voltage of approximately 1000 V, the current amplification factor of the PNP transistor 202 must be reduced considerably. This is achieved by the following: introduction of a lifetime killer by irradiation with electron beams or protons or diffusion of heavy metals; Adding a short emitter resistance to transistor 202 . As a result, in an IGBT which has high turn-off characteristics, there arises a problem that as the current amplification factor of the PNP transistor 202 decreases, the current density is insufficient to meet the amplified voltage upper limit for the ON -Condition can be raised.

Als eine Möglichkeit zur Verbesserung des Kompromisses zwischen den Ausschalt-Eigenschaften und der Spannung für den EIN- Zustand wurde die in Fig. 3 mit dem Bezugszeichen 112 bezeichnete Maßnahme vorgesehen: Die Donatordichte in der Umgebung der Oberfläche der Driftschicht vom n^--Typ 103 wurde zur Verringerung des Serienwiderstandes 203 des MOSFET 201 angehoben. Zusätzlich wird aufgrund dieser Schicht 112 mit geringem Widerstand die Ausdehnung der Verarmungs schicht unterdrückt, welche von dem Übergang mit den Wannen bereichen vom p-Typ 104 bei einem EIN-Zustand hervorgeht, so daß es möglich wurde, eine Vorrichtung mit hoher Durch bruchspannung feiner zu strukturieren. Da entsprechend der in Fig. 3 gezeigten Struktur der Drainstrom durch Anheben der Stromkapazität des MOSFET 201 angehoben werden kann, kann eine hohe Stromdichte auch dann erhalten werden, falls der Verstärkungsfaktor des PNP-Transistors 202 klein ist.As a way of improving the compromise between the turn-off properties and the voltage for the ON state, the measure designated by reference number 112 in FIG. 3 was provided: The donor density in the vicinity of the surface of the n ^- type drift layer became 103 raised to reduce the series resistance 203 of the MOSFET 201 . In addition, due to this low resistance layer 112 , the expansion of the depletion layer resulting from the transition with the p-type well regions 104 at an ON state is suppressed, so that it has become possible to fine tune a device with high breakdown voltage structure. According to the structure shown in FIG. 3, since the drain current can be raised by increasing the current capacity of the MOSFET 201 , a high current density can be obtained even if the gain factor of the PNP transistor 202 is small.

Als weitere Möglichkeit zur Verbesserung des Kompromisses zwi schen den Ausschalt-Eigenschaften und der Spannung für den EIN-Zustand ist aus IEEE Transactions on Electron Devices, Bd. ED-33, Oktober 1986, S. 1609-1618, eine MOSGTO-Vorrichtung bekannt. Fig. 4 zeigt in schematischer Schnittansicht den Aufbau des MOSGTO, und Fig. 5 zeigt ein Schaltungsdiagramm der entspre chenden Äquivalenzschaltung. Unter Bezugnahme auf Fig. 4 sind auf einem Halbleitersubstrat vom p-Typ 301 eine Halbleiterschicht vom n⁺-Typ 302, eine Halbleiterschicht vom n^--Typ 303 und eine Halbleiterschicht vom p-Typ 304 in dieser Reihenfolge aufein andergeschichtet. Auf der Oberfläche der Halbleiterschicht vom p- Typ 304 werden durch selektive Diffusion Wannenbereiche vom n-Typ 305 gebildet, und auf der Oberfläche von jedem Wannen bereich vom n-Typ 305 ist durch selektive Diffusion ein Sourcebereich 306 vom p⁺-Typ gebildet. Oberflächenabschnitte der Wannenbereiche vom n-Typ 305 zwischen der Halbleiter schicht vom p-Typ 304 und den Sourcebereichen vom p-Typ 306 sind als Kanalbereiche 307 definiert. Auf der Halbleiterschicht vom p-Typ 304 ist eine erste Gateelektrode 308 gebildet, und auf den Kanalbereichen 307 sind über Gateisolierfilme 309 zweite Gateelektroden 310 gebildet. Ferner sind auf den Wan nenbereichen vom n-Typ 305 und den Sourcebereichen vom p⁺- Typ 306 Kathodenelektroden 311 gebildet. Diese Elektroden 308, 310 und 311 sind durch Isolierfilme 312 isoliert. Auf der Rückseite des Halbleitersubstrates vom p⁺-Typ 301 ist eine Anodenelektrode 313 gebildet.As a further possibility for improving the compromise between the switch-off properties and the voltage for the ON state, a MOSGTO device is known from IEEE Transactions on Electron Devices, Vol. ED-33, October 1986, pp. 1609-1618. Fig. 4 shows a schematic sectional view of the structure of the MOSGTO, and Fig. 5 shows a circuit diagram of the corre sponding equivalent circuit. . Referring to Figure 4, a semiconductor layer of n⁺-type 302, a semiconductor layer of n are on a semiconductor substrate of p-type 301 ^- type 303, and a semiconductor layer of p-type 304 in this order on the other layered aufein. On the surface of the p-type semiconductor layer 304 , n-type well regions 305 are formed by selective diffusion, and on the surface of each n-type well region 305 , a p⁺-type source region 306 is formed by selective diffusion. Surface portions of the n-type well regions 305 between the p-type semiconductor layer 304 and the p-type source regions 306 are defined as channel regions 307 . A first gate electrode 308 is formed on the p-type semiconductor layer 304 , and second gate electrodes 310 are formed on the channel regions 307 via gate insulating films 309 . Furthermore, cathode electrodes 311 are formed on the well regions of the n type 305 and the source regions of the p⁺ type 306 . These electrodes 308, 310 and 311 are insulated by insulating films 312 . An anode electrode 313 is formed on the rear side of the p Typ-type semiconductor substrate 301 .

Bei der Äquivalenzschaltung gemäß Fig. 5 stellt ein p-Kanal MOSFET 401 einen MOSFET dar, der aus einem MOS-Aufbau vom Vertikaltyp zusammengesetzt ist mit einem oberen Abschnitt oberhalb der Halbleiterschicht vom p-Typ 304, und ein PNP- Transistor 402 stellt einen Bipolartransistor mit einer p⁺n⁺n^-p- Struktur dar, welche sich aus dem Halbleitersubstrat vom p⁺- Typ 301, der Halbleiterschicht vom n⁺-Typ 302, der Halblei terschicht vom n^--Typ 303 und der Halbleiterschicht vom p- Typ 304 zusammensetzt. Ein npn-Transistor 403 stellt einen Bipolartransistor mit einer n^--pn-Struktur dar, welcher zusammengesetzt ist aus der Halbleiterschicht vom n^--Typ 303, der Halbleiterschicht vom p-Typ 304 und den Wannen bereichen vom n-Typ 305.In the equivalent circuit shown in FIG. 5, a p-channel MOSFET 401, a MOSFET is, which is composed of a MOS structure of the vertical type with an upper portion above the semiconductor layer of p-type 304 and a PNP transistor 402 provides a bipolar transistor with a p⁺n⁺n ^- p structure, which consists of the semiconductor substrate of the p⁺ type 301 , the semiconductor layer of the n⁺ type 302 , the semiconductor layer of the n ^- type 303 and the semiconductor layer of the p type 304 is composed. An npn transistor 403 represents a bipolar transistor with an n ^- -pn structure, which is composed of the semiconductor layer of the n ^- -type 303 , the semiconductor layer of the p-type 304 and the wells of the n-type 305 .

Wenn bei dem MOSGTO eine positive Vorspannung zwischen den Anoden- und Kathodenanschlüssen A und K angelegt ist und ein Triggerstrom in einen ersten Gateanschluß G1 fließt, wird der aus den Transistoren 402 und 403 zusammengesetzter Thy ristor gezündet. Wenn eine negative Spannung an den zweiten Gateanschluß G2 zum Einschalten des MOSFET 401 angelegt ist, wird der MOSGTO ausgeschaltet.In the MOSGTO, when a positive bias voltage is applied between the anode and cathode terminals A and K and a trigger current flows into a first gate terminal G1, the thyristor composed of the transistors 402 and 403 is ignited. When a negative voltage is applied to the second gate terminal G2 to turn on the MOSFET 401 , the MOSGTO is turned off.

Da diese Vorrichtung eine Thyristorstruktur aufweist, kann die Spannung für den EIN-Zustand selbst bei einer Hochspan nung niedrig gemacht werden. Da jedoch der Ausschalt-Mecha nismus äquivalent ist zum Löschen eines GTO ohne Gategegenspannung, ist es schwierig, den Anoden strom ausreichend anzuheben. Zusätzlich ist die Betreibbar keit nicht gut, da dieser zwei Gateelektroden aufweist, und von daher eine komplizierte Gatesteuerung notwendig ist zum Zünden und Löschen.Since this device has a thyristor structure, can the voltage for the ON state even with a high voltage voltage can be made low. However, since the switch-off mecha is equivalent to deleting one GTO without gate counter voltage, it is difficult to get the anodes to raise the current sufficiently. It is also operable not good since it has two gate electrodes, and therefore complicated gate control is necessary for Ignite and extinguish.

Als eine Vorrichtung, welche Verbesserungen zu den obigen Schwierigkeiten zeigt und eine hohe Durchbruchspannung, einen geringen EIN-Widerstand, Hochgeschwindigkeits-Aus schalten und eine hohe blockierbare Hauptstromdichte realisiert, ist ein emittergeschalteter Thyristor (EST) bekannt. Fig. 6 zeigt in schematischer Schnittansicht einen EST-Auf bau, wie er in IEEE Electron Device Letters, Vol. 11, No. 2, Februar 1990, S. 75-77, dargestellt ist. Fig. 7 zeigt ein Schal tungsdiagramm einer entsprechenden Äquivalenzschaltung. Unter Bezugnahme auf Fig. 6 sind ein Halbleitersubstrat vom p⁺-Typ 501, eine Pufferschicht vom n-Typ 502, eine Driftschicht vom n^- Typ 503 und eine Basisschicht vom p-Typ 504 in dieser Reihenfolge aufeinandergeschichtet. Auf der Oberfläche der Basisschicht vom p-Typ 504 sind selektiv ein Floatingbereich vom n⁺-Typ 505 und ein Emitterbereich vom n⁺-Typ 506 gebil det. Der Oberflächenabschnitt des Basisbereiches vom p-Typ 504 zwischen dem Floatingbereich vom n⁺-Typ und dem Emitter bereich vom n⁺-Typ 506 ist als ein Kanalbereich 507 defi niert. Außerdem ist ein Bereich vom p⁺-Typ 508 vorgesehen, welcher den Emitterbereich vom n⁺-Typ 506 zur Verringerung des Basiswiderstandes umgibt. Auf dem Kanalbereich 507 ist eine Gateelektrode 510 über einen Gate isolierfilm 509 gebildet, und auf dem Emitterbereich vom n⁺- Typ 506 und dem Bereich vom p⁺-Typ 508 ist eine Kathoden elektrode 511 gebildet. Auf der Rückseite des Halbleitersub strates vom p⁺-Typ 501 ist eine Anodenelektrode 512 gebil det.An emitter-switched thyristor (EST) is known as a device which shows improvements to the above difficulties and realizes high breakdown voltage, low ON resistance, high-speed off and high blocking main current density. Fig. 6 shows a schematic sectional view of an EST construction, as described in IEEE Electron Device Letters, Vol. 11, No. 2, February 1990, pp. 75-77. Fig. 7 shows a circuit diagram of a corresponding equivalent circuit. Referring to FIG. 6, a p⁺-type semiconductor substrate 501 , an n-type buffer layer 502 , an n ^- type 503 drift layer, and a p-type base layer 504 are stacked in this order. A nbereich-type 505 floating region and an n⁺-type 506 emitter region are selectively formed on the surface of the p-type base layer 504 . The surface portion of the p-type base region 504 between the n⁺-type floating region and the n⁺-type emitter region 506 is defined as a channel region 507 . In addition, an area of the p⁺-type 508 is provided, which surrounds the emitter area of the n⁺-type 506 to reduce the base resistance. On the channel region 507 , a gate electrode 510 is formed via a gate insulating film 509 , and on the emitter region of the n⁺-type 506 and the region of the p⁺-type 508 , a cathode electrode 511 is formed. On the back of the semiconductor substrate of p⁺-type 501 an anode electrode 512 is formed.

Gemäß der Äquivalenzschaltung nach Fig. 7 enthält die Halbleiter vorrichtung einen n-Kanal MOSFET 601, welcher aus einer MOS-Struktur oberhalb des Basisbereiches vom p-Typ 504 gemäß Fig. 6 gebildet ist, einen PNP-Transistor, welcher aus dem Halbleitersubstrat vom p⁺- Typ 501, der Pufferschicht vom n-Typ 502, der Driftschicht vom n^--Typ 503 und dem Basisbereich 504 vom p-Typ zusammen gesetzt ist, und einen npn-Transistor 603 mit einer n^-pn⁺-Struktur, welche zusammengesetzt ist aus der Driftschicht vom n^--Typ 503, der Basisschicht vom p-Typ 504 und dem Floatingbereich vom n⁺-Typ 505. Ein Widerstand 604 stellt die Widerstandskomponente der Basis schicht vom p-Typ 504 dar.According to the equivalent circuit of FIG. 7, the semiconductor Apparatus an n-channel MOSFET 601, which consists of a MOS structure above the base region of p-type 504 in FIG. 6 is formed, a PNP transistor, which consists of the semiconductor substrate from the p ⁺- type 501 , the buffer layer of the n-type 502 , the drift layer of the n ^- -type 503 and the base region 504 of the p-type, and an npn transistor 603 with an n ^- pn⁺ structure, which are composed is made of the drift layer of the n ^- type 503 , the base layer of the p type 504 and the floating area of the n⁺ type 505 . A resistor 604 represents the resistance component of the p-type base layer 504 .

Zum Einschalten dieses EST ist es notwendig, die Basis schicht vom p-Typ 504 mit Triggerstrom zu versorgen, so daß der aus den Transistoren 602 und 603 zusammengesetzte Thyristor getriggert und verriegelt, d. h. gezündet wird unter Bedingungen, daß eine positive Vorspannung über den Anoden- und Kathodenan schlüssen A und K, und eine positive Spannung auf einem Gateanschluß G angelegt ist zum Einschalten des MOSFET 601. Daher muß, wie es in der oben angegebenen Literaturstelle beschrieben ist, ein Gateanschluß G_T zum Anlegen des Trig gerstromes ähnlich wie der erste Gateanschluß G1 in Fig. 4 und Fig. 5 auf geeignete Weise auf der Basisschicht vom p- Typ 504 vorgesehen sein. Bei der in Fig. 7 gezeigten Äquiva lenzschaltung ist dieser Gateanschluß G_T gestrichelt darge stellt. Auf der anderen Seite wird durch Anlegen einer Null spannung auf dem Gateanschluß G zum Ausschalten des MOSFET 601 der Thyristor entriegelt, und der EST ist ausgeschaltet.To switch this EST on, it is necessary to supply the base layer of p-type 504 with trigger current, so that the thyristor composed of transistors 602 and 603 is triggered and locked, ie is fired under conditions such that a positive bias voltage across the anode and cathode terminals A and K, and a positive voltage is applied to a gate terminal G to turn on the MOSFET 601 . Therefore, a gate terminal G _T for applying the Trig gerstromes must as described in the above reference, similarly to the first gate terminal G1 in FIG. 4 and FIG. 5 can be provided in a suitable manner on the base layer of the p type 504. In the equivalency circuit shown in Fig. 7, this gate terminal G _T is shown in phantom Darge. On the other hand, by applying a zero voltage to the gate terminal G to turn off the MOSFET 601, the thyristor is unlocked and the EST is turned off.

Da der EST ähnlich wie der zuvor erwähnte MOSGTO eine Thy ristorstruktur aufweist, kann die Spannung für den EIN- Zustand auch bei dem Fall hoher Durchbruchspannung niedrig sein. Zusätzlich ist mit der Ausschaltsteuerung aufgrund eines Kanals des MOSFET 601, der mit dem Thyristorabschnitt kaskode-verbunden ist, der blockierbare Anodenstrom höher als beim MOSGTO. Da ferner der Verstärkungsfaktor des Transistors 602 geringer sein kann, wird ein Hochgeschwindigkeitsausschalten ermöglicht. Da jedoch zwei Gateelektroden wie bei dem MOSGTO benötigt werden, entstehen Probleme bei der schwierigen Gatesteuerung. Des weiteren entstehen ebenfalls Probleme dadurch, daß die Packungsdichte der Vorrichtung aufgrund der zusätzlichen Gateelektroden gering ist, und die realisier bare Stromdichte gering wird.Since the EST has a thyristor structure similar to the aforementioned MOSGTO, the voltage for the ON state can be low even in the case of high breakdown voltage. In addition, with the turn-off control due to a channel of the MOSFET 601 cascode-connected to the thyristor section, the lockable anode current is higher than that of the MOSGTO. Furthermore, since the gain of transistor 602 can be lower, high speed turn off is enabled. However, since two gate electrodes are required as in the MOSGTO, problems arise in difficult gate control. Furthermore, problems also arise in that the packing density of the device is low due to the additional gate electrodes, and the realizable current density becomes low.

Wie oben dargestellt wurde, weisen die bisher bekannten Halbleitervorrichtungen jeweils Nachteile auf. Der MOSGTO oder MCT weist zwar eine hohe Durchbruchspannung und einen niedrigen EIN-Zustands-Widerstand auf, aber es ergeben sich Probleme damit, daß die blockierbare Hauptstromdichte gering ist, und zwei Gateelektroden notwendig sind, so daß die Gate steuerung kompliziert ist. Auf der anderen Seite kann der EST eine hohe Durchbruchspannung, einen geringen EIN- Zustands-Widerstand, ein Hochgeschwindigkeits-Ausschalten und eine hohe blockierbare Hauptstromdichte vorweisen, aber da wie derum zwei Gateelektrode notwendig sind, entstehen Probleme dahingehend, daß die Gatesteuerung kompliziert ist. Zusätz lich entstehen Probleme dahingehend, daß die Packungsdichte der Vorrichtung aufgrund der zusätzlichen Gateelektroden nicht erhöht werden kann.As has been shown above, the previously known Semiconductor devices each have disadvantages. The MOSGTO or MCT has a high breakdown voltage and one low on-state resistance, but it does result Problems with the blocking main current density being low, and two gate electrodes are necessary so that the gate control is complicated. On the other hand, the EST a high breakdown voltage, a low ON- State resistance, high speed shutdown and have a high blockable main current density, but there how problems are required around two gate electrodes in that gate control is complicated. Additional Lich problems arise in that the packing density the device due to the additional gate electrodes cannot be increased.

Wie im einzelnen noch weiter unten erläutert wird, entstehen des weiteren Probleme, wenn derartige bisherige Halbleiter vorrichtungen für eine Blitzlichtsteuervorrichtung angewen det werden, welche als zusätzliche Lichtquelle in der Foto graphie verwendet wird, wobei die Probleme die Effizienz der Blitzlichtvorrichtung, die geometrische Größe und die Kosten der Vorrichtung betreffen, so daß eine ausreichend zufrie denstellende Vorrichtung bislang nicht realisiert werden konnte.As will be explained in more detail below, arise further problems if such previous semiconductors use devices for a flash control device be used as an additional light source in the photo graphic is used, the problems being the efficiency of the Flash device, the geometric size and cost concern the device so that a satisfactory denstellende device can not be realized so far could.

Demgemäß liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleitervorrichtung und ein Herstellungs verfahren für die Halbleitervorrichtung zur Verfügung zu stellen, bei der nicht nur eine hohe Durchbruchspannung, ein geringer EIN-Zustands-Widerstand, ein Hochgeschwindig keits-Ausschalten und eine hohe blockierbare Hauptstromdichte reali siert werden können, sondern bei der ebenfalls die Verwen dung lediglich einer Gateelektrode ermöglicht ist und somit die Packungsdichte der Vorrichtung angehoben werden kann, was wiederum in einer Realisierung einer hohen Stromdichte resultieren kann.Accordingly, the object of the present invention based, a semiconductor device and a manufacturing available for the semiconductor device where not only a high breakdown voltage, a low on-state resistance, a high speed switching off and a high blockable main current density reali but can also be used only one gate electrode is possible and thus the packing density of the device can be increased, which in turn results in a high current density can result.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch einen emittergesteuerten Thyristor mit den im Anspruch 1 angegebenen Merkmalen sowie durch die in den Ansprüchen 12, 15 und 17 angegebenen Herstellungsverfahren. Eine vorteilhafte Verwendung des erfindungsgemäßen Thyristors ist im Anspruch 18 angegeben. According to the invention, this object is achieved by a Emitter-controlled thyristor with the specified in claim 1 Features as well as by that in claims 12, 15 and 17th specified manufacturing process. An advantageous use of the thyristor according to the invention is in claim 18 specified.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous refinements and developments of the invention result from the subclaims.

Weitere Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen.Other advantages of the present Invention result from the following description of Embodiments with reference to the drawings.

Es zeigt:It shows:

Fig. 1 eine schematische Schnittansicht eines IGBT nach dem Stand der Technik; Figure 1 is a schematic sectional view of an IGBT according to the prior art.

Fig. 2 ein Schaltungsdiagramm der entsprechenden Aqui valenzschaltung; Fig. 2 is a circuit diagram of the corresponding equivalence circuit;

Fig. 3 eine schematische Schnittansicht eines weiteren IGBT nach dem Stand der Technik; Figure 3 is a schematic sectional view of another IGBT according to the prior art.

Fig. 4 eine schematische Schnittansicht eines MOSGTO nach dem Stand der Technik; Fig. 4 is a schematic sectional view of a MOSGTO according to the prior art;

Fig. 5 ein Schaltungsdiagramm der entsprechenden Aqui valenzschaltung; Fig. 5 is a circuit diagram of the corresponding equivalence circuit;

Fig. 6 eine schematische Schnittansicht eines EST nach dem Stand der Technik; Fig. 6 is a schematic sectional view of an EST according to the prior art;

Fig 7 ein Schaltungsdiagramm der entsprechenden Aqui valenzschaltung; 7 is a circuit diagram of the corresponding equivalence circuit;

Fig. 8 eine schematische Schnittansicht eines Ausfüh rungsbeispieles einer Halbleitervorrichtung ent sprechend der vorliegenden Erfindung; Fig. 8 is a schematic sectional view of an exporting approximately example of a semiconductor device accordingly to the present invention;

Fig. 9 ein Schaltungsdiagramm der entsprechenden Äqui valenzschaltung; Fig. 9 valenzschaltung a circuit diagram of the corresponding equi;

Fig. 10 und 11 schematische Schnittansichten von einem wei teren Ausführungsbeispiel der Halbleitervorrich tung entsprechend der vorliegenden Erfindung; Fig. 10 and 11 are schematic sectional views of a white direct embodiment of the Halbleitervorrich processing according to the present invention;

Fig. 12 und 13 Ausdehnungen einer Verarmungsschicht; FIGS. 12 and 13 dimensions of a depletion layer;

Fig. 14 eine schematische Schnittansicht eines weiteren Ausführungsbeispieles der Halbleitervorrichtung entsprechend der vorliegenden Erfindung; Figure 14 is a schematic sectional view of another embodiment of the semiconductor device according to the present invention.

Fig. 15A bis 15E schematische Schnittansichten von Herstel lungsschritten der in Fig. 8 dargestellten Halb leitervorrichtung; Figs. 15A to 15E are schematic sectional views of herstel conversion steps semiconductor device of the half shown in Fig. 8;

Fig. 16 und 17 schematische Schnittansichten von weiteren Ausführungsbeispielen der Halbleitervorrichtung entsprechend der vorliegenden Erfindung; Fig. 16 and 17 are schematic sectional views of further embodiments of the semiconductor device according to the present invention;

Fig. 18A bis 18J schematische Schnittansichten von Herstellungsschritten der in der Fig. 10 dargestellten Halbleitervorrichtung; Figs. 18A to 18J are schematic sectional views of manufacturing steps of the semiconductor device shown in Fig. 10;

Fig. 19A bis 19K schematische Schnittansichten von Her stellungsschritten eines weiteren Ausführungsbeispiels; FIG. 19A to 19K are schematic sectional views of Her position short of a further embodiment;

Fig. 20 und 21 Schaltungsdiagramme von Blitzlichtsteuer vorrichtungen nach dem Stand der Technik; und Fig. 20 and 21 are circuit diagrams of flash control devices of the prior art; and

Fig. 22 ein Schaltungsdiagramm einer Blitzlichtsteuervorrichtung unter Verwendung einer erfindungsgemäßen Halbleitervorrichtung. Fig. 22 is a circuit diagram of a flash light control device using a semiconductor device according to the invention.

Unter Bezugnahme auf Fig. 8 sind ein Halbleitersubstrat vom p⁺-Typ 701, eine Halbleiterschicht vom n⁺-Typ 702 und eine Driftschicht vom n^--Typ 703 in dieser Reihenfolge aufeinandergeschichtet. Die Driftschicht vom n^--Typ 703 ist im Ausführungsbeispiel für eine Halbleitervorrichtung der 1000-V-Klasse bemessen mit einer Ver unreinigungskonzentration von etwa 10¹⁴ cm^-3 und etwa 60 µm Dicke. Auf der Oberfläche der Driftschicht vom n^--Typ 703 ist ein erster Halbleiterbereich vom p^---Typ 704 selektiv gebildet. Der Halbleiterbereich vom p^---Typ 704 weist im Aus führungsbeispiel eine Verunreinigungskonzentration von etwa 10¹² cm^-3 bis 10¹⁵ cm^-3 auf, welche ziemlich gering ist, und ist etwa einige wenige µm dick. Benachbart zu beiden Seiten des ersten Halbleiterbereiches vom p^---Typ 704 sind auf der Driftschicht vom n^--Typ 703 zweite Halbleiterbereiche vom p-Typ 705 wannenförmig selektiv ausgebildet. . Referring to Figure 8, a semiconductor substrate from the p⁺-type 701, a semiconductor layer of n⁺-type 702 and a drift layer of n ^- -type 703 stacked in this order. The drift layer of the n ^- -type 703 is dimensioned in the exemplary embodiment for a semiconductor device of the 1000 V class with an impurity concentration of approximately 10¹⁴ cm ^-3 and approximately 60 µm in thickness. A first semiconductor region of p ^- type 704 is selectively formed on the surface of the drift layer of n ^- type 703 . The semiconductor region of the p ^- -type 704 in the exemplary embodiment has an impurity concentration of approximately 10 12 cm ^-3 to 10 11 cm ^-3 , which is quite low, and is approximately a few μm thick. Adjacent to both sides of the first semiconductor region of p ^- type 704 , second semiconductor regions of p - type 705 are selectively formed on the drift layer of n ^- type 703 .

In dem Halbleiterbereich vom p^---Typ 704 ist ein dritter Halb leiterbereich vom n⁺-Typ 706 selektiv in einem Abstand von den Grenzen zwischen den Bereichen 704 und 705 gebildet. Der dritte Halbleiterbereich vom n⁺-Typ 706 weist auf seiner Oberfläche eine Verunreinigungskonzentration von etwa 10¹⁹ cm^-3 und eine Dicke von etwa 0,3µm auf. In der Oberfläche der wannenförmigen zweiten Halbleiterbereiche vom p-Typ 705 sind selektiv vierte Halbleiterbereiche vom n⁺-Typ 707 in einem Abstand von den Grenzen zwischen den Bereichen 704 und 705 gebildet. Die Halbleiterbereiche vom n⁺-Typ 707 weisen auf der Oberfläche eine Verunreinigungskonzentration von etwa 10¹⁹ cm^-3 und eine Dicke von etwa 0,3µm auf. Oberflächen abschnitte des Halbleiterbereiches vom p^---Typ 704 und der Halbleiterbereiche vom p-Typ 705 zwischen den Halblei terbereichen vom n⁺-Typ 706 und 707 sind als Kanalbereiche 708 definiert. Die zweiten Halbleiterbereiche vom p-Typ 705 weisen bei den Rändern der Kanalbereiche 708 auf der Seite der Halbleiterbereiche vom n⁺-Typ 707 eine Verunreinigungs konzentration von etwa 10¹⁶ cm^-3 und eine Dicke von einigen wenigen µm auf.In the p ^- type semiconductor region 704 , a third n dr type semiconductor region 706 is selectively formed at a distance from the boundaries between the regions 704 and 705 . The third semiconductor region of the n⁺-type 706 has an impurity concentration of approximately 10¹⁹ cm ^-3 and a thickness of approximately 0.3 μm on its surface. Fourth semiconductor regions of the nförmigen-type 707 are selectively formed in the surface of the trough-shaped second semiconductor regions of the p-type 705 at a distance from the boundaries between the regions 704 and 705 . The semiconductor regions of the n⁺-type 707 have an impurity concentration of about 10¹⁹ cm ^-3 and a thickness of about 0.3µm on the surface. Surface portions of the p ^- type semiconductor region 704 and the p type semiconductor regions 705 between the semiconductor regions of the n⁺ type 706 and 707 are defined as channel regions 708 . The second semiconductor regions of the p-type 705 have at the edges of the channel regions 708 on the side of the semiconductor regions of the n⁺-type 707 an impurity concentration of approximately 10¹⁶ cm ^-3 and a thickness of a few microns.

Auf den Kanalbereichen 708 sind über Gateoxidfilme 709 Gate elektroden 710 gebildet. Seitlich auf den zweiten Halbleiterberei chen vom p-Typ 705 und den vierten Halbleiterbereichen vom n⁺-Typ 707 ist eine gemeinsame Kathodenelektrode 711 gebildet. Diese Elektroden 710 und 711 sind durch einen Isolierfilm 712 iso liert. Auf der Rückseite des Halbleitersubstrates 701 vom p⁺-Typ ist eine Anodenelektrode 713 gebildet.On the channel regions 708 , gate electrodes 710 are formed via gate oxide films 709 . A common cathode electrode 711 is formed laterally on the second semiconductor regions of the p-type 705 and the fourth semiconductor regions of the n⁺-type 707 . These electrodes 710 and 711 are insulated by an insulating film 712 . An anode electrode 713 is formed on the rear side of the p Typ-type semiconductor substrate 701 .

Obwohl die Halbleiterschicht vom p^---Typ 704 geringer in der Dicke ist als die Halbleiterbereiche vom p-Typ 705, wie es in Fig. 8 gezeigt ist, kann diese jedoch auch in etwa die selbe Dicke wie die Halbleiterbereiche vom p-Typ 705 aufwei sen, wie es in Fig. 10 gezeigt ist, oder eine größere Dicke als die Halbleiterbereiche vom p-Typ 705 aufweisen, wie es in Fig. 11 gezeigt ist.Although the p ^- -type semiconductor layer 704 is less in thickness than the p-type 705 semiconductor regions as shown in FIG. 8, however, it may be about the same thickness as the p-type 705 semiconductor regions aufwei sen, as shown in Fig. 10, or have a greater thickness than the semiconductor regions of the p-type 705, as shown in Fig. 11.

Gemäß der in Fig. 9 dargestellten Äquivalenzschaltung ent spricht ein n-Kanal MOSFET 801 dem MOSFET mit der MOS-Struk tur oberhalb des Halbleiterbereiches vom p^---Typ 704 in Fig. 8. Ein PNP-Transistor 802 eines Multikollektor-Transistors entspricht einem Bipolartransistor mit p⁺n⁺n^-p^---Struktur, welche zusammengesetzt ist aus dem Halbleitersubstrat vom p⁺-Typ 701, der Halbleiterschicht vom n⁺-Typ 702, der Drift schicht vom n^--Typ 703 und dem ersten Halbleiterbereich 704 vom p^---Typ gemäß Fig. 8 und entspricht einem Bipolartransistor mit p⁺n⁺n^-p-Struktur, welche ausgebildet ist durch Ersetzen des Kollektors dieses Bipolartransistors vom dem Halbleiterbe reich vom p^---Typ 704 mit dem Halbleiterbereich vom p-Typ 705. Ein npn-Transistor 803 entspricht einem Bipolartran sistor mit n^-p^--n⁺-Struktur, welche zusammengesetzt ist aus der Driftschicht vom n^--Typ 703, dem ersten Halbleiterbereich vom p^---Typ 704 und dem dritten Halbleiterbereich vom n⁺-Typ 706 gemäß Fig. 8. Ein Widerstand 804 stellt eine Widerstandskomponente in dem Halbleiterbereich vom p^---Typ 704 dar.According to the equivalent circuit shown in FIG. 9, an n-channel MOSFET 801 corresponds to the MOSFET with the MOS structure above the p ^- type semiconductor region 704 in FIG. 8. A PNP transistor 802 of a multi-collector transistor corresponds to one Bipolar transistor with p⁺n⁺n ^- p ^- structure, which is composed of the semiconductor substrate of p⁺ type 701 , the semiconductor layer of n⁺ type 702 , the drift layer of n ^- type 703 and the first semiconductor region 704 p ^-. -type according to Figures 8 and corresponds to a bipolar p⁺n⁺n ^- p structure, which is formed by replacing of the collector of this bipolar transistor from the Halbleiterbe reaching the p ^- -type 704 with the semiconductor region of the p -Type 705 . An npn transistor 803 corresponds to a bipolar transistor with an n ^- p ^- n⁺ structure, which is composed of the drift layer of the n ^- type 703 , the first semiconductor region of the p ^- type 704 and the third semiconductor region of the n⁺ -Type 706 according to FIG. 8. A resistor 804 represents a resistance component in the semiconductor region of the p ^- -type 704 .

Ein Teil des Transistors 802 und ein Teil des Transistors 803 sind in der Art eines Thyristors verbunden und stellen somit einen Thyristorabschnitt dar. Mit diesem Thyristorabschnitt ist der MOSFET 801 kaskode-verbunden. Somit wird bei dieser Halbleitervorrich tung ein Kaskodeantrieb eines GTO-Thyristors durch den MOSFET implementiert.A part of the transistor 802 and a part of the transistor 803 are connected in the manner of a thyristor and thus represent a thyristor section. The MOSFET 801 is cascode-connected to this thyristor section. Thus, in this semiconductor device, a cascode drive of a GTO thyristor is implemented by the MOSFET.

Im folgenden wird die Betriebsweise erläutert. Wenn die angelegte Spannung an einem Anodenanschluß A bezüglich einem Kathodenanschluß K angehoben wird, während der MOSFET 801 aufgrund einer geringen Gatespannung, welche an einen Gateanschluß G angelegt ist, ausgeschaltet ist, wird der PN-Übergang zwischen der Driftschicht vom n^--Typ 703 und dem Halbleiterbereich vom p^--- und p-Typ 704 und 705 in Rück wärtsrichtung vorgespannt, und es beginnt eine Verarmungs schicht sich auf beiden Seiten dieses PN-Überganges zu erstrecken. Die Verarmungsschicht erstreckt sich innerhalb des Halbleiterbereiches vom p^---Typ 704, welcher eine geringe Akzeptordichte aufweist, und der Halbleiterbereich vom p^--- Typ 704 wird vollständig durch die Anodenspannung von weni gen Volt verarmt. Wenn die Anodenspannung weiter angehoben wird, wird der Halbleiterbereich vom p-Typ 705, welcher eine hohe Akzeptordichte aufweist, ein wenig verarmt und die Aus dehnung der Verarmungsschicht endet. In Fig. 12 ist durch eine strichpunktierte Linie die Bedingung für die Ausdehnung der Verarmungsschicht (ein Rand der Verarmungsschicht) auf grund der Sperrung mit niedriger Spannung gezeigt. Aufgrund dessen erscheint der Rand der Verarmungsschicht ebenfalls um den Halbleiterbereich vom n⁺-Typ 706, wobei dies in den Figuren nicht näher dargestellt ist. The mode of operation is explained below. When the applied voltage at an anode terminal A is raised with respect to a cathode terminal K while MOSFET 801 is turned off due to a low gate voltage applied to a gate terminal G, the PN junction between the n ^- type drift layer 703 and biased the semiconductor region of the p ^- and p-type 704 and 705 in the backward direction, and a depletion layer begins to extend on both sides of this PN junction. The depletion layer extends within the p ^- type 704 semiconductor region, which has a low acceptor density, and the p ^- - type 704 semiconductor region is completely depleted by the anode voltage of a few volts. If the anode voltage is raised further, the p-type 705 semiconductor region, which has a high acceptor density, becomes a little poor and the expansion of the depletion layer ends. In Fig. 12 the condition for the expansion of the depletion layer (an edge of the depletion layer) is shown reason of disabling low voltage by a dot-dash line. Because of this, the edge of the depletion layer also appears around the nbereich-type semiconductor region 706 , although this is not shown in more detail in the figures.

Die sich zur Seite der Driftschicht vom n^--Typ 703 erstrec kende Verarmungsschicht verarmt vollständig die Driftschicht vom n^--Typ 703 durch Anlegen einer Anodenspannung von eini gen wenigen hundert Volt, und wenn die Anodenspannung bis zur Nennspannung (von beispielsweise 1000 V) angehoben wird, endet die Ausdehnung der Verarmungsschicht, nachdem die Halbleiterschicht vom n⁺-Typ 702, welche eine hohe Donator dichte aufweist, ein wenig verarmt worden ist. In Fig. 12 sind gestrichelt die Bedingungen der Ausdehnung der Verar mungsschicht nach der Sperrung mit hoher Spannung gezeigt. Nachdem die Anodenspannung über die Nennspannung angehoben worden ist, erreicht das elektrische Feld innerhalb der Halbleitervorrichtung eine kritische Feldstärke, so daß der Durchbruch beginnt.Extending to the side of the drift layer of n ^- type 703 erstrec kende depletion layer is completely depleted, the drift layer of the n ^- type 703 by applying an anode voltage of eini gen few hundred volts, and when the anode voltage to the rated voltage is raised (for example, 1000 V) the expansion of the depletion layer ends after the n⁺-type 702 semiconductor layer, which has a high donor density, has been somewhat depleted. In Fig. 12, the conditions of expansion of the depletion layer after blocking with high voltage are shown in broken lines. After the anode voltage is raised above the nominal voltage, the electric field within the semiconductor device reaches a critical field strength, so that the breakdown begins.

Fig. 13 zeigt die Ausdehnung der Verarmungsschicht bei einem Spannungsperrzustand in der Halbleitervorrichtung gemäß der in Fig. 11 gezeigten Struktur. Wie im Falle der Fig. 12 zeigt eine strichpunktierte Linie die Ausdehnung der Verar mungsschicht nach Sperrung mit niedriger Spannung, und eine gestrichelte Linie zeigt die Ausdehnung nach Sperrung mit hoher Spannung. Da bei dem Fall der in Fig. 11 gezeigten Struktur ein PN-Übergang zwischen der Driftschicht vom n^-- Typ 703 und dem Halbleiterbereich vom p^---Typ 704 flach wird ohne Krümmung, ist es schwierig, daß die Konzentration des elektrischen Feldes ansteigt, so daß auf leichte Weise eine hohe Durchbruchspannung erhalten wird. Dies trifft ebenso für die Halbleitervorrichtung mit der in Fig. 10 gezeigten Struktur zu. FIG. 13 shows the expansion of the depletion layer in a voltage blocking state in the semiconductor device according to the structure shown in FIG. 11. As in the case of Fig. 12, a chain line shows the expansion of the depletion layer after blocking with low voltage, and a broken line shows the expansion after blocking with high voltage. In the case of the structure shown in Fig. 11, since a PN junction between the n ^- type 703 drift layer and the p ^- type 704 semiconductor region becomes flat without curvature, it is difficult for the concentration of the electric field to increase , so that a high breakdown voltage is easily obtained. This also applies to the semiconductor device having the structure shown in FIG. 10.

Wenn eine positive Spannung an den Gateanschluß G angelegt wird, werden invertierte Schichten in den Kanalbereichen 708 gebildet, und der MOSFET 801 geht in einen EIN-Zustand über. Die Schwellenspannung für die einzuschaltenden Kanalbereiche 708 wird durch die Verunreinigungskonzentration der Halblei terbereiche vom p-Typ 705 bei den Rändern der Kanalbereiche 708 auf der Seite der Halbleiterbereiche vom n⁺-Typ 707 bestimmt. Diese Verunreinigungskonzentration ist so einge stellt, daß die obige Schwellenspannung einen geeigneten Wert bei einem Anreicherungsbetrieb annimmt.When a positive voltage is applied to the gate terminal G, inverted layers are formed in the channel regions 708 and the MOSFET 801 goes into an ON state. The threshold voltage for the channel regions 708 to be switched on is determined by the impurity concentration of the semiconductor regions of the p-type 705 at the edges of the channel regions 708 on the side of the semiconductor regions of the n⁺-type 707 . This impurity concentration is set so that the above threshold voltage takes a suitable value in an enrichment operation.

Wenn der MOSFET 801 eingeschaltet ist, nimmt der dritte Halbleiter bereich vom n⁺-Typ 706 in etwa denselben elektrischen Potential pegel wie die Kathodenelektrode 711 an. Wenn unter dieser Bedin gung die angelegte Spannung auf dem Anodenanschluß A bezüg lich dem Kathodenanschluß K angehoben wird, wird der PN- Übergang zwischen der Driftschicht vom n^--Typ 703 und den Halbleiterbereichen vom p^--- und p-Typ 704 und 705 in Rück wärtsrichtung vorgespannt, so daß auf dieselbe Weise wie oben erwähnt die Verarmungsschicht sich auf beiden Seiten des PN-Überganges erstreckt und der Halbleiterbereich vom p^---Typ 704 vollständig durch die Anodenspannung von einigen wenigen Volt verarmt wird. Somit wird der Basisbereich des npn- Transistors 803, der sich aus der Driftschicht vom n^--Typ 703, dem Halbleiterbereich vom p^---Typ 704 und dem Halblei terbereich vom n⁺-Typ 706 zusammensetzt, durchgeschaltet ("punched through") und der Kollektor des Transistors 803 wird elektrisch mit dessen Emitter mit geringer Impedanz verbunden (d. h. der Transistor 803 wird eingeschaltet). Auf diese Weise werden Elektronen von dem Halbleiterbereich vom n⁺-Typ 707 in die Driftschicht vom n^--Typ 703 (Basis des PNP-Transistors 802) über die Kanalbereiche 708, den Halb leiterbereich vom n⁺-Typ 706 und den durchgeschalteten Halb leiterbereich vom p^---Typ 704 injiziert, und als Reaktion darauf werden Löcher von dem Halbleitersubstrat vom p⁺-Typ 701 (Emitter des PNP-Transistors 802) in die Driftschicht vom n^--Typ 703 über die Halbleiterschicht vom n⁺-Typ 702 bei dem Widerstand 804 nach dem Fließen von dem Halbleiterbereich vom p^---Typ 704 an die Kathodenelektrode 711 über die Halb leiterbereiche vom p-Typ 705 injiziert, und als Basisstrom des npn-Transistors 803 angelegt, so daß die Transistoren 802 und 803 thyristorbetrieben und verriegelt werden. When the MOSFET 801 is switched on, the third n bereich-type semiconductor region 706 assumes approximately the same electrical potential level as the cathode electrode 711 . If under this Bedin supply the voltage applied to the anode terminal A bezüg Lich the cathode terminal K is raised, the PN junction between the drift layer of n ^- type 703 and the semiconductor regions of the p ^- - and p-type 704 and 705 in Backward biased so that in the same manner as mentioned above the depletion layer extends on both sides of the PN junction and the p ^- type 704 semiconductor region is completely depleted by the anode voltage of a few volts. Thus, the base region of the npn transistor 803 , which is composed of the drift layer of the n ^- type 703 , the semiconductor region of the p ^- type 704 and the semiconductor region of the n⁺ type 706 , is switched through ("punched through") and the collector of transistor 803 is electrically connected to its low impedance emitter (ie transistor 803 is turned on). In this way, electrons are injected from the semiconductor region of the n⁺-type 707 in the drift layer of n ^- 703 (base of the PNP transistor 802) conducting region -type on the channel regions 708, the semiconductor region of the n⁺-type 706 and the through-connected semi- of p ^- type 704 , and in response, holes from the p⁺-type semiconductor substrate 701 (emitter of the PNP transistor 802 ) are injected into the n ^- -type 703 drift layer via the n⁺-type 702 semiconductor layer injected at the resistor 804 after flowing from the p ^- type semiconductor region 704 to the cathode electrode 711 through the p-type semiconductor regions 705 , and applied as the base current of the npn transistor 803 so that the transistors 802 and 803 operate thyristor and be locked.

Somit wird diese Halbleitervorrichtung eingeschaltet und der Anodenstrom fließt von dem Anodenanschluß A an den Kathoden anschluß K. In dem EIN-Zustand arbeitet der aus den Tran sistoren 802 und 803 zusammengesetzte Thyristor derart, daß der Spannungsabfall bei dem Serienwiderstand durch den MOSFET 801 im wesentliche verringert wird. Zusätzlich wird der PNP-Transistor (ein Teil des Transistors 802), welcher zusammengesetzt ist aus dem Halbleitersubstrat vom p⁺-Typ 701, der Halbleiterschicht vom n⁺-Typ 702, der Driftschicht vom n^--Typ 703 und den Halbleiterbereichen vom p-Typ 705, ebenfalls aktiv, so daß der Anodenstrom fließt.Thus, this semiconductor device is turned on and the anode current flows from the anode terminal A to the cathode terminal K. In the ON state, the thyristor composed of the transistors 802 and 803 operates such that the voltage drop in the series resistance through the MOSFET 801 is substantially reduced becomes. In addition, the PNP transistor (part of the transistor 802 ), which is composed of the semiconductor substrate of the p⁺ type 701 , the semiconductor layer of the n⁺ type 702 , the drift layer of the n ^- type 703 and the semiconductor regions of the p- Type 705 , also active so that the anode current flows.

Wie oben beschrieben wurde, kann in dem EIN-Zustand der Halbleitervorrichtung entsprechend diesem Ausführungsbei spiel eine größere Stromdichte (Verringerung der EIN- Zustands-Spannung) implementiert werden, da die Stromlei tungseigenschaft des MOSFET 801 erheblich verbessert ist, auch falls der Verstärkungsfaktor des PNP-Transistors 802 aufgrund der Einführung eines Lebensdauerkillers etc. ver ringert ist.As described above, in the ON state of the semiconductor device according to this embodiment, a larger current density (reduction of the ON state voltage) can be implemented because the current conduction property of the MOSFET 801 is significantly improved even if the gain factor of the PNP Transistor 802 is reduced due to the introduction of a lifetime killer, etc.

Zum Ausschalten wird der MOSFET 801 durch Wegnahme der positiven Spannung am Gateanschluß G ausgeschaltet und dadurch der Emitter des npn-Transistors 803 freigemacht. Somit ist der aus den Transistoren 802 und 803 zusammengesetzte Thyristor entriegelt. Elektronen als Mino ritätsladungsträger innerhalb des Halbleiterbereiches vom p^- ^--Typ 704 und Löcher als Minoritätsladungsträger innerhalb der Driftschicht vom n^--Typ 703 verschwinden durch Rekombi nation, und das Ausschalten dieser Halbleitervorrichtung ist beendet. Im Zusammenhang mit dem Verschwinden der Minori tätsladungsträger benötigt dasjenige der Löcher eine längere Zeit, so daß diese Halbleitervorrichtung im wesentlichen dieselben Abschalteigenschaften wie ein IGBT zeigt.To switch off, the MOSFET 801 is switched off by removing the positive voltage at the gate terminal G, thereby clearing the emitter of the npn transistor 803 . The thyristor composed of transistors 802 and 803 is thus unlocked. Electrons as minority charge carriers within the p ^- ^- type 704 semiconductor region and holes as minority charge carriers within the n ^- type 703 drift layer disappear due to recombination, and the switching off of this semiconductor device is finished. In connection with the disappearance of the minority carriers, that of the holes takes a longer time, so that this semiconductor device exhibits essentially the same turn-off properties as an IGBT.

Nach dem Ausschalten des MOSGTO war es, da ein Bypass mittels eines MOS-Kanals zwischen dem Gate und der Kathode eines GTO-Thyristors zum Entriegeln des Thyristors vorgesehen wurde, schwierig, eine ausreichend hohe blockierbare Hauptstromdichte zu erreichen. Auf der anderen Seite weist die Halbleitervorrichtung des obigen Ausführungsbeispieles Vor teile dahingehend auf, daß der Hauptstrom bis zur Grenze der Stromflußmöglichkeit des MOS-Kanals fließen kann und abge schnitten werden kann, da die Struktur zum Schließen/Öffnen der Kathode des GTO-Thyristors über den MOS-Kanal vorgesehen ist. Darüber hinaus wird die Packungsdichte der Vorrichtung vergrößert, da lediglich ein einzelner Gateanschluß für die EIN/AUS-Steuerung notwendig ist, so daß eine hohe Strom dichte realisiert werden kann. Des weiteren ist aufgrund dem Vorhandensein des Halbleiterbereiches vom p^---Typ 704 die Konzentration des elektrischen Feldes aufgrund der gekrümm ten Ränder der Halbleiterbereiche vom p-Typ 705 relaxiert. Da dementsprechend nicht nur die Diffusionstiefe des Halb leiterbereiches vom p-Typ 705 kleiner, sondern ebenfalls die Kanallänge der Kanalbereiche 708 kür zer gemacht werden können, kann eine feine MOS-Struktur herge stellt werden, so daß darüberhinaus die Reduktion des EIN- Zustands-Widerstandes und ein Anstieg der Stromdichte reali siert werden können.After the MOSGTO was switched off, since a bypass was provided by means of a MOS channel between the gate and the cathode of a GTO thyristor to unlock the thyristor, it was difficult to achieve a sufficiently high blockable main current density. On the other hand, the semiconductor device of the above embodiment has parts in that the main current can flow to the limit of the current flow possibility of the MOS channel and can be cut off because the structure for closing / opening the cathode of the GTO thyristor over the MOS channel is provided. In addition, the packing density of the device is increased since only a single gate connection is required for the ON / OFF control, so that a high current density can be realized. Furthermore, due to the presence of the p ^- type semiconductor region 704, the concentration of the electric field is relaxed due to the curved edges of the p type 705 semiconductor regions. Accordingly, since not only the diffusion depth of the semiconductor region of the p-type 705 can be made smaller, but also the channel length of the channel regions 708 can be made shorter, a fine MOS structure can be produced, so that, furthermore, the reduction of the ON-state resistance and an increase in current density can be realized.

Bis hierhin weist die Halbleitervorrichtung entsprechend dem obigen Ausführungsbeispiel, ähnlich wie der IGBT, ebenfalls einen eingebauten parasitären Thyristor auf, welcher zusam mengesetzt ist aus dem Halbleitersubstrat vom p⁺-Typ 701, der Halbleiterschicht vom n⁺-Typ 702, der Driftschicht vom n^--Typ 703, den Halbleiterbereichen vom p-Typ 705 und den Halbleiterbereichen vom n⁺-Typ 707. Wenn dementsprechend die Stromdichte innerhalb der Halbleiterbereiche vom p-Typ 705 angehoben wird, verriegelt dieser parasitäre Thyristor, so daß die Möglichkeit besteht, daß die Vorrichtung nicht mehr steuerbar wird. Um daher den Anstieg des Potentiales inner halb der Halbleiterbereiche vom p-Typ 705 zu verhindern, wie es beispielsweise in Fig. 14 dargestellt ist, werden vor zugsweise die Halbleiterbereiche vom p-Typ 705 mit Diffu sionsbereichen hoher Konzentration 714 vorgesehen, um den Widerstandswert der Halbleiterbereiche vom p-Typ 705 niedrig zu halten.Up to this point, the semiconductor device according to the above exemplary embodiment, similar to the IGBT, also has a built-in parasitic thyristor, which is composed of the semiconductor substrate of the p⁺ type 701 , the semiconductor layer of the n⁺ type 702 , the drift layer of the n ^- -Type 703 , the semiconductor regions of the p-type 705 and the semiconductor regions of the n⁺-type 707 . Accordingly, if the current density within the p-type 705 semiconductor regions is increased, this parasitic thyristor locks, so that there is a possibility that the device can no longer be controlled. Therefore, in order to prevent the increase in the potential within the p-type semiconductor regions 705 , as shown, for example, in FIG. 14, the p-type semiconductor regions 705 with diffusion regions of high concentration 714 are preferably provided in order to reduce the resistance value of the Keep p-type 705 semiconductor regions low.

Im folgenden wird unter Bezugnahme auf die Fig. 15A bis 15E ein Verfahren zur Herstellung der erfindungsgemäßen Halbleiter vorrichtung nach Fig. 8 erläutert. Zu Beginn werden gemäß Fig. 15A auf dem Halbleitersubstrat vom p⁺-Typ 701 Verunreinigungen vom n-Typ zur Ausbildung der Halbleiterschicht vom n⁺-Typ 702 ionenimplantiert, und anschließend wird darauf durch epitaktisches Wachsen die Halbleiterschicht vom n^--Typ 703 gebildet. Als nächstes werden gemäß Fig. 15B auf der gesamten Oberfläche des Halbleitersubstrates vom n^--Typ 703 Verunreinigungen vom p-Typ zur Bildung einer Halbleiterschicht vom p^--Typ 720 implantiert. Dann wird gemäß Fig. 15C, nach dem ein Siliziumoxidfilm 721 auf der gesamten Oberfläche durch Oxidation gebildet ist, Polysilizium auf der Oberflä che abgeschieden und anschließend durch selektives Ätzen zur Bildung eines Polysiliziumfilmes 722 strukturiert. Daran anschließend werden Verunreinigungen vom p-Typ ionenimplan tiert, wobei der Polysiliziumfilm 722 als Maske verwendet wird, und zur Ausbildung des wannenähnlichen Halbleiterbe reiches vom p-Typ 705 ausgeheilt. Bei dieser Gelegenheit wird zur selben Zeit der Halbleiterbereich vom p^---Typ 704 gebildet aufgrund der Diffusion der Verunreinigungen vom p- Typ der Halbleiterschicht vom p^--Typ 720.A method for producing the semiconductor device according to the invention according to FIG. 8 is explained below with reference to FIGS. 15A to 15E. At the beginning of 15A on the semiconductor substrate from the p⁺-type 701 impurities from the n type to form the semiconductor layer of the n⁺-type 702 in accordance with ion-implanted, and subsequently thereto by epitaxially growing the semiconductor layer of the n ^-. -Type 703rd Type impurities 703 from p-type to form a semiconductor layer of the p ^- ^- Next, 15B on the entire surface of the semiconductor substrate from the n-type are implanted according to 720th. Then, as shown in FIG. 15C, after a silicon oxide film 721 is formed on the entire surface by oxidation, polysilicon is deposited on the surface Oberflä and then by selective etching to form a polysilicon film 722 patterned. Thereafter, p-type impurities are ion-implanted using the polysilicon film 722 as a mask and healed to form the p-type 705 well- like semiconductor region. On this occasion, at the same time, the p ^- type semiconductor region 704 is formed due to the diffusion of the p-type impurities of the p ^- type semiconductor layer 720 .

Als nächstes wird gemäß Fig. 15D selektives Ätzen des Poly siliziumfilmes 722 und des Oxidfilmes 721 durchgeführt zur Bildung der Gateelektroden 710 und der Gateoxidfilme 709, und ferner werden auf beiden Seiten Fenster vorgesehen. Dann werden selektiv Verunreinigungen vom n-Typ durch die Fenster zur Bildung der Halbleiterbereiche vom n⁺-Typ 706 und 707 auf eine selbstjustierende Weise eingeführt. Dann werden, wie es in Fig. 15E gezeigt ist, die Gateelektroden 710 und der Halbleiterbereich vom n⁺-Typ 706 durch einen Zwischenla gen-Isolierfilm 712 bedeckt, und ein Metallisierungsvorgang wird zur Bildung der Kathodenelektrode 711 auf der oberen Oberfläche und der Anodenelektroden 713 auf der Rückseite durchgeführt. Somit wird die Halbleitervorrichtung mit der in Fig. 8 gezeigten Struktur erzeugt.Next, selective etching 15D is shown in FIG. Of the poly silicon film 722 and the oxide film 721 carried out to form the gate electrode 710 and the gate oxide films 709, and further windows are provided on both sides. Then, n-type impurities are selectively introduced through the windows to form the n⁺-type semiconductor regions 706 and 707 in a self-adjusting manner. Then, as shown in FIG. 15E, the gate electrodes 710 and the n⁺-type semiconductor region 706 are covered by an interlayer insulating film 712 , and a plating process is used to form the cathode electrode 711 on the top surface and the anode electrodes 713 performed on the back. Thus, the semiconductor device having the structure shown in FIG. 8 is produced.

Fig. 16 zeigt eine schematische Schnittansicht eines weite ren Ausführungsbeispieles der Halbleitervorrichtung entspre chend der vorliegenden Erfindung. Bei diesem Ausführungsbei spiel ist der Halbleiterbereich vom n⁺-Typ 706 nicht auf einem Teil, sondern auf der gesamten Oberfläche des Halblei terbereiches vom p^---Typ 704 gebildet. Zusätzlich ist die Gateelektrode 710 nicht in zwei Teile unterteilt, sondern es ist stattdessen eine einzige gemeinsame Gateelektrode zwi schen den beiden Kanalabschnitten vorgesehen. Weitere Struk turen mit denselben Wirkungen wie bei den obigen Ausfüh rungsbeispielen können erhalten werden. Fig. 16 is a schematic sectional view showing a wide ren embodiment of the semiconductor device accordingly to the present invention. In this exemplary embodiment, the semiconductor region of the n6-type 706 is not formed on a part but on the entire surface of the semiconductor region of the p ^- -type 704 . In addition, the gate electrode 710 is not divided into two parts, but instead a single common gate electrode is provided between the two channel sections. Further structures with the same effects as in the above embodiments can be obtained.

Darüber hinaus muß die bodenseitige Konfiguration des Halb leiterbereiches vom p^---Typ 704 nicht notwendigerweise flach sein, und sie kann beispielsweise wie in Fig. 17 gezeigt eine entlang der Wannenkonfigurationen der Halbleiterberei che vom p-Typ 705 gebildete sein.In addition, the bottom configuration of the p ^- type 704 semiconductor region need not necessarily be flat, and may be, for example, as shown in FIG. 17, one formed along the well configurations of the p-type 705 semiconductor regions.

Unter Bezugnahme auf die Fig. 18A bis 18E wird im folgen den ein weiteres bevorzugtes Ausführungsbeispiel des Verfahrens zur Herstellung der erfindungsgemäßen Halbleitervorrichtung nach Fig. 11 beschrieben. Zuerst werden gemäß Fig. 18A Verun reinigungsionen vom n-Typ auf der Oberfläche eines Halbleiter substrates vom p⁺-Typ 701 zur Bildung der Halbleiter schicht vom n⁺-Typ 702 auf dem Substrat 701 injiziert. Auf der Halbleiterschicht vom n⁺-Typ 702 wird epitaktisch die Driftschicht vom n^--Typ 703 aufgewachsen. Wie es in Fig. 18B gezeigt ist, wird die Oberfläche der Driftschicht vom n^--Typ 703 zur Ausbildung eines Oxidfilmes 730 thermisch oxidiert, und daran anschließend werden Verunreinigungsionen vom p-Typ, im Ausführungsbeispiel Bor, injiziert. Zur Diffusion der Verun reinigungen vom p-Typ wird eine Wärmebehandlung durchge führt, wodurch der Halbleiterbereich vom p^---Typ 704 gebil det wird, wie es in Fig. 18C dargestellt ist.A further preferred exemplary embodiment of the method for producing the semiconductor device according to the invention according to FIG. 11 is described below with reference to FIGS. 18A to 18E. First, Fig are in accordance. 18A Verun cleaning emissions from the n-type on the surface of a semiconductor substrate from the p⁺-type semiconductor layer 701 to form the n⁺-type 702 from on the substrate 701 injected. The n ^- type 703 drift layer is epitaxially grown on the n⁺-type 702 semiconductor layer. As shown in FIG. 18B, the surface of the n ^- type drift layer 703 is thermally oxidized to form an oxide film 730 , and then p-type impurity ions, in the exemplary embodiment boron, are then injected. A heat treatment is performed to diffuse the p-type impurities, thereby forming the p ^- -type semiconductor region 704 as shown in FIG. 18C.

Nach der Entfernung des Oxidfilmes 730 auf der oberen Ober fläche wird gemäß Fig. 18D ein Siliziumoxidfilm 721 für einen Gateisolierfilm aufgebracht. Auf dem Siliziumoxidfilm 721 wird ein Polysiliziumfilm gebildet. Der Polysiliziumfilm wird durch Fotolithographie selektiv ent fernt, wodurch Polysilizium-Gateelektroden 710 ausgebildet werden. Als nächstes wird gemäß Fig. 18E Fotolackmaterial über die gesamte obere Oberfläche gebildet und durch Fotoli thographie selektiv entfernt, so daß ein Fotolack 731 ver bleibt. Unter Verwendung des Fotolackes 731 als Maske werden in die obere Oberfläche Verunreinigungsionen vom p-Typ, im Ausführungsbeispiel Bor, injiziert. Wie es in Fig. 18F gezeigt ist, wird daran anschließend der Fotolack 731 entfernt, und es wird eine Wärmebehandlung zur Diffusion der Verunreini gungen vom p-Typ durchgeführt, wodurch die wannenförmige Halb leiterbereich vom p-Typ 705 gebildet werden.After removing the oxide film 730 on the upper surface, a silicon oxide film 721 for a gate insulating film is applied as shown in FIG. 18D. A polysilicon film is formed on the silicon oxide film 721 . The polysilicon film is selectively removed by photolithography, thereby forming polysilicon gate electrodes 710 . Next, as shown in FIG. 18E, resist material is formed over the entire upper surface and selectively removed by photolithography so that a resist 731 remains. Using the photoresist 731 as a mask, p-type impurity ions, in the exemplary embodiment boron, are injected into the upper surface. Thereafter, as shown in FIG. 18F, the photoresist 731 is removed, and a heat treatment for diffusing the p-type impurities is performed, thereby forming the p-type 705 well -shaped semiconductor region.

Als nächstes wird gemäß Fig. 18G Fotolackmaterial über die gesamte Oberfläche gebildet und selektiv mittels Fotolitho graphie entfernt, wobei Fotolack 732 verbleibt. Unter Ver wendung des Fotolackes 732 und der Polysilizium-Gateelektro den 710 als Masken wird der Oxidfilm 721 selektiv weggeätzt. Die unterhalb der Gateelektroden 710 verbleibenden Oxidfilme 721 werden die Gateoxidfilme 709. Daran anschließend werden unter Verwendung der Gateelektroden 710 und der Fotolacke 732 als Masken in die obere Oberfläche Verunreinigungsionen vom n-Typ, im Ausführungsbeispiel Arsen, injiziert.Next, 18G photoresist material is shown in FIG. Formed over the entire surface and selectively removed by means of chromatography Fotolitho, wherein photoresist 732 remains. Using the photoresist 732 and the polysilicon gate electrode 710 as masks, the oxide film 721 is selectively etched away. The oxide films 721 remaining below the gate electrodes 710 become the gate oxide films 709 . Then, using the gate electrodes 710 and the photoresists 732 as masks, n-type impurity ions, arsenic in the exemplary embodiment, are injected into the upper surface.

Unter Bezugnahme auf Fig. 18H wird zur Diffusion der Verun reinigungen vom n-Typ eine Wärmebehandlung durchgeführt, wodurch die Halbleiterbereiche vom n⁺-Typ 706 und 707 gebildet werden. Die exponierten Oberflächen des Halbleiterbereiches vom p^---Typ 704 und die Halbleiterbereiche vom p-Typ 705 werden thermisch oxidiert, wodurch die Gateoxidfilme 709 und die Oxidfilme 701 erneut zur Ausbildung eines Oxidfilmes 721a verbunden werden. Wie es in Fig. 18I dargestellt ist, werden die Gateelektroden 710 mit einer Isolierfilmschicht 712 bedeckt, welche strukturiert wird. Auf der Isolierfilm schicht 712 wird die Kathodenelektrode 711 gebildet, welche aus Al durch einen Metallisierungsvorgang hergestellt wird. Auf der rückseitigen Oberfläche wird die Anodenelektrode 713 gebildet, welche eine durch einen Metallisierungsvorgang hergestellten Drei-Lagen- Aufbau aus Ti-Ni-Au hergestellt ist. Hierdurch wird eine Halbleitervorrichtung mit derselben Struktur wie in Fig. 11 hergestellt, wie es in Fig. 18J dargestellt ist.Referring to FIG. 18H, heat treatment is performed to diffuse the n-type impurities, thereby forming the n⁺-type semiconductor regions 706 and 707 . The exposed surfaces of the p ^- type semiconductor region 704 and the p type 705 semiconductor regions are thermally oxidized, whereby the gate oxide films 709 and the oxide films 701 are bonded again to form an oxide film 721 a. As shown in FIG. 18I, the gate electrodes 710 are covered with an insulating film layer 712 , which is patterned. On the insulating film layer 712 , the cathode electrode 711 is formed, which is made of Al by a metallization process. On the back surface, the anode electrode 713 is formed, which is made of a three-layer structure made of Ti-Ni-Au by a metallization process. With this, a semiconductor device having the same structure as in FIG. 11 as shown in FIG. 18J is manufactured.

Nachdem entsprechend diesem bevorzugten Ausführungsbeispiel die Polysilizium-Gateelektrode 710 gebildet ist, werden die Halbleiterbereich vom p-Typ 705 und die Halbleiterbereiche vom n⁺-Typ 706 und 707 auf eine selbstjustierende Art und Weise unter gemeinsamer Verwendung der Polysilizium-Gate elektroden als Masken gebildet. Dadurch werden laterale geo metrische Abweichungen zwischen diesen Bereichen 705, 706 und 707 äußerst verringert. Ein Vorteil besteht darin, daß die gewünschten Eigenschaften auf korrekte Weise erreicht werden können.After the polysilicon gate electrode 710 is formed in accordance with this preferred embodiment, the p-type semiconductor region 705 and the n⁺-type semiconductor regions 706 and 707 are formed in a self-aligning manner using the polysilicon gate electrodes as masks. As a result, lateral geometric deviations between these areas 705 , 706 and 707 are extremely reduced. One advantage is that the desired properties can be achieved correctly.

Die Fig. 19A bis 19K zeigen in schematischen Schnittan sichten ein weiteres bevorzugtes Verfahren zur Herstellung der erfindungsgemäßen Halblei tervorrichtung. Der Schritt gemäß Fig. 19A ist ähnlich dem gemäß Fig. 18A. Als nächstes wird gemäß Fig. 19B ein Sili ziumoxidfilm 721 für einen Gateisolierfilm auf der Drift schicht vom n^--Typ 703 gebildet. Auf dem Siliziumoxidfilm 721 werden gemäß Fig. 19C Polysiliziumfilm-Gateelektroden 710 gebildet. Wie es in Fig. 19D gezeigt ist, wird ein Foto lack 733 auf der oberen Oberfläche gebildet, in welche anschließend Verunreinigungsionen vom p-Typ, im Ausführungsbeispiel Bor, injiziert werden. Gemäß Fig. 19E wird nach dem Entfernen des Fotolackes 733 zur Diffusion der Verunreini gungen vom p-Typ eine Wärmebehandlung durchgeführt, wodurch der Halbleiterbereich vom p^---Typ 704 gebildet wird. Die auf diese Weise erhaltene Struktur gemäß Fig. 19E entspricht derjenigen gemäß Fig. 18D des vorhergehenden Ausführungsbeispieles. FIG. 19A to 19K are schematic views Schnittan another preferred method for producing the semiconducting tervorrichtung invention. The step of FIG. 19A is similar to that of FIG. 18A. Next, Fig an Sili, according 19B ziumoxidfilm 721 for a gate insulating film on the drift layer of n ^-. 703 formed type. On the silicon oxide film 721 are formed Fig 19C polysilicon film gate electrodes 710 according to.. As shown in FIG. 19D, a photo lacquer 733 is formed on the upper surface, into which impurity ions of the p-type, in the exemplary embodiment boron, are subsequently injected. Referring to FIG. 19E, the photoresist 733 is used for diffusion of the p-type conditions Verunreini a heat treatment carried out after the removal, whereby the semiconductor region of p ^- type is formed 704th The structure obtained in this way according to FIG. 19E corresponds to that according to FIG. 18D of the previous exemplary embodiment.

Die Schritte gemäß den Fig. 19F bis 19K entsprechen voll kommen denjenigen gemäß den Fig. 18E bis 18J des vorher gehenden Herstellungsverfahrens, so daß deren Beschreibung weggelassen wird. Der Fotolack 733 kann bei dem Schritt gemäß Fig. 19E nicht entfernt stehen gelassen sein und als der Fotolack 731 bei dem Schritt gemäß Fig. 19F verwendet sein.The steps in FIGS . 19F to 19K fully correspond to those in FIGS . 18E to 18J of the previous manufacturing process, so that the description thereof is omitted. The resist 733 may not be left removed in the step of FIG. 19E and may be used as the resist 731 in the step of FIG. 19F.

Der Unterschied zwischen dem Verfahren entsprechend diesem bevorzugten Ausführungsbeispiel und dem Verfahren entspre chend dem vorhergehenden bevorzugten Ausführungsbeispiel besteht darin, daß bei diesem Verfahren der Halbleiterbe reich vom p^---Typ 704 und die Halbleiterbereiche vom p-Typ 705 durch Injektion der Verunreinigungsionen vom p-Typ durch Verwenden derselben Maske gebildet werden.The difference between the method according to this preferred embodiment and the method corresponding to the previous preferred embodiment is that in this method the semiconductor region of the p ^- type 704 and the semiconductor region of the p type 705 by injection of the impurity ions of the p- Type can be formed using the same mask.

Bei den jeweiligen bevorzugten Ausführungsbeispielen wird der Halbleiterbereich vom p^---Typ 704 derart ausgebildet, daß die Oberflächen-Verunreinigungskonzentration 1×10¹⁵cm^-3 oder weniger, und bevorzugterweise 5×10¹³cm^-3 oder weniger beträgt. Der Halbleiterbereich vom p^---Typ 704 in der Umge bung der Grenzfläche zwischen dem Boden der Halbleiterberei che vom p-Typ 705 und der Halbleiterbereich vom p^---Typ 704 wird bevorzugterweise derart ausgebildet, daß die Verunrei nigungskonzentration 1×10¹⁴cm^-3 oder weniger beträgt.In the respective preferred embodiments, the p ^- type 704 semiconductor region is formed such that the surface impurity concentration is 1 × 10 ¹⁵ cm ^-3 or less, and preferably 5 × 10 ¹³ cm ^-3 or less. The p ^- type semiconductor region 704 in the vicinity of the interface between the bottom of the p-type semiconductor region 705 and the p ^- type semiconductor region 704 is preferably formed such that the impurity concentration is 1 × 10 ¹⁴ cm Is ^-3 or less.

Bei der Beschreibung der jeweiligen bevorzugten Ausführungs beispielen ist die Bildung des Halbleiterbereiches vom p^--- Typ 704 durch Diffusion von Verunreinigungen vom p-Typ, wie beispielsweise Bor, angegeben. Jedoch kann der Halbleiterbe reich vom p^---Typ 704 auch durch Diffusion von Schwermetal len gebildet sein. Zur Erzielung der Oberflächen-Verunreini gungskonzentration des Halbleiterbereiches vom p^---Typ 704 von 5×10¹³cm^-3 oder weniger wird eine vorbestimmte Menge von Schwermetall, wie beispielsweise Platin und Gold, diffun diert, welches die Donatordichte der Driftschicht vom n^--Typ 703 ausgleichen kann und eine Oberflächeakzeptordichte von etwa 1×10¹³ cm^-3 aufweist. Hierdurch kann der Halbleiterbe reich vom p^---Typ 704 mit hohem Widerstandswert vorgesehen werden. Das Schwermetall, wie beispielsweise Platin und Gold, weist einen hohen Diffusionskoeffizienten im Vergleich mit den Verunreinigungen vom p-Typ, wie beispielsweise Bor, auf und weist hierdurch Vorteile dahingehend auf, daß der Halb leiterbereich vom p^---Typ 704 in kurzer Zeit hergestellt werden kann.In the description of the respective preferred exemplary embodiments, the formation of the semiconductor region from the p ^- type 704 by diffusion of impurities of the p type, such as boron, is given. However, the p ^- type 704 semiconductor region may also be formed by diffusion of heavy metals. In order to obtain the surface impurity concentration of the p ^- type 704 semiconductor region of 5 × 10 ¹³ cm ^-3 or less, a predetermined amount of heavy metal such as platinum and gold is diffused, which reduces the donor density of the drift layer from n ^- -Type 703 can compensate and has a surface ^acceptor density of about 1 × 10¹³ cm ^-3 . As a result, the semiconductor region of the p ^- type 704 can be provided with a high resistance value. The heavy metal such as platinum and gold has a high diffusion coefficient compared to the p-type impurities such as boron, and thereby has advantages in that the p ^- type 704 semiconductor region is manufactured in a short time can be.

Obwohl bei den obigen Ausführungsbeispielen eine Halbleiter vorrichtung vom n-Kanaltyp beschrieben wurde, kann die vor liegende Erfindung selbstverständlich auch auf eine Halblei tervorrichtung vom p-Kanaltyp angewandt werden, wobei in diesem Falle die entgegengesetzten Leitungstypen der jeweiligen Schichten und Bereiche vorgesehen wird. Although in the above embodiments, a semiconductor device of the n-channel type can be described lying invention of course also on a half lead p-channel type device can be applied, wherein in in this case the opposite line types of respective layers and areas is provided.

Die Halbleitervorrichtung gemäß der vorliegenden Erfindung weist ausgezeichnete Eigenschaften auf, wenn sie bei einer Blitzlichtsteuervorrichtung angewandt wird, welche als zusätzliche Lichtquelle beispielsweise bei der Fotographie verwendet wird. Im folgenden wird im Detail eine Blitzlicht steuervorrichtung beschrieben, welche eine Halbleitervor richtung entsprechend der vorliegenden Erfindung verwendet, nachdem zunächst eine bisher verwendete Blitzlichtsteuervor richtung, welche einen IGBT verwendet, und deren Nachteile erläutert werden.The semiconductor device according to the present invention has excellent properties when used in a Flash control device is used, which as additional light source, for example in photography is used. The following is a flash light in detail Control device described, which a semiconductor Vor direction used according to the present invention, after initially using a previously used flash control direction using an IGBT and its disadvantages are explained.

Fig. 20 zeigt ein Schaltungsdiagramm einer bisher verwende ten Blitzlichtsteuervorrichtung mit einem IGBT. Gemäß Fig. 20 ist eine Serienverbindung eines IGBT 901 und einer Blitz lichtentladungsröhre 902 parallel mit einem Kondensator 903 zur Akkumulation von Blitzlichtenergie verbunden, welche einen Hauptschaltkreis darstellen. Mit dem Hauptschaltkreis ist eine elektrische Hochspannungsquelle V_CM verbunden. Eine Triggerschaltung zum Triggern der Blitzlichtentladungsröhre 902 weist einen Triggerwandler 904, einen Widerstand 905 und einen Triggerkondensator 906 auf. Über einen Gatewiderstand 907 wird ein Steuereingang VIN an das Gate des IGBT 901 angelegt. Fig. 20 shows a circuit diagram of a previously used flash control device with an IGBT. Referring to FIG. 20 is connected a series connection of an IGBT 901 and a flash discharge tube 902 in parallel with a capacitor 903 to the accumulation of flash light energy, which constitute a main circuit. An electrical high-voltage source V _{CM is} connected to the main circuit. A trigger circuit for triggering the flash tube 902 has a trigger converter 904 , a resistor 905 and a trigger capacitor 906 . A control input VIN is applied to the gate of the IGBT 901 via a gate resistor 907 .

Beim Betrieb wird der an das Gate des IGBT 901 angelegte Steuereingang VIN auf niedrigem Pegel gehalten zum Ausschal ten des IGBT 901 und damit zum Aufladen des Kondensators 903 zur Akkumulation der Blitzlichtenergie mit der dargestellten Polari tät (normalerweise 300 V oder ähnlich) aufgrund der elekti schen Hochspannungsquelle V_CM. Zur gleichen Zeit wird der Triggerkondensator 906 über den Widerstand 905 aufgeladen. Wenn unter diesen Bedingungen der Steuereingang VIN mit hohem Pegel-Spannungsimpulsen (gewöhnlicherweise einige zehn V) an das Gate des IGBT 901 angelegt wird, wird der IGBT ein geschaltet, so daß Ladungen in dem Triggerkondensator 906 über eine Primärspule des Triggerwandlers 904 entladen wer den. Dadurch werden in einer Sekundärspule des Triggerwand lers 904 Hochspannungsimpulse von einigen kV erzeugt, so daß die Blitzlichtentladungsröhre 902 getriggert wird. Als Reak tion darauf beginnt die Entladung der Blitzlichtentladungs röhre 902 mit der Emission von Blitzlicht, wobei die in dem Kondensator 903 für die Akkumulation von Blitzlichtenergie angesammelten Ladungen verbraucht werden. Zum Zeitpunkt, bei dem die für die Fotographie benötigte Lichtenergie erhalten wurde, wird die Gatespannung des IGBT 901 zum Aus schalten des IGBT 901 auf einen ausreichenden geringen Pegel gesenkt. Somit wird der über die Blitzlichtentladungsröhre 902 fließende Strom abgeschnitten, wodurch die Blitzlicht entladungen enden. Zur selben Zeit wird der Triggerkondensa tor 906 erneut auf die ursprüngliche Polarität aufgeladen, so daß dieser in den anfänglichen Zustand zurückkehrt.In operation, the control input VIN applied to the gate of the IGBT 901 is kept at a low level for switching off the IGBT 901 and thus for charging the capacitor 903 to accumulate the flash light energy with the polarity shown (normally 300 V or similar) due to the electrical High voltage source V _CM . At the same time, the trigger capacitor 906 is charged through the resistor 905 . Under these conditions, when the control input VIN with high level voltage pulses (usually a few tens of volts) is applied to the gate of the IGBT 901 , the IGBT is turned on so that charges in the trigger capacitor 906 are discharged through a primary coil of the trigger converter 904 . As a result, high-voltage pulses of a few kV are generated in a secondary coil of the trigger converter 904 , so that the flash tube 902 is triggered. In response to this, the discharge of the flash discharge tube 902 begins with the emission of flash, using the charges accumulated in the capacitor 903 for the accumulation of flash energy. At the time when the light energy required for photography has been obtained, the gate voltage of the IGBT 901 for switching the IGBT 901 off is reduced to a sufficiently low level. Thus, the current flowing through the flash tube 902 is cut off, causing the flash discharges to end. At the same time, the trigger capacitor 906 is recharged to the original polarity so that it returns to the initial state.

Wie es bei der obigen bisher verwendeten Blitzlichtsteuer vorrichtung erwähnt wurde, wird durch Verwendung des IGBT als ein Schaltelement die in den Kondensator 903 für die Akkumulation der Blitzlichtenergie geladene Energie an die Blitzlichtentladungsröhre 902 für eine gewünschte Zeit zur Steuerung der Blitzlichtenergie angelegt. Der IGBT stellt eine Halbleitervorrichtung dar, welche durch Integration aus einem Chip gebildet ist und einen durch den MOSFET ange triebenen Bipolartransistor darstellt, so daß diese wie der MOSFET spannungsantreibbar ist und Stromeigenschaften auf weist, die gleich sind wie bei dem Bipolartransistor. Da jedoch die Ausgangsstufe des IGBT durch einen Bipolartran sistor gebildet ist, sind dessen Stromeigenschaften durch (Stromeigenschaft des MOSFET) × (h_FE des Bipolartransistors) begrenzt, und somit wird ein großer Siliziumchip von etwa 5 bis 7 mm² zum Übertragen oder Abschneiden von großen Stromim pulsen, wie beispielsweise 100 bis 200 A, benötigt, welche für die Blitzlichtsteuervorrichtung benötigt werden. Als Folge davon wird die bisherige Blitzlichtsteuervorrichtung mit dem IGBT wegen des verhältnismäßig hohen Preises nicht in weitem Rahmen verwendet. Da diese zusätzlich bei einer hohen Strom dichte verwendet wird ist der EIN-Zustand-Spannungsabfall über den IGBT hoch, etwa bei 6 bis 10 V, was die Blitzlicht effizienz und die Packungsdichte der integrier ten Schaltung mit dem IGBT verringert, so daß die Blitz lichtsteuervorrichtung nicht klein gemacht werden kann.As mentioned in the above flash control device, by using the IGBT as a switching element, the energy charged in the capacitor 903 for the accumulation of the flash energy is applied to the flash tube 902 for a desired time for controlling the flash energy. The IGBT represents a semiconductor device which is formed by integration from a chip and which is a bipolar transistor driven by the MOSFET, so that it is voltage-drivable like the MOSFET and has current properties which are the same as in the bipolar transistor. However, since the output stage of the IGBT is formed by a bipolar transistor, its current properties are limited by (current property of the MOSFET) × (h _{FE of} the bipolar transistor), and thus a large silicon chip of about 5 to 7 mm ^{2 is used} for transferring or cutting large ones Current pulses, such as 100 to 200 A, are required, which are required for the flash control device. As a result, the previous flash control device with the IGBT is not widely used because of the relatively high price. Since this is additionally used at a high current density, the ON-state voltage drop across the IGBT is high, approximately at 6 to 10 V, which reduces the flash light efficiency and the packing density of the integrated circuit with the IGBT, so that the flash light control device cannot be made small.

Als eine Maßnahme zur Lösung dieser Probleme haben dieselben Erfinder die in Fig. 21 gezeigte Schaltung vorgeschlagen (japanische Patentoffenlegungsschrift 1-24 399), bei der eine Blitzlichtsteuervorrichtung mit einem MOSFET 908 und einem Thyristor 909, welche über eine Kaskode- Verbindung kombiniert sind, vorgesehen ist. Bei dieser Schaltung kann der hiermit kaskode-verbundene Thyristor 909 nur dann eingeschaltet werden, wenn der MOSFET 908 eingeschaltet ist. Der MOSFET 908 kann als MOSFET mit geringer Durchbruchspan nung vorgesehen sein. Durch Kombination eines derartigen MOSFET 908 mit dem Thyristor 909 mit hoher Durchbruchspan nung kann ein Blitzlichtentladungs-Schaltstrom mit hoher Stromdichte ermöglicht sein.As a measure to solve these problems, the same inventors proposed the circuit shown in Fig. 21 (Japanese Patent Laid-Open 1-24 399), in which a flash control device having a MOSFET 908 and a thyristor 909 , which are combined via a cascode connection, provided is. With this circuit, the thyristor 909 connected to it cascode can only be switched on when the MOSFET 908 is switched on. The MOSFET 908 may be provided as a low breakdown voltage MOSFET. By combining such a MOSFET 908 with the thyristor 909 with high breakdown voltage, a flash discharge current with high current density can be made possible.

In Fig. 21 sind der Thyristor 909 und der MOSFET 908 als diskrete Elemente gebildet. Dementsprechend ist es schwie rig, die Blitzlichtsteuervorrichtung klein herzustellen. Auf der anderen Seite ist gemäß der Halbleitervorrichtung mit den in den Fig. 8, 10, 11, 14, 16 und 17 gezeigten Struk turen die Kaskode- Verbindung des Thyristors und des MOSFET auf einem einzigen Chip-Halbleiter integriert. Falls daher die Halbleitervor richtung entsprechend der vorliegenden Erfindung verwendet wird, kann auf leichte Weise eine Blitzlichtsteuervorrich tung mit geringer Größe und guten Eigenschaften implemen tiert werden. In Fig. 21, the thyristor 909 and the MOSFET 908 are formed as discrete elements. Accordingly, it is difficult to make the flash control device small. On the other hand, according to the semiconductor device with the structures shown in FIGS . 8, 10, 11, 14, 16 and 17, the cascode connection of the thyristor and the MOSFET is integrated on a single chip semiconductor. Therefore, if the semiconductor device according to the present invention is used, a flash control device having a small size and good properties can be easily implemented.

Im folgenden wird anhand der Fig. 22 eine Blitzlichtsteuer vorrichtung beschrieben, bei der eine Halbleitervorrichtung entsprechend der vorliegenden Erfindung als ein Schaltele ment angewandt ist. Im Vergleich zu der in Fig. 20 gezeigten Blitzlichtsteuervorrichtung unterscheidet sich diese dadurch, daß anstelle des IGBT 901 eine Halb leitervorrichtung 910 mit der Struktur entsprechend der vorliegenden Erfindung als ein Schaltelement verwendet ist. Die anderen Bestandteile sind dieselben wie bei der in Fig. 20 gezeigten Blitzlichtsteuer vorrichtung. Bei der Äquivalenzschaltung der Halbleitervor richtung 910 gemäß Fig. 22 entspricht der Thyristor 805 dem aus den Transistoren 802 und 803 bei der in Fig. 9 darge stellten Äquivalenzschaltung zusammengesetzten Thyristor.A flash control device in which a semiconductor device according to the present invention is applied as a switching element will be described below with reference to FIG. 22. Compared to the flash control device shown in Fig. 20, this differs in that, instead of the IGBT 901, a semiconductor device 910 having the structure according to the present invention is used as a switching element. The other components are the same as the flash control device shown in FIG. 20. In the equivalent circuit of the semiconductor device 910 according to FIG. 22, the thyristor 805 corresponds to the thyristor composed of the transistors 802 and 803 in the equivalent circuit shown in FIG. 9.

Entsprechend der Halbleitervorrichtung 910 der vorliegenden Erfindung kann wie oben dargestellt die Stromdichte der Vor richtung angehoben werden, so daß eine große Stromsteuerung mit einem Siliziumchip mit kleiner Fläche vorgesehen sein kann. Zusätzlich ist nach dem Ausschalten lediglich die Anwendung einer AUS-Pegel-Spannung an den Gateanschluß G zum Ausschalten des Kanals des MOS-Transistors 801 notwendig. Diese Vorteile sind bei der Verwendung als Blitzlichtsteuervor richtung wichtig, bei der große Ströme von über etwa 1000 A/cm² gewünschtenfalls abgeschnitten werden. According to the semiconductor device 910 of the present invention, as shown above, the current density of the device can be raised, so that a large current control can be provided with a silicon chip with a small area. In addition, after switching off, it is only necessary to apply an OFF level voltage to the gate terminal G to switch off the channel of the MOS transistor 801 . These advantages are important when used as a flash control device in which large currents above about 1000 A / cm² are cut off if desired.

Neben dieser Tatsache kann eine von der Größe kleine Blitzlicht steuervorrichtung implementiert werden, die hochkompatibel ist mit der bisherigen Blitzlichtsteuervorrichtung mit dem IGBT.In addition to this fact, a small-sized flash can control device that is highly compatible with the previous flash control device with the IGBT.

Claims

1. Emitter-controlled thyristor, which has:
a first semiconductor layer ( 701 ) of a first conductivity type with a first and a second main surface;
a second semiconductor layer ( 702, 703 ) of a second conductivity type which is formed on the first main surface of the first semiconductor layer;
a first semiconductor region ( 704 ) of the first conductivity type with a relatively low first impurity concentration, which is selectively formed in a surface of the second semiconductor layer ( 703 );
a second semiconductor region ( 705 ) of the first conductivity type with a relatively high second impurity concentration, which is selectively formed in the surface of the second semiconductor layer adjacent to the first semiconductor region ( 704 );
a third semiconductor region ( 706 ) of the second conductivity type, which is formed in at least a portion of a surface of the first semiconductor region ( 704 );
a fourth semiconductor region ( 707 ) of the second conductivity type, which is selectively formed in a surface of the second semiconductor region ( 705 ) at a distance from the first semiconductor region ( 704 ), surface portions of the first and second semiconductor regions between the third and fourth semiconductor regions as a channel ( 708 ) are defined;
a gate insulating film ( 709 ) formed on the channel;
a gate electrode ( 710 ) formed on the gate insulating film;
a first main electrode ( 711 ) formed on the second and fourth semiconductor regions; and
a second main electrode ( 713 ) formed on the second main surface of the first semiconductor layer, wherein
the first impurity concentration is such that the first semiconductor region is completely depleted when a working voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.

2. Thyristor according to claim 1, characterized in that the third semiconductor region ( 706 ) is provided only in a portion of the surface of the first semiconductor region ( 704 ).

3. Thyristor according to claim 1, characterized in that the third semiconductor region ( 706 ) in the whole surface of the first semiconductor region ( 704 ) is seen before.

4. Thyristor according to claim 1, characterized records that the second and fourth semiconductor che surround the first and third semiconductor regions.

5. Thyristor according to claim 1, characterized records that the first to fourth semiconductor regions Have stripe configurations, and the second and fourth semiconductor regions as a pair are provided, which face each other, the first and third semiconductor regions in between are arranged.

6. Thyristor according to claim 1, characterized in that the first semiconductor region is smaller in thickness than the second semiconductor region ( Fig. 8).

7. Thyristor according to claim 1, characterized in that the first semiconductor region has the same thickness as the second semiconductor region ( Fig. 10).

8. Thyristor according to claim 1, characterized in that the first semiconductor region is thicker than the second semiconductor region ( Fig. 11).

9. thyristor according to claim 8, characterized records that the first semiconductor region under extends the second semiconductor region and a fla Chen floor.

10. Thyristor according to claim 8, characterized records that the first semiconductor region under extends the second semiconductor region and a bottom along an outline of the second semiconductor region having.

11. The thyristor according to claim 1, characterized by a fifth semiconductor region ( 714 ) of the first conductivity type with a higher impurity concentration than the second semiconductor region ( 705 ), which is formed in the second semiconductor region except for the channel region ( 708 ) ( FIG. 14).

12. A method for producing the thyristor according to claim 1, characterized by the following steps:
Preparing the first semiconductor layer ( 701 ) of a first conductivity type with a first and a second main surface;
Forming the second semiconductor layer ( 702, 703 ) of a second conductivity type on the first main surface of the first semiconductor layer;
selectively forming the first conductivity type first semiconductor region ( 704 ) having a relatively low first impurity concentration in a surface of the second semiconductor layer;
selectively forming the second conductive region second semiconductor region ( 705 ) with a relatively high second impurity concentration in the surface of the second semiconductor layer adjacent to the first semiconductor region;
Forming the third conductivity type semiconductor region ( 706 ) in at least a portion of a surface of the first semiconductor region;
selectively forming the fourth semiconductor region ( 707 ) of the second conductivity type in a surface of the second semiconductor region at a distance from the first semiconductor region,
wherein surface portions of the first and second semiconductor regions between the third and fourth semiconductor regions define the channel ( 708 );
Forming the gate insulating film ( 709 ) on the channel;
Forming the gate electrode ( 710 ) on the gate insulating film;
Forming the first main electrode ( 711 ) extending on the second and fourth semiconductor regions; and
Forming the second main electrode ( 713 ) on the second main surface of the first semiconductor layer.

13. The method according to claim 12, characterized in that the third and fourth semiconductor regions simultaneously be formed.

14. The method according to claim 13, characterized in that the third and fourth semiconductor regions to one self-adjusting way using the Gateiso lier film and the gate electrode as a mask be det.

15. A method for producing the thyristor according to claim 1, characterized by the following steps:
Preparing the first semiconductor layer ( 701 ) of a first conductivity type with a first and a second main surface;
Forming the second semiconductor layer ( 702, 703 ) of a second conductivity type on the first main surface of the first semiconductor layer;
Forming the first conductivity type first semiconductor region ( 704 ) with a relatively low first impurity concentration on the second semiconductor layer;
Forming the gate insulating film ( 721 ) on the first semiconductor region;
selectively forming the gate electrode ( 710 ) on the gate insulating film;
Forming the second semiconductor region ( 705 ) of the first conductivity type with a relatively high second impurity concentration selectively in a surface of the first semiconductor region by coating the gate electrode on one side with mask material ( 731 ) and introducing impurities of the first conductivity type into the first semiconductor region by using the Mask material and the gate electrode as a mask;
Forming the third and fourth semiconductor regions ( 706, 707 ) of the second conductivity type selectively in surfaces of the first and second semiconductor regions by removing the mask material and introducing impurities of the second conductivity type into the first and second semiconductor regions by using the gate electrode as a mask;
Forming the first main electrode ( 711 ) extending on the second and fourth semiconductor regions; and
Forming the second main electrode ( 713 ) on the second main surface of the first semiconductor layer.

16. The method according to claim 15, characterized in that the step of forming the first semiconductor region the step of diffusing heavy metal a surface of the second semiconductor layer points.

17. A method for producing the thyristor according to claim 1, characterized by the following steps:
Preparing the first semiconductor layer ( 701 ) of a first conductivity type having a first and a second main surface;
Forming the second semiconductor layer ( 702, 703 ) of a second conductivity type on the first main surface of the first semiconductor layer;
Forming the gate insulating film ( 721 ) on the second semiconductor layer;
selectively forming the gate electrode ( 710 ) on the gate insulating film;
Forming the first semiconductor region ( 704 ) of the first conductivity type with a relatively low first impurity concentration in an entire surface of the second semiconductor layer by introducing impurities of the first conductivity type into the second semiconductor layer;
Forming the second semiconductor region ( 705 ) of the first conductivity type with a relatively high second impurity concentration selectively in a surface of the first semiconductor region by covering the gate electrode on one side with mask material ( 731 ) and introducing impurities of the first conductivity type into the first semiconductor region Using the mask material and the gate electrode as a mask;
Forming the third and fourth second conductivity type semiconductor regions ( 706, 707 ) selectively in surfaces of the first and second semiconductor regions, respectively, by removing the mask material and introducing second conductivity type impurities into the first and second semiconductor regions by using the gate electrode as a mask;
Forming the first main electrode ( 711 ) extending on the second and fourth semiconductor regions; and
Forming the second main electrode ( 713 ) on the second main surface of the first semiconductor layer.

18. Use of the emitter-controlled thyristor according to claim 1 as a switching element in a flash control device, which comprises:
first and second high voltage source terminals;
a capacitor ( 903 ) connected via the first and second high-voltage source connections for accumulating flash light energy;
a flash tube ( 902 ) and the switching element connected in series with the first and second high voltage source terminals; and
a trigger circuit connected to the flash tube for triggering the flash tube to start a flash discharge.