DE4119626A1 - Energy-saving circuit for microprocessor with external stores - curtains active times of stores using short control signals with intermediate data storage prior to transfer to microprocessor or stores - Google Patents

Energy-saving circuit for microprocessor with external stores - curtains active times of stores using short control signals with intermediate data storage prior to transfer to microprocessor or stores

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Abstract

In a microprocessor with external stores the active times of the stores are curtailed. Pref. short control signals are produced for the storage functions and data are held in intermediate storage before transfer to the microprocessor or the stores. Pref. the curtailed function is placed as closely as possible to the point in time of transfer to the microprocessor of the stores. USE/ADVANTAGE - Esp. for measuring convertors using two-wire technique. In addition to reducing microprocessor power consumption, mean store supply current is reduced.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum energiesparenden Betrieb von Mikroprozessoren mit externen Speicherbausteinen.The invention relates to a circuit arrangement for energy-saving operation of microprocessors with external Memory chips.

Beim Betrieb von Mikroprozessoren mit externen Speicherbausteinen werden die von dem Mikroprozessor abgegebenen Steuersignale direkt zum Ablauf von Lese- oder Schreibfunktionen herangezogen. Die Speicherbausteine benötigen für einen Lese- oder Schreibvorgang Versorgungsströme von erheblicher Größe. Die Höhe der Versorgungsströme ist abhängig von dem Hersteller und dem Typ des Speicherbausteins verschieden groß. Der Energieverbrauch des Mikroprozessors läßt sich zwar durch Erniedrigen des Mikroprozessortaktes verringern. Der Energieverbrauch der externen Speicherbausteine verringert sich jedoch durch diese Maßnahme nicht, da die Aktiv-Zeiten der Lese- oder Schreibvorgänge sich bei einer Erniedrigung des Mikroprozessortaktes in entsprechender Weise verlängern. Damit bleibt der Mittelwert des statischen Versorgungsstromes eines externen Speicherbausteines unabhängig von der Höhe des Mikroprozessortaktes gleich groß.When operating microprocessors with external Memory chips are those of the microprocessor emitted control signals directly to the execution of read or Write functions used. The memory modules need for a read or write operation supply currents from considerable size. The level of the supply flows is dependent of the manufacturer and the type of memory module different sizes. The energy consumption of the microprocessor leaves by lowering the microprocessor clock reduce. The energy consumption of the external memory modules However, this measure does not reduce the Active times of the read or write processes at one Decreasing the microprocessor clock in a corresponding manner extend. This leaves the mean of the static Supply current of an external memory module independent the same size from the height of the microprocessor clock.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, die es erlaubt, zusätzlich zu der Verringerung des Energieverbrauchs des Mikroprozessors aufgrund einer Verringerung des Mikroprozessortaktes den Mittelwert des statischen Versorgungsstromes der externen Speicherbausteine zu verringern. The invention has for its object a To create circuit arrangement of the type mentioned, the it allows, in addition to reducing the Energy consumption of the microprocessor due to a Reduction of the microprocessor clock the mean of the static supply current of the external memory modules reduce.  

Diese Aufgabe wird erfindungsgemäß durch das kennzeichnende Merkmal des Anspruchs 1 gelöst. Die Erfindung erlaubt es, den Mittelwert des statischen Versorgungsstromes der Speicherbausteine durch Verkürzung der Aktiv-Zeiten der Speicherbausteine um mehrere Größenordnungen zu senken. Damit ist es möglich, Mikroprozessoren mit externen Speicherbausteinen auch in Zwei-Draht-Meßumformern einzusetzen, bei denen nur ein geringer Versorgungsstrom zu Verfügung steht.This object is achieved by the characterizing Feature of claim 1 solved. The invention allows the Average of the static supply current of the Memory blocks by shortening the active times of the Memory chips to reduce by several orders of magnitude. In order to it is possible to use microprocessors with external Memory modules can also be used in two-wire transmitters, where only a small supply current is available.

Weiterbildungen der Erfindung gemäß dem Anspruch 1 sind in den Ansprüchen 2 und 3 gekennzeichnet.Developments of the invention according to claim 1 are in the Claims 2 and 3 marked.

Ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung ist anhand der nachfolgenden Zeichnungen näher erläutert. Es zeigenAn embodiment of the invention Circuit arrangement is based on the following drawings explained in more detail. Show it

Fig. 1 das Prinzipschaltbild eines Ausführungsbeispiels der Schaltungsanordnung nach der Erfindung, Fig. 1 shows the principle circuit diagram of an embodiment of the circuit arrangement according to the invention,

Fig. 2 ein vereinfachtes Impulsschema für den Zugriff auf einen EPROM-Programmspeicher und Fig. 2 shows a simplified pulse scheme for access to an EPROM program memory and

Fig. 3 ein vereinfachtes Impulsschema für den Zugriff auf einen RAM-Datenspeicher. Fig. 3 shows a simplified pulse scheme for access to a RAM data memory.

Gleiche Teile sind in der gleichen Weise bezeichnet.Like parts are labeled in the same way.

Die Fig. 1 zeigt das Prinzipschaltbild eines Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung. Ein Mikroprozessor 1 ist über Adressen- und Datenleitungen mit einem Nur-Lese-Speicher in Form eines EPROMs 2 und zwei Schreib-Lese-Speichern in Form eines RAMs 3 sowie eines EEPROMs 4 verbunden. Die Leitungen AD0 bis AD7 sind kombinierte Adressen-und Datenleitungen. In einem ersten Schritt dienen die Leitungen AD0 bis AD7 als Adressenleitungen. Die über diese Leitungen ausgegebe Adresse wird in einem Speicher 5 zwischengespeichert. Danach dienen die Leitungen AD0 bis AD7 als Datenleitungen. Über diese Leitungen gelangen die Daten byteweise von einem der Speicher 2, 3 oder 4 zu dem Mikroprozessor 1 bzw. im Fall der Schreib-Lese-Speicher auch in der anderen Richtung von dem Mikroprozessor 1 zu dem RAM 3 oder zu dem EEPROM 4. Fig. 1 shows the principle circuit diagram of an embodiment of the inventive circuit arrangement. A microprocessor 1 is connected via address and data lines to a read-only memory in the form of an EPROM 2 and two read-write memories in the form of a RAM 3 and an EEPROM 4 . Lines AD0 to AD7 are combined address and data lines. In a first step, lines AD0 to AD7 serve as address lines. The address output via these lines is temporarily stored in a memory 5 . The lines AD0 to AD7 then serve as data lines. The data is byte-by-byte from one of the memories 2 , 3 or 4 to the microprocessor 1 or, in the case of the read / write memory, in the other direction from the microprocessor 1 to the RAM 3 or to the EEPROM 4 .

Der Zugriff auf den Nur-Lese-Speicher (EPROM 2) erfolgt in anderer Weise als der Zugriff auf die Schreib-Lese-Speicher (RAM 3 und EEPROM 4). Im folgenden ist zunächst der Zugriff des Mikroprozessors 1 auf das EPROM 2 anhand der Fig. 1 in Verbindung mit der Fig. 2 beschrieben. Die Fig. 2 zeigt das Impulsschema des Zugriffs auf das EPROM 2. Zur Aktivierung des EPROMs 2 wird das von dem Mikroprozessor 1 ausgegebene Zugriffsignal PSEN benutzt. Das Zugriffsignal PSEN beginnt im Zeitpunkt t0 und endet im Zeitpunkt t2. Im Zeitpunkt t2 übernimmt der Mikroprozessor 1 die ausgelesenen Daten. Die Dauer des Zugriffsignals PSEN ist von der Höhe des Mikroprozessortaktes abhängig. Die Dauer des Zugriffsignals PSEN ist dabei so bemessen, daß auch bei dem größten Wert des Mikroprozessortaktes der Auslesevorgang der Daten aus dem EPROM 2 und die Übernahme der Daten durch den Mikroprozessor 1 gewährleistet ist. Verringert man den Takt des Mikroprozessors 1 um seinen Energieverbrauch zu verringern, so verlängert sich die Dauer des Zugriffsignals PSEN und damit die Aktiv-Zeit des EPROMs 2 über die Mindestdauer hinaus. Zwischen den Ausgang des Zugriffsignals PSEN des Mikroprozessors 1 und den ENABLE- Eingang EN des EPROMs 2 ist ein monostabiles Flip-Flop (Mono- Flop) 6 geschaltet, dessen Ausgangsspannung mit UEN2 bezeichnet ist. Die Spannung UEN2 springt im Zeitpunkt t0 von Null auf einen positiven Wert. Im Zeitpunkt t1 springt sie auf Null zurück. Die Zeitdauer t1-t0 des Ausgangssignals des Mono- Flops 6 ist so groß gewählt, daß das Auslesen der Daten aus dem EPROM 2 gewährleistet ist. Die Dauer der Aktiv-Zeit des EPROMs 2 verkürzt sich damit von der Zeitdauer t2-t0 auf die Zeitdauer t1-t0. Die Paten werden bis zum Zeitpunkt t2, in dem die Übernahme der Daten durch den Mikroprozessor 1 erfolgt, durch die Kapazitäten der Datenleitungen AD0 bis AD7 und der mit diesen Datenleitungen verbundenen Schaltelemente gespeichert. Die statische Stromaufnahme des EPROMs 2 reduziert sich im Verhältnis der Zeitdauer t2-t0 zu der Zeitdauer t1-t0.The read-only memory (EPROM 2 ) is accessed in a different way than the read-write memory (RAM 3 and EEPROM 4 ). The access of the microprocessor 1 to the EPROM 2 is first described below with reference to FIG. 1 in conjunction with FIG. 2. Fig. 2 shows the pulse diagram of the access to the EPROM 2. The access signal PSEN output by the microprocessor 1 is used to activate the EPROM 2 . The access signal PSEN begins at time t 0 and ends at time t 2 . At time t 2 , the microprocessor 1 takes over the read data. The duration of the access signal PSEN depends on the level of the microprocessor clock. The duration of the access signal PSEN is dimensioned such that the reading process of the data from the EPROM 2 and the transfer of the data by the microprocessor 1 is ensured even with the greatest value of the microprocessor clock. If the clock of the microprocessor 1 is reduced in order to reduce its energy consumption, the duration of the access signal PSEN and thus the active time of the EPROM 2 are extended beyond the minimum duration. A monostable flip-flop (mono-flop) 6 is connected between the output of the access signal PSEN of the microprocessor 1 and the ENABLE input EN of the EPROM 2 , the output voltage of which is designated U EN2 . The voltage U EN2 jumps from zero to a positive value at time t 0 . At time t 1 , it jumps back to zero. The time period t 1 -t 0 of the output signal of the mono-flop 6 is chosen to be long enough to ensure that the data can be read out of the EPROM 2 . The duration of the active time of the EPROM 2 thus shortens from the time period t 2 -t 0 to the time period t 1 -t 0 . The godparents are stored by the capacities of the data lines AD0 to AD7 and the switching elements connected to these data lines until the time t 2 at which the data is taken over by the microprocessor 1 . The static current consumption of the EPROM 2 is reduced in the ratio of the time period t 2 -t 0 to the time period t 1 -t 0 .

Sind in dem Zeitraum zwischen den Zeitpunkten t1 und t2 Störungen auf den Datenleitungen zu befürchten, kann dem Mono- Flop 6 eine Schaltungsanordnung vorgeschaltet werden, die die Schaltpunkte des Mono-Flops 6 gegenüber dem Zeitpunkt t0 verzögert. Bei der Verzögerung kann es sich um eine feste Zeitdauer handeln. Dabei ist sicherzustellen, daß die Ausschaltflanke der Spannung UEN2 zeitlich vor dem Ende des Zugriffsignals PSEN liegt. Die Verzögerungsschaltung kann aber auch so ausgeführt sein, daß die Schaltpunkte des Mono-Flops 6 um eine vorgebbare Anzahl von Impulsen des Mikroprozessortaktes verzögert werden. In der Praxis hat sich jedoch gezeigt, daß auf den Einsatz derartiger Verzögerungsschaltungen verzichtet werden kann.If faults on the data lines are to be feared between the times t 1 and t 2 , the mono-flop 6 can be preceded by a circuit arrangement which delays the switching points of the mono-flop 6 compared to the time t 0 . The delay can be a fixed period of time. It must be ensured that the switch-off edge of the voltage U EN2 is before the end of the access signal PSEN. The delay circuit can also be designed so that the switching points of the mono-flop 6 are delayed by a predeterminable number of pulses of the microprocessor clock. In practice, however, it has been shown that the use of such delay circuits can be dispensed with.

Nachdem oben der Zugriff auf einen Nur-Lese-Speicher beschrieben worden ist, wird im folgenden der Zugriff auf die Schreib-Lese-Speicher, nämlich auf das RAM 3 und auf das EEPROM 4, anhand der Fig. 1 in Verbindung mit der Fig. 3 beschrieben. Im Lese-Betrieb erfolgt die Aktivierung des RAMs 3 oder des EEPROMs 4 mittels des Lese-Signals READ. Im Schreib- Betrieb erfolgt die Aktivierung des RAMs 3 oder des EEPROMs 4 mittels des Schreib-Signals WRITE. Ein ODER-Gatter 7 leitet sowohl das READ-Signal als auch das WRITE-Signal zwei weiteren monostabilen Flip-Flops (Mono-Flop) 8 und 9 zu. Die Ausgangsspannung des Mono-Flops 8 ist mit UEN3 bezeichnet und die Ausgangsspannung des Mono-Flops 9 mit UEN4. Der Ausgang des Mono-Flops 8 ist über ein erstes UND-Gatter 10 mit dem ENABLE- Eingang EN des RAMs 3 verbunden. Die Adressenleitung A15 ist über ein NICHT-Gatter 11 mit dem zweiten Eingang des UND- Gatters 10 verbunden. Der Ausgang des Mono-Flops 9 ist über ein zweites UND-Gatter 12 mit dem ENABLE-Eingang des EEPROMs 4 verbunden. Die Adressenleitung A15 ist mit dem zweiten Eingang des UND-Gatters 12 direkt verbunden. Je nachdem ob ein Signal auf der Adressenleitung A15 vorhanden ist oder nicht, wird die Spannung UEN4 dem ENABLE-Eingang EN des EEPROMs 4 oder die Spannung UEN3 dem ENABLE-Eingang EN des RAMs 3 zugeführt. Es wird davon ausgegangen, daß auf der Adressenleitung A15 kein Signal vorhanden ist und daß der Mikroprozessor 1 im Zeitpunkt t3 ein READ-Signal abgibt, das im Zeitpunkt t5 endet. Im Zeitpunkt t5 übernimmt der Mikroprozessor 1 die ausgelesenen Daten. Die Dauer des READ-Signals ist - wie die Dauer des Zugriffsignals PSEN - von der Höhe des Mikroprozessortaktes abhängig und verlängert sich bei einer Verringerung des Mikroprozessortaktes. Die Aktiv-Zeit des RAMs 3 verlängert sich entsprechend. Die Spannung UEN3 springt im Zeitpunkt t3 von Null auf einen positiven Wert. Im Zeitpunkt t4 springt sie auf Null zurück. Die Dauer t4-t3 des Ausgangssignals des Mono- Flops 8 ist so groß gewählt, daß im Lese-Betrieb das Auslesen der Daten aus dem RAM 3 gewährleistet ist. Die Dauer der Aktiv- Zeit des RAMs 3 verkürzt sich damit von der Zeitdauer t5-t3 auf die Zeitdauer t4-t3. Die Daten werden bis zum Zeitpunkt t5, in dem die Übernahme der Daten durch den Mikroprozessor 1 erfolgt, durch die Kapazitäten der Datenleitungen AD0 bis AD7 und der mit diesen Datenleitungen verbundenen Schaltelemente gespeichert. Die statische Stromaufnahme des RAMs 3 reduziert sich im Verhältnis der Zeitdauer t5-t3 zu der Zeitdauer t4-t3. Ist auf der Adressenleitung A15 ein Signal vorhanden, wenn der Mikroprozessor 1 ein READ-Signal abgibt, wird das EEPROM 4 über das Mono-Flop 9 und das UND-Gatter 12 in der gleichen Weise angesprochen, wie zuvor im Zusammenhang mit dem RAM 3 beschrieben. Im Schreib-Betrieb ergeben sich entsprechende Verhältnisse. In der Zeit zwischen der Ausschaltflanke des Mono-Flops 8 oder des Mono-Flops 9 und der Übernahme in das RAM 3 bzw. in das EEPROM 4 werden die Daten durch die Kapazitäten der Datenleitungen AD0 bis AD7 und der mit diesen Datenleitungen verbundenen Schaltelemente zwischengespeichert. Sind in diesen Zeiträumen Störungen auf den Datenleitungen zu befürchten, ist es auch hier möglich, den Mono-Flops 8 und 9 Schaltungsanordnungen vorzuschalten, die die Schaltpunkte der Mono-Flops 8 und 9 um eine feste Zeit oder eine vorgebbare Anzahl von Impulsen des Mikroprozessortaktes verzögern. Bei der Wahl der Verzögerungszeit ist die Speichergeschwindigkeit der Schreib-Lese-Speicher zu beachten.After the access to a read-only memory has been described above, the access to the read-write memories, namely to the RAM 3 and to the EEPROM 4 , is described below with reference to FIG. 1 in conjunction with FIG. 3 described. In read mode, RAM 3 or EEPROM 4 is activated by means of the read signal READ. In write mode, RAM 3 or EEPROM 4 is activated by means of the write signal WRITE. An OR gate 7 supplies both the READ signal and the WRITE signal to two further monostable flip-flops (mono-flop) 8 and 9 . The output voltage of the mono-flop 8 is denoted by U EN3 and the output voltage of the mono-flop 9 by U EN4 . The output of the mono-flop 8 is connected to the ENABLE input EN of the RAM 3 via a first AND gate 10 . The address line A 15 is connected to the second input of the AND gate 10 via a NOT gate 11 . The output of the mono-flop 9 is connected to the ENABLE input of the EEPROM 4 via a second AND gate 12 . The address line A 15 is connected directly to the second input of the AND gate 12 . Depending on whether a signal is present on the address line A 15 or not, the voltage U EN4 is supplied to the ENABLE input EN of the EEPROM 4 or the voltage U EN3 to the ENABLE input EN of the RAM 3 . It is assumed that there is no signal on address line A 15 and that microprocessor 1 emits a READ signal at time t 3 , which ends at time t 5 . At time t 5 , the microprocessor 1 takes over the read data. The duration of the READ signal is - like the duration of the access signal PSEN - dependent on the level of the microprocessor clock and is extended when the microprocessor clock is reduced. The active time of RAM 3 increases accordingly. The voltage U EN3 jumps from zero to a positive value at time t 3 . At time t 4 , it jumps back to zero. The duration t 4 -t 3 of the output signal of the mono-flop 8 is chosen to be so large that the reading of the data from the RAM 3 is ensured in the read mode. The duration of the active time of the RAM 3 is thus reduced from the time period t 5 -t 3 to the time period t 4 -t 3 . The data is stored by the capacities of the data lines AD0 to AD7 and the switching elements connected to these data lines until time t 5 , when the data is taken over by the microprocessor 1 . The static current consumption of the RAM 3 is reduced in the ratio of the time period t 5 -t 3 to the time period t 4 -t 3 . If a signal is present on the address line A 15 when the microprocessor 1 emits a READ signal, the EEPROM 4 is addressed via the mono-flop 9 and the AND gate 12 in the same way as previously in connection with the RAM 3 described. Corresponding conditions result in the write mode. In the time between the switch-off edge of the mono-flop 8 or the mono-flop 9 and the transfer into the RAM 3 or into the EEPROM 4 , the data are temporarily stored by the capacitances of the data lines AD0 to AD7 and the switching elements connected to these data lines. If interference on the data lines is to be feared in these periods, it is also possible here to connect the mono-flops 8 and 9 with circuit arrangements which delay the switching points of the mono-flops 8 and 9 by a fixed time or by a predeterminable number of pulses of the microprocessor clock . When selecting the delay time, the memory speed of the read-write memory must be taken into account.

Claims (3)

1. Schaltungsanordnung zum energiesparenden Betrieb von Mikroprozessoren mit externen Speicherbausteinen, gekennzeichnet durch eine Verkürzung der Aktiv-Zeiten der Speicherbausteine (2, 3, 4).1. Circuit arrangement for energy-saving operation of microprocessors with external memory chips, characterized by a shortening of the active times of the memory chips ( 2 , 3 , 4 ). 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine Bereitstellung kurzer Steuersignale für die Speicherfunktionen und durch Zwischenspeicherung der Daten bis zur Übernahme in den Mikroprozessor (1) oder in die Speicherbausteine (3, 4).2. Circuit arrangement according to claim 1, characterized by providing short control signals for the memory functions and by temporarily storing the data until it is taken over into the microprocessor ( 1 ) or into the memory modules ( 3 , 4 ). 3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die verkürzte Funktion möglichst nahe an den Übergabezeitpunkt in den Mikroprozessor (1) oder in die Speicherbausteine (3, 4) gelegt ist.3. Circuit arrangement according to claim 1 or claim 2, characterized in that the shortened function is placed as close as possible to the transfer time in the microprocessor ( 1 ) or in the memory modules ( 3 , 4 ).
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DE3242952A1 (en) * 1982-11-20 1984-05-24 SWF-Spezialfabrik für Autozubehör Gustav Rau GmbH, 7120 Bietigheim-Bissingen CALCULATOR, ESPECIALLY ON-BOARD CALCULATOR FOR MOTOR VEHICLES

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