DE4107007A1

DE4107007A1 - Watchdog system for data and address buses of data processing system - has module with memories and registers for test data and reference values for comparison

Info

Publication number: DE4107007A1
Application number: DE19914107007
Authority: DE
Inventors: Werner Dipl Ing Pfatteicher
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1991-03-05
Filing date: 1991-03-05
Publication date: 1992-09-10

Abstract

An electronic system of the type used in the control of prodn. processes has a processing unit (VE) coupled to a bus (SYB) that can be configured for serial or parallel transmissions. Also coupled to the bus are a watchdog module (VE) and a number of other units (E1,E2,E3). The watchdog contains memories (P1-P4) stoving test data. Registers (R1-R2) provide locations for obtained data. The processor can read test data and the contents of the registers and perform a comparison process to identify faults in the communication process. ADVANTAGE - Continuous monitoring of data and address bus.

Description

Die Erfindung betrifft ein elektrisches Gerät gemäß dem Ober begriff des Anspruchs 1.The invention relates to an electrical device according to the Ober Concept of claim 1.

Die Automatisierung fertigungstechnischer oder verfahrens technischer Prozesse erfolgt häufig mittels Automatisierungs geräten oder speicherprogrammierbaren Steuerungen. Diese elek tronischen Geräte zeichnen sich durch ihren modularen und damit an den jeweiligen Prozeß und an die jeweiligen zur Verfügung stehenden Peripheriegeräte adaptierbaren Ausbau aus. Es ist üblich, die eigentlichen Steuerungs- oder Regelungsaufgaben in einer oder mehreren programmierbaren zentralen Verarbeitungs einheit(en) dieser elektronischen Geräte zu lösen, den Anschluß an den jeweiligen Prozeß und an die jeweiligen Peripheriegeräte über steckbare Funktionseinheiten, z. B. Digital-Ein- und -Aus gabebaugruppen oder Druckeransteuerungen, vorzunehmen. Die zentrale Verarbeitungseinheit und die Funktionseinheiten in einem elektronischen Gerät werden mit einem seriellen oder parallelen Bus miteinander verbunden, über den Adressen, Daten sowie Steuerinformationen geleitet werden. Ein elektronisches Gerät der beschriebenen Art ist aus der SIEMENS-Firmendruck schrift "SlMATIC S5 - Zentralgerät 135", Ausgabe 1989, be kannt. Bei diesem Gerät ist nicht vorgesehen, den Daten- bzw. Adreßbus auf fehlerfreien Betrieb zu überwachen.Automation of manufacturing technology or processes technical processes are often carried out using automation device or programmable logic controllers. This elec tronic devices are characterized by their modular and therefore to the respective process and to the respective available existing peripheral devices adaptable expansion. It is usual, the actual control or regulation tasks in one or more programmable central processing unit (s) of these electronic devices to solve the connection to the respective process and to the respective peripheral devices via pluggable functional units, e.g. B. Digital on and off input modules or printer controls. The central processing unit and the functional units in an electronic device with a serial or parallel bus interconnected, via the addresses, data as well as tax information. An electronic one Device of the type described is from the SIEMENS company print font "SlMATIC S5 - Zentralgerät 135", edition 1989, be knows. This device does not provide for data or Monitor the address bus for correct operation.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein elektronisches Gerät der eingangs genannten Art zu schaffen, bei dem der Daten- bzw. Adreßbus auf fehlerfreien Betrieb über wacht wird.The present invention is based on the object to create electronic devices of the type mentioned at the outset, in which the data or address bus switches to error-free operation is woken up.

Gemäß der Erfindung wird die Aufgabe, den Datenbus auf fehler freien Betrieb zu überwachen, mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen und den Adreßbus auf fehlerfreien Betrieb zu überwachen mit den im kennzeichnenden Teil des Anspruchs 3 angegebenen Maßnahmen gelöst. According to the invention, the task is to error the data bus monitor free operation with those in the characterizing part of claim 1 specified measures and the address bus to monitor faultless operation with those in the characteristic Part of claim 3 specified measures solved.

Mit einfachen schaltungstechnischen Maßnahmen wird der Daten bus bzw. Adreßbus auf fehlerfreien Betrieb überwacht. Um den Datenbus zu kontrollieren, adressiert die Verarbeitungseinheit die Überwachungseinheit in bekannter Weise und führt mit den erforderlichen Schreib- und Lesesignalen Lese- und Schreib zugriffe aus. Ein Lese- und Schreibzugriff auf die Über wachungseinheit wird während eines vorgebbaren Kontrollzyklus ausgeführt. Die Überwachungseinheit erkennt, ob die von der Verarbeitungseinheit neu in diese Einheit eingeschriebenen Prüfdaten mit den bereits hinterlegten Prüfdaten übereinstim men. Sind diese Prüfdaten verschieden, so erzeugt die Ober wachungseinheit ein Datenbusfehlersignal. Für den Fall, daß der Adreßbus überwacht wird, greift die Verarbeitungseinheit zyklisch auf eine Einheit mit der in der Überwachungseinheit hinterlegten Prüfadresse zu. Die Überwachungseinheit hört die am Adreßbus anliegenden Adressen mit und erzeugt ein Fehler signal, falls während eines Zeitintervalls diese Adressen und die Prüfadresse verschieden sind. Damit der Daten- und Adreßbus über die gesamte Länge überwacht werden kann, ist es erforder lich, die restlichen Funktionseinheiten des elektronischen Gerätes zwischen der Verarbeitungseinheit und der Überwachungs einheit an den Adreß- und Datenbus anzuschließen.With simple circuitry measures, the data bus or address bus monitored for correct operation. To the The processing unit addresses the control of the data bus the monitoring unit in a known manner and performs with the required write and read signals read and write accesses from. Read and write access to the About monitoring unit is during a predeterminable control cycle executed. The monitoring unit detects whether the Processing unit newly registered in this unit Test data matches the test data already stored men. If these test data are different, the waiter generates monitoring unit a data bus error signal. In case that the address bus is monitored, the processing unit attacks cyclically to a unit with that in the monitoring unit stored test address. The monitoring unit hears the on the address bus and generates an error signal, if these addresses and the test address are different. So that the data and address bus can be monitored over the entire length, it is required Lich, the remaining functional units of the electronic Device between the processing unit and the monitoring unit to be connected to the address and data bus.

In weiteren Ausgestaltungen der Erfindung gemäß den Merkmalen der Ansprüche 2 und 4 wird erkannt, welche Leitungen des Daten- und Adreßbusses in fehlerhaftem Zustand sind.In further embodiments of the invention according to the features of claims 2 and 4, it is recognized which lines of the data and Address bus are in faulty condition.

Anhand der Zeichnung, in der das Blockschaltbild eines Aus führungsbeispiels dargestellt ist, werden die Erfindung, deren Ausgestaltungen sowie Vorteile näher erläutert.Using the drawing in which the block diagram of an off management example is shown, the invention, the Refinements and advantages explained in more detail.

Eine Verarbeitungseinheit VE mit hier nicht abgebildetem Zen tralprozessor und Speicher ist über einen Systembus SYB, der als serieller oder paralleler Daten-, Adreß- und Steuerbus aus gebildet ist, mit einer Überwachungseinheit UE gekoppelt. Zwi schen der Verarbeitungseinheit VE und der Überwachungseinheit UE sind Einheiten E1, E2, E3 an den Systembus SYB angeschlos sen. Diese Einheiten, denen je eine Adresse zugeordnet ist, können z. B. digitale Ein- oder Ausgabeeinheiten oder Einheiten für eine Druckeransteuerung sein. Die Überwachungseinheit UE ist mit einer Anzeigeeinrichtung AZ versehen, die Datenbus- bzw. Adreßbusfehler anzeigt.A processing unit VE with a central processor and memory (not shown) is coupled to a monitoring unit UE via a system bus SYB, which is designed as a serial or parallel data, address and control bus. Units E 1 , E 2 , E 3 are connected to the system bus SYB between the processing unit VE and the monitoring unit UE. These units, which are each assigned an address, can e.g. B. be digital input or output units or units for printer control. The monitoring unit UE is provided with a display device AZ which displays data bus or address bus errors.

Es wird zunächst der Fall betrachtet, daß die Überwachungs einheit UE den Datenbus auf fehlerfreien Betrieb überwacht. Die Verarbeitungseinheit VE kommuniziert in bekannter Weise mit den Einheiten E1, E2, E3 und der Überwachungseinheit UE, d. h., die Verarbeitungseinheit VE führt gewöhnliche Lese- und Schreib zugriffe auf diese Einheiten aus. In einem Kontrollzyklus, während dessen der Datenbus auf fehlerfreien Betrieb überwacht wird, adressiert die Verarbeitungseinheit VE die Überwachungs einheit UE mit der ihr zugeordneten Adresse. Nachdem die Ver arbeitungseinheit VE diese Adresse ausgegeben und ein Lese signal aktiviert hat, wird ein Prüfdatum, das in einem Prüf speicher P1 der Überwachungseinheit UE hinterlegt ist, auf den Datenbus geschaltet. Die Verarbeitungseinheit VE hinterlegt dieses Prüfdatum in einem Speicherbereich, z. B. in einem ihrer Akkumulatoren, und schreibt anschließend dieses Prüfdatum nach erneuter Adressierung der Überwachungseinheit UE und Aktivie rung eines Schreibsignals in ein Register R1. Die Überwachungs einheit UE vergleicht das empfangene Prüfdatum mit dem im Prüf speicher P1 hinterlegten und erzeugt ein Datenbusfehlersignal, falls die beiden Prüfdaten verschieden sind. Bei einer vorge gebenen Anzahl von Fehlersignalen, z. B. bei drei Fehler signalen, zeigt die Anzeigeeinrichtung AZ einen Datenbusfehler an.It is first considered the case that the monitoring unit UE monitors the data bus for error-free operation. The processing unit VE communicates in a known manner with the units E 1 , E 2 , E 3 and the monitoring unit UE, ie the processing unit VE carries out normal read and write accesses to these units. In a control cycle, during which the data bus is monitored for error-free operation, the processing unit VE addresses the monitoring unit UE with the address assigned to it. After the processing unit VE has issued this address and activated a read signal, a test date, which is stored in a test memory P 1 of the monitoring unit UE, is switched to the data bus. The processing unit VE stores this test date in a memory area, e.g. B. in one of their accumulators, and then writes this test date after re-addressing the monitoring unit UE and activating a write signal in a register R 1 . The monitoring unit UE compares the received test date with that stored in the test memory P 1 and generates a data bus error signal if the two test data are different. With a pre-given number of error signals, e.g. B. signals with three errors, the display device AZ shows a data bus error.

Besteht die Forderung, nicht nur allgemein einen Datenbusfehler anzuzeigen, sondern auch die defekten Leitungen des Datenbusses zu erkennen, die den Datenbusfehler bewirken, so ist es er forderlich, daß die Prüfdaten einen ersten Datensatz und einen durch Inversion dieses Datensatzes gebildeten zweiten Datensatz aufweisen. Der erste Datensatz ist in dem ersten Prüfspeicher P1 und der zweite Datensatz in einem Prüfspeicher P2 hinter legt. Es wird angenommen, daß die Datensätze in der Binär darstellung 16 Bit breit sind, wobei jeder Leitung des Daten busses ein Bit zugeordnet ist. Zur Verdeutlichung werden im folgenden lediglich die Leitungen überwacht, die den vier höchstwertigen Bits des ersten Datensatzes zugeordnet sind und die Bitkombination 1010 aufweisen. Die höchstwertigen Bits des zweiten Datensatzes werden durch Inversion der entsprechen den Bits des ersten Datensatzes gebildet und haben daher die Darstellung 0101. Während eines Kontrollzyklus liest die Verarbeitungseinheit VE nacheinander den ersten und zweiten Datensatz aus den Prüfspeichern P1, P2 aus und schreibt diese anschließend in das Register R1 und in ein Register R2 ein. Es wird angenommen, daß in dem Register R1, das dem Prüfspeicher P1 zugeordnet ist, die Bitkombination 1010 eingeschrieben ist und in dem Register R2, das dem Prüfspeicher P2 zugeordnet ist, die Bitkombination 1101. Die Überwachungseinheit UE erkennt durch Vergleich der Inhalte der Prüfspeicher P1, P2 mit denen der Register R1, R2, daß die Datenbusleitung, der das höchst wertige Bit zugeordnet ist, in einem fehlerhaften Zustand ist. Dies bewirkt, daß wiederum ein Fehlersignal erzeugt wird und im Falle einer Anzeige die Anzeigeeinrichtung AZ neben einem Datenbusfehler mit einer entsprechenden Anzeige auch auf diese defekte Leitung hinweist.If there is a requirement not only to generally indicate a data bus error, but also to recognize the defective lines of the data bus which cause the data bus error, it is necessary for the test data to have a first data record and a second data record formed by inversion of this data record. The first data record is stored in the first test memory P 1 and the second data record in a test memory P 2 . It is assumed that the data records in the binary representation are 16 bits wide, with one bit being assigned to each line of the data bus. For the sake of clarity, only the lines that are assigned to the four most significant bits of the first data record and have the bit combination 1010 are monitored below. The most significant bits of the second data record are formed by inversion of the corresponding bits of the first data record and therefore have the representation 0101. During a control cycle, the processing unit VE reads the first and second data records one after the other from the test memories P 1 , P 2 and then writes them in the register R 1 and in a register R 2 . It is assumed that the bit combination 1010 is written in the register R 1 , which is assigned to the test memory P 1 , and in the register R 2 , which is assigned to the test memory P 2 , the bit combination 1101. The monitoring unit UE recognizes by comparing the Contents of the test memory P 1 , P 2 with that of the register R 1 , R 2 that the data bus line to which the most significant bit is assigned is in a faulty state. This in turn causes an error signal to be generated and, in the event of a display, the display device AZ not only indicates a data bus error with a corresponding display but also this defective line.

Es wird nun der Fall betrachtet, daß die Überwachungseinheit den Adreßbus auf fehlerfreien Betrieb überwacht. Dazu ist in einem weiteren Prüfspeicher P3 der Überwachungseinheit UE eine Prüfadresse hinterlegt, und eine der elektronischen Einheiten E1, E2, E3 oder die Überwachungseinheit UE selbst ist mit dieser Prüfadresse adressierbar. Es wird angenommen, daß auf die Einheit E1 mit dieser Prüfadresse zugegriffen wird. Die Einheit E1 wird durch die Verarbeitungseinheit VE mit der Prüf adresse zyklisch adressiert, und die Überwachungseinheit UE vergleicht die auf dem Adreßbus anliegenden Adressen mit der im Prüfspeicher P3 hinterlegten Prüfadresse während eines vorge gebenen Zeitintervalls. Gelangt innerhalb dieses Zeitinter valls, das z. B. kurz vor der zyklischen Adressierung der Einheit E1 beginnt und kurz vor deren nächsten Adressierung endet, die Prüfadresse zur Überwachungseinheit UE, so weist dies darauf hin, daß der Adreßbus in einem fehlerfreien Zustand ist. Eine Zeitüberwachungsschaltung der Überwachungseinheit UE setzt einen Zeitgeber zurück, und ein neues Überwachungszeit intervall wird gestartet. Wird in dem vorgegebenen Zeitinter vall die Einheit E1 nicht adressiert, so erzeugt die Über wachungseinheit UE ein Adreßbusfehlersignal. Ein Adreßbusfehler wird für den Fall von der Anzeigeeinrichtung AZ angezeigt, daß die Überwachungseinheit UE drei Adreßbusfehlersignale erzeugt hat.The case is now considered that the monitoring unit monitors the address bus for error-free operation. For this purpose, a test address is stored in a further test memory P 3 of the monitoring unit UE, and one of the electronic units E 1 , E 2 , E 3 or the monitoring unit UE itself can be addressed with this test address. It is assumed that the unit E 1 is accessed with this check address. The unit E 1 is cyclically addressed by the processing unit VE with the test address, and the monitoring unit UE compares the addresses present on the address bus with the test address stored in the test memory P 3 during a predetermined time interval. If within this time interval, the z. B. shortly before the cyclic addressing of the unit E 1 and ends shortly before its next addressing, the test address to the monitoring unit UE, this indicates that the address bus is in an error-free state. A time monitoring circuit of the monitoring unit UE resets a timer and a new monitoring time interval is started. If the unit E 1 is not addressed in the predetermined time interval, the monitoring unit UE generates an address bus error signal. An address bus error is displayed by the display device AZ if the monitoring unit UE has generated three address bus error signals.

Um den Adreßbusfehler näher zu lokalisieren und anzuzeigen, welche Leitungen des Adreßbusses defekt sind, ist die Über wachungseinheit UE mit einem weiteren Prüfspeicher P4 versehen. In diesem ist eine Prüfadresse hinterlegt, die durch Inversion der in dem Prüfspeicher P3 gespeicherten Prüfadresse gebildet ist. Mit dieser Prüfadresse ist eine weitere Einheit, z. B. die Einheit E2, adressierbar. Es wird angenommen, daß der Adreßbus eine Breite von 16 Bit aufweist, wobei jeder Leitung des Adreß busses ein Bit zugeordnet ist. Zur Vereinfachung werden wiederum lediglich die Leitungen überwacht, die den vier höchstwertigen Bits der ersten Prüfadresse zugeordnet sind und wiederum die Bitkombination 1010 aufweisen. Die zweite Prüf adresse, mit der die Einheit E2 angesprochen wird, ergibt sich daher zu 0101. Die Einheiten E1, E2 werden wiederum zyklisch adressiert und deren Adressen gelangen während eines Zeit intervalls zur Überwachungseinheit UE. Im vorliegenden Fall besteht das Zeitintervall aus zwei Teilintervallen. Das erste Teilintervall beginnt kurz vor der zyklischen Adressierung der Einheit E1 und endet kurz vor deren weiteren Adressierung. Das zweite Teilintervall beginnt entsprechend kurz vor der zyklischen Adressierung der Einheit E2 und endet kurz vor deren nächsten Adressierung. Die Zeitüberwachungsschaltung ist mit zwei Zeitgebern versehen, die dann zurückgesetzt werden und ein neues Überwachungszeitintervall starten, wenn während der ent sprechenden Teilintervalle die am Adreßbus anliegenden Adressen mit den in den Prüfspeichern P3, P4 hinterlegten Prüfadressen übereinstimmen. Angenommen, es liegen im vorliegenden Fall während des Zeitintervalls die Adressen 0010 und 0101 am Adreß bus an, so wird der der ersten Prüfadresse zugeordnete Zeit geber nicht zurückgesetzt und ein Adreßbusfehlersignal erzeugt. Für den Fall, daß die Anzeigeeinrichtung einen Adreßbusfehler anzeigt, wird zusätzlich darauf hingewiesen, daß die dem höchstwertigen Bit zugeordnete Adreßleitung defekt ist.In order to localize the address bus error and to indicate which lines of the address bus are defective, the monitoring unit UE is provided with a further test memory P 4 . In this a test address is stored, which is formed by inversion of the test address stored in the test memory P 3 . Another unit, e.g. B. the unit E 2 , addressable. It is assumed that the address bus has a width of 16 bits, with one bit being assigned to each line of the address bus. For the sake of simplicity, only the lines are monitored which are assigned to the four most significant bits of the first test address and which again have the bit combination 1010. The second test address with which the unit E 2 is addressed therefore results in 0101. The units E 1 , E 2 are in turn cyclically addressed and their addresses arrive at the monitoring unit UE during a time interval. In the present case, the time interval consists of two subintervals. The first subinterval begins shortly before the cyclic addressing of the unit E 1 and ends shortly before its further addressing. The second subinterval accordingly begins shortly before the cyclic addressing of the unit E 2 and ends shortly before its next addressing. The time monitoring circuit is provided with two timers, which are then reset and start a new monitoring time interval if, during the corresponding subintervals, the addresses present on the address bus match the test addresses stored in the test memories P 3 , P 4 . Assuming that in the present case the addresses 0010 and 0101 are on the address bus during the time interval, the timer assigned to the first test address is not reset and an address bus error signal is generated. In the event that the display device indicates an address bus error, it is additionally pointed out that the address line assigned to the most significant bit is defective.

Claims

1. Electronic device with a plurality of units connected to an address and data bus, of which at least one processing unit (VE) carries out read and write accesses to the other units, characterized by

- test data are stored in a monitoring unit (UE),
- The remaining units are connected to the address and data bus between the processing unit (VE) and the monitoring unit (UE),
- During a control cycle, the processing unit (VE) reads out the test data, then writes them to the monitoring unit (UE), which generates a data bus error signal if the newly written and the test data stored before the control cycle are different.

2. Electronic device according to claim 1, characterized characterized in that the test data a first Record and one formed by inversion of this record have the second data record.

3. Electronic device with a plurality of units connected to an address and data bus, of which at least one processing unit (VE) carries out read and write accesses to the other units, characterized by

a test address is stored in a monitoring unit (UE),
- The remaining units are connected to the address and data bus between the processing unit (VE) and the monitoring unit (UE),
- a unit is cyclically addressed with the test address,
- During a predetermined time interval, the monitoring unit (UE) compares the addresses on the address bus with the stored test address and generates an address bus error signal if the test address does not match any of the addresses on the address bus.

4. Electronic device according to claim 3, characterized by:

a second test address formed by the version of the first test address and with which a second unit is cyclically addressed is stored in the monitoring unit (UE),
- During a second predetermined time interval, the monitoring unit (UE) compares the addresses on the address bus with the second test address and generates an address bus error signal if the second test address does not match any of the addresses on the address bus.

5. Electronic device according to one of claims 1 to 4, characterized in that the over monitoring device (UE) has a display device (AZ), which indicates an address bus or data bus error if the Monitoring device (UE) for a predetermined time span a predetermined number of address or data bus errors signals generated.