DE4014128A1 - Gallium arsenide FET with damage zone at gate side - has charge integral reduced over channel depth at gate side - Google Patents
Gallium arsenide FET with damage zone at gate side - has charge integral reduced over channel depth at gate sideInfo
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Abstract
Description
Die Erfindung betrifft einen Feldeffekttransistor.The invention relates to a field effect transistor.
Bei Feldeffekttransistoren, insbesondere bei Verbindungshalblei ter-Feldeffekttransistoren, beispielsweise bei Galliumarsenid- Feld-effekttransistoren, wird die Durchbruchspannung durch eine schwer kontrollierbare Oberfläche beeinträchtigt. Insbesondere Leistungsbauelemente benötigen jedoch Duchbruchspannungen von beispielsweise 40 V. Einlegierte Gate-Metallisierungen oder Recessed Gates verursachen aufgrund ihrer Konstruktion geringere Durchbruchspannungen als dies bei vergleichbaren planaren Feld effekttransistoren der Fall ist.With field effect transistors, especially with connection semiconductors ter field effect transistors, for example in gallium arsenide Field-effect transistors, the breakdown voltage by a difficult to control surface impaired. In particular However, power components require breakdown voltages of for example 40 V. Alloyed gate metallizations or Recessed gates are less expensive due to their construction Breakdown voltages than this with comparable planar field effect transistors is the case.
In der Veröffentlichung IEEE Transactions on Electron Devices ED-27, No. 6, 1980, Seiten 1013-1018, ist unter vereinfachenden Annahmen gezeigt, daß bei der üblichen Wahl der aktiven Dotierung bei Feldeffekttransistoren die Sperrspannung ausschließlich vom Ladungsintegral über die Kanaltiefe abhängt.In the publication IEEE Transactions on Electron Devices ED-27, No. 6, 1980, pages 1013-1018, is under simplifying Assumptions showed that in the usual choice of active doping for field effect transistors, the reverse voltage is only from Charge integral depends on the channel depth.
Bei einer planaren Feldeffekttransistor-Struktur gemäß Fig. 1 gilt nach dieser Veröffentlichung für die Durchbruchspannung folgende Faustformel:In the case of a planar field effect transistor structure according to FIG. 1, the following rule of thumb applies to the breakdown voltage according to this publication:
V br ≈ 53 Q (1) V br ≈ 53 Q (1)
mit Q : Flächenladung in 10¹² cm-2.with Q : area charge in 10¹² cm -2 .
Andererseits ist bei einem solchen Feldeffekttransistor (Fet) auch der offene Kanalstrom von der Flächenladung Q abhängig:On the other hand, with such a field effect transistor (FET), the open channel current also depends on the surface charge Q :
I sat ≈ 176 Q (2) I sat ≈ 176 Q (2)
mit I sat : Sättigungsstrom in mA/mm.with I sat : saturation current in mA / mm.
Daraus folgt ein direkter Zusammenhang zwischen Sättigungsstrom und Durchbruchspannung:This leads to a direct relationship between the saturation current and breakdown voltage:
V br ≈ 9328/I sat . (3) V br ≈ 9328 / I sat . (3)
Nach der obengenannten Veröffentlichung gelten diese Formeln für den Fall, daß die Flächenladung Q kleiner als 2,3 ist. Übersteigt die Flächenladung Q den Wert 2,6, so tritt anstelle der Ladungs abhängigkeit eine Abhängigkeit von der Dotierung.According to the publication mentioned above, these formulas apply in the event that the surface charge Q is less than 2.3. If the area charge Q exceeds the value 2.6, then a dependence on the doping occurs instead of the charge dependency.
Im Falle eines Recessed Gates G sind in den Gleichungen (1) und (2) unterschiedliche Bedeutungen für die Flächenladung Q anzu setzen. Für den Kanalstrom ist die Ladung Q 1 unter dem Gate G maßgeblich. Für die Sperrspannung ist die Ladung Q 2 seitlich des Gates G bestimmend. Fig. 2 zeigt einen Feldeffekttransistor mit einem Recessed Gate G. Die Ladung Q 1 bestimmt den Sättigungsstrom, die Ladung Q 2 bestimmt die Durchbruchspannung. Für die Berech nung der Ladung Q 2 ist zu berücksichtigen, daß eine Schicht an der Oberfläche des Halbleiter-Bereiches durch Potentiale von typisch 0,6-1,0 V von Ladungen ausgeräumt ist. Dabei ergibt sich an der Oberfläche des halbleitenden Bereiches eine Raumla dungszone C.In the case of a recessed gate G , different meanings for the surface charge Q are to be set in equations (1) and (2). The charge Q 1 under the gate G is decisive for the channel current. The charge Q 2 on the side of the gate G is decisive for the reverse voltage. Fig. 2 shows a field effect transistor with a recessed-gate G. The charge Q 1 determines the saturation current, the charge Q 2 determines the breakdown voltage. For the calculation of the charge Q 2 it must be taken into account that a layer on the surface of the semiconductor region is cleared of charges by potentials of typically 0.6-1.0 V. This results in a space charge zone C on the surface of the semiconducting region.
Fig. 3 zeigt einen Leistungs-Feldeffekttransistor mit einer so genannten ledge-Struktur. Bei dieser ledge-Struktur handelt es sich um eine Doppel-Recess-Struktur. Im Idealfall können die beiden Recess-Tiefen so aufeinander abgestimmt sein, daß die Ladung Q 1 ungefähr gleich der Ladung Q 2 ist. Dabei ist zu be rücksichtigen, daß keinesfalls der Fall eintreten darf, daß die Ladung Q 1 größer als die Ladung Q 2 ist. Denn dann würde der Ka nalstrom nicht durch das Gate G, sondern durch die unkontrollier te Oberfläche des halbleitenden Bereiches seitlich des Gate G bestimmt. Dies würde zu Großsignal-Ausfällen führen. Fig. 3 shows a power field effect transistor having a so-called ledge structure. This ledge structure is a double recess structure. Ideally, the two recess depths can be coordinated so that the charge Q 1 is approximately equal to the charge Q 2 . It should be taken into account that under no circumstances should the case arise that the charge Q 1 is greater than the charge Q 2 . Because then the channel current would not be determined by the gate G , but by the uncontrolled surface of the semiconducting area to the side of the gate G. This would lead to large signal failures.
Fig. 4 zeigt einen Feldeffekttransistor mit einem einlegierten Gate G. Ein solcher Feldeffekttransitor kann beispielsweise mit einem sogenannten DIOM (Double Implantation-One-Metallization)- Verfahren gemäß US-A-43 77 030 hergestellt werden. Dabei ist das Gate G bis in eine Tiefe von 100 nm in den Halbleiterbereich hinein einlegiert. Auch dabei ergibt sich an der Oberfläche des halbleitenden Bereiches außerhalb des Gate G eine Raumladungs zone C. Eine qualitative Abschätzung für ein LSS-Implantations profil mit Si+-Ionen mit einer Implantationsenergie von 150 keV und einer Implantationsdosis von 4×1012 cm-2 führt bei einem Oberflächenpotential von 0,6 V zu folgenden Werten: Fig. 4 shows a field effect transistor having a gate G alloyed. Such a field effect transistor can be produced, for example, with a so-called DIOM (Double Implantation-One-Metallization) method according to US-A-43 77 030. The gate G is alloyed into the semiconductor region to a depth of 100 nm. This also results in a space charge zone C on the surface of the semiconducting region outside the gate G. A qualitative estimate for an LSS implantation profile with Si + ions with an implantation energy of 150 keV and an implantation dose of 4 × 10 12 cm -2 leads to the following values with a surface potential of 0.6 V:
Q₁ = 1,5 10¹2 cm-2 und
Q₂ = 2,5 10¹² cm-2. Q ₁ = 1.5 10¹2 cm -2 and
Q ₂ = 2.5 10¹² cm -2 .
Damit erhält man:So you get:
I sat = 264 mA/mm und
V br = 21 V (bezogen auf I br = 1 mA/mm). I sat = 264 mA / mm and
V br = 21 V (based on I br = 1 mA / mm).
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Feldeffekttransistor der eingangs genannten Art anzugeben, der eine erhöhte Durchbruchspannung aufweist.The present invention is based on the object Specify field effect transistor of the type mentioned, the has an increased breakdown voltage.
Diese Aufgabe wird erfindungsgemäß durch einen Feldeffekttran sistor nach dem Patentanspruch 1 gelöst.According to the invention, this object is achieved by a field effect oil sistor solved according to claim 1.
Die Erfindung ermöglicht die Herstellung von Gallium-Arsenid- Feldeffekttransistoren mit einem einlegierten Gate und mit Sperr spannungen von beispielsweise 40 V durch Einführung einer Damage (Schädigungs) -Zone.The invention enables the production of gallium arsenide Field effect transistors with an alloyed gate and with blocking voltages of 40 V, for example, by introducing a damage (Damage) zone.
Vorteilhafterweise befindet sich die Damage-Zone nur in einem schmalen Bereich seitlich des Gates.The damage zone is advantageously only in one narrow area to the side of the gate.
Vorteilhafterweise befindet sich die Damage-Zone in einem schma len Bereich entlang der Drain-Seite des Gates.The damage zone is advantageously located in a schma len area along the drain side of the gate.
Die Damage-Zone kann durch Ionen-Implantation erzeugt werden. Die Damage-Zone kann auch durch jedes andere Mittel, das dem Fachmann zur Verfügung steht, erzeugt werden, z.B. durch Sputter- Schäden, die beispielsweise in bestimmten Plasmareaktoren ent stehen. The damage zone can be created by ion implantation. The Damage Zone can also be done by any other means Available to those skilled in the art, e.g. through sputtering Damage, for example in certain plasma reactors stand.
Die Erzeugung einer Damage-Zone kann vorteilhaft bei einem ein legierten Gate, beispielsweise bei einem mit dem sogenannten DIOM-Verfahren hergestellten Gate, verwendet werden.The creation of a damage zone can be advantageous for one alloyed gate, for example with a so-called Gate manufactured using the DIOM method.
Die Erzeugung einer Damage-Zone kann vorteilhaft auch bei einem Recessed Gate verwendet werden, bei dem das Gate versenkt ist.The creation of a damage zone can also be advantageous for one Recessed gate can be used with the gate sunk.
Vorteilhafterweise reicht die Damage-Zone soweit in die Tiefe wie das Gate.The damage zone advantageously extends so far into the depth like the gate.
Die Erfindung ermöglicht es, bei einem Feldeffekttransistor mit einem legierten Gate gemäß Fig. 4 den Wert der Ladung Q 2 auf den Wert der Ladung Q 1 zu drücken und die Durchbruchspannung V br auf einen Wert von 35 V anstelle von 21 V zu erhöhen.The invention makes it possible to push the value of the charge Q 2 to the value of the charge Q 1 and to increase the breakdown voltage V br to a value of 35 V instead of 21 V in a field effect transistor with an alloyed gate according to FIG. 4.
Ausgestaltungen und Vorteile der Erfindung sind in Unteransprü chen, der Beschreibung und der Zeichnung angegeben.Embodiments and advantages of the invention are in the dependent claims Chen, the description and the drawing.
Fig. 1 bis 4 erläutern das der Erfindung zugrunde liegende Prob lem. Figs. 1 to 4 illustrate the lem underlying the invention Prob.
Fig. 5 bis 7 erläutern die Erfindung. Fig. 5 to 7 illustrate the invention.
Fig. 5 zeigt einen Feldeffekttransistor ähnlich zu Fig. 4, bei dem eine oberflächennahe Damage-Ionen-Implantation mit Ge+-Ionen mit einer Implantationsenergie von 70 keV und einer Implantations dosis von 1×1012 cm-2 ganzflächig durchgeführt worden ist. Diese Implantation erzeugt an der Oberfläche des Feldeffekttransistors eine sehr hochohmige Schicht, nämlich die Damage-Zone A. Infolge dessen verringert sich die Ladung Q 2. Als experimentell gemesse nes Ergebnis stieg die Sperrspannung von typisch 15 V auf typisch 40 V an. Die DC-Großsignal-Messung zeigte bei einem Feldeffekt transistor nach der Erfindung gemäß Fig. 5 ideale Rechteckimpul se und keinerlei Frequenzdispersion. Vorteilhafterweise lassen sich parasitäre Widerstände sehr klein halten, wenn die Ionen- Implantation zur Erzeugung der Damage-Zone A auf einen schmalen Bereich entlang des Gates G beschränkt ist. So erhält man mit Hilfe der Erfindung spannungsfeste Feldeffekttransistoren. Fig. 5 shows a field effect transistor similar to Fig. 4, in which a near-surface damage ion implantation with Ge + ions with an implantation energy of 70 keV and an implantation dose of 1 × 10 12 cm -2 has been carried out over the entire surface. This implantation creates a very high-resistance layer on the surface of the field effect transistor, namely the damage zone A. As a result, the charge Q 2 decreases. As a result measured experimentally, the reverse voltage rose from typically 15 V to typically 40 V. The DC large signal measurement showed in a field effect transistor according to the invention shown in FIG. 5 ideal rectangular pulse and no frequency dispersion. Parasitic resistances can advantageously be kept very small if the ion implantation for producing the damage zone A is limited to a narrow region along the gate G. In this way, voltage-resistant field effect transistors are obtained with the aid of the invention.
In einer sehr pauschalen Betrachtungsweise, die vor allem kei ne Frequenzabhängigkeit berücksichtigt, ergibt sich die maxi male Leistung, die aus einem Feldeffekttransitor gezogen werden kann, aus den Begrenzungen des Kennlinienfeldes:In a very general way of looking at things, which above all does not ne frequency dependence is taken into account, the maxi Male power drawn from a field effect transistor can, from the limitations of the characteristic field:
P₀ ≈ I sat (V br - V sat )/8. (4) P ₀ ≈ I sat ( V br - V sat ) / 8. (4)
Bei dem Idealfall, nämlich daß die Ladung Q 1 gleich der Ladung Q 2 ist, und unter Vernachlässigung von Vsat ergibt sich daraus zusammen mit Gleichung (3):In the ideal case, namely that the charge Q 1 is equal to the charge Q 2 and neglecting V sat, this results in conjunction with equation (3):
P 0 ≈ 1166 (mW/mm). P 0 ≈ 1166 (mW / mm).
Dies bedeutet, daß die maximale Ausgangsleistung nicht von der Kanal-Implantationsdosis abhängt. Den zu dieser maximalen Lei stung zugehörigen Lastwiderstand findet man durch Verwendung der Gleichungen (1) und (2):This means that the maximum output power does not differ from that Channel implantation dose depends. The one at this maximum lei load resistance can be found by using the Equations (1) and (2):
R 0 = V br /I sat ≈ 300/Q2 (ohm mm). R 0 = V br / I sat ≈ 300 / Q 2 (ohm mm).
Bei einer Kanal-Implantationsdosis von Q = 2,3×1012cm-2 ent spricht das einem Widerstand R 0 von 57 ohm.With a channel implantation dose of Q = 2.3 × 10 12 cm -2, this corresponds to a resistance R 0 of 57 ohms.
Da in den bisherigen Überlegungen zur Durchbruchspannung nur das Ladungsintegral eine Rolle spielt, bleibt bei der vorliegen den Erfindung darüber hinaus noch Spielraum für eine weitergehen de (unabhängige) Optimierung des Kanalprofils bezüglich Steil heit und Verstärkung.Because in the previous breakdown voltage considerations only the charge integral plays a role remains with the the invention also go beyond a scope de (independent) optimization of the channel profile with regard to steep unity and reinforcement.
Fig. 6 zeigt ein einlegiertes Gate G, das mit der sogenannten DIOM-Methode erzeugt werden kann. Dabei ist die Damage-Zone A auf einen schmalen Bereich entlang der Drain-Seite des Gates be schränkt. Die Damage-Zone A reicht dabei ebenso weit in die Tie fe wie das Gate G. Zwischen Source S und Drain D ist der Kanal CH angeordnet. Fig. 6 shows an alloyed gate G, which can be produced with the so-called DIOM method. Damage zone A is limited to a narrow area along the drain side of the gate. Damage Zone A extends as deep as Gate G. The channel CH is arranged between source S and drain D.
Fig. 7 zeigt ein Recessed Gate G bei einem Feldeffekttransistor mit versenktem Gate. Das Gate G kann dabei so versenkt sein, daß eine planare Damage-Zone A ähnlich wie in Fig. 6 unmittelbar an die Drain-Seite des Gates G anschließt. Das Gate G kann jedoch auch so versenkt sein wie in Fig. 7 gezeigt, nämlich daß ein pla narer Oberflächenbereich von der Drain her kontinuierlich in ei nen nach unten zum Gatefuß hin abfallenden Bereich übergeht (in der Zone B). Damit die Damage-Zone A auf der Drain-Seite des Gates G nicht weiter in die Tiefe reicht als das Gate G selbst, kann der Bereich der Zone B bei der Erzeugung der Damage-Zone mit einer Maske abgedeckt werden, die verhindert, daß der Halb leiterbereich unmittelbar neben dem Gate G in einer Tiefe geschä digt wird, die tiefer reicht als das Gate G. Beispielsweise kann der Halbleiterbereich in der Zone B mit Fotoresist abgedeckt werden bei vertikal erfolgender Ionen-Implantation zur Erzeugung der Damage-Zone A. Damit jedoch auch der Halbleiterbereich in der Zone B geschädigt wird, kann auch der Bereich in der Zone B mit einer lmplantationsmaske abgedeckt werden und gleichzeitig auf den unteren Gatefuß hin schräg von rechts oben nach links unten in Fig. 7 implantiert werden. Fig. 7 shows a Recessed Gate G in a field effect transistor with recessed gate. The gate G can be countersunk in such a way that a planar damage zone A , as in FIG. 6, directly adjoins the drain side of the gate G. However, the gate G can also be recessed as shown in FIG. 7, namely that a planar surface area continuously changes from the drain into an area falling down towards the gate foot (in zone B ). In order that the damage zone A on the drain side of the gate G does not extend any further than the gate G itself, the region of the zone B can be covered with a mask during the creation of the damage zone which prevents the Semiconductor area immediately next to the gate G is damaged at a depth that extends deeper than the gate G. For example, the semiconductor region in zone B can be covered with photoresist in the case of vertical ion implantation to produce the damage zone A. However, so that the semiconductor region in zone B is also damaged, the region in zone B can also be covered with an implantation mask and at the same time implanted obliquely on the lower gate foot from top right to bottom left in FIG. 7.
Die Damage-Zone A kann mit jedem Mittel erzeugt werden, das dem Fachmann zur Verfügung steht. Beispielsweise können beim Abschei den einer Nitrid-Passivierungsschicht in der Zone A Sputter- Schäden hervorgerufen werden.Damage zone A can be created by any means available to those skilled in the art. For example, when a nitride passivation layer is deposited in zone A, sputter damage can be caused.
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Legal Events
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