DE4004750A1

DE4004750A1 - Identifying signal line connected to known line via short circuit - by applying probe to faulty line to detect signals as digital levels are applied to PCB inputs

Info

Publication number: DE4004750A1
Application number: DE4004750A
Authority: DE
Inventors: Gerhard Dipl Ing Pflug; Franz Dipl Ing Kern; Peter Schedler; Walter Staerz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1989-05-31
Filing date: 1990-02-15
Publication date: 1990-12-13
Also published as: DE4004750C2

Abstract

A computer controlled tester, connected to a circuit board carrying a signal line to be identified, has a display unit and a digital level detection probe (TS) connected to a test value memory. The probe is connected to a faulty signal line and digital levels applied to the board (FBG) inputs (EA) sequentially according to prederfined values from bit pattern sets (B1-Bn). Measured values are compared with desired values for the faulty line to form a reference value for comparison with anticipated values on the remaining signal lines. USE/ADVANTAGE - Detecting line shorted to detected faulty signal line p.c.b. without component removal.

Description

Die Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a method according to the preamble of Claim 1.

Bei der Entwicklung von komplexen digitalen Schaltungen wird die Funktion eines Schaltungsentwurfes in allen Einzelheiten auf einer Datenverarbeitungsanlage simuliert, bevor überhaupt an eine erste hardwaremäßige Realisierung der Schaltung gedacht wird.When developing complex digital circuits the function of a circuit design in every detail simulated on a data processing system before anything thought of a first hardware implementation of the circuit becomes.

Für eine Simulation muß die Struktur der betreffenden Schal tung in der Datenverarbeitungsanlage erfaßt werden. Dazu wird in einer sogenannten Schaltungsliste jede Signalleitung und sämtliche mit ihr verbundenen Bauteileanschlüsse angegeben. Die Funktionsweisen der angegebenen Bauteile sind in der Datenver arbeitungsanlage in der Regel bereits bekannt.For a simulation, the structure of the relevant scarf tion in the data processing system can be detected. This will in a so-called circuit list each signal line and all connected component connections specified. The Functions of the specified components are in the data ver workstation usually already known.

Bei der Simulation kann die Funktionsweise der gesamten Schal tung durch eine entsprechende Darstellung schrittweise beobach tet werden. Ein erkanntes Fehlverhalten der Schaltung läßt auf einen Schaltungsfehler schließen, der sofort durch eine Ände rung in der Schaltungsliste behoben werden kann.In the simulation, the functionality of the entire scarf observation step by step by means of a corresponding representation be tested. A detected malfunction of the circuit leaves on close a circuit fault, which is immediately changed tion in the circuit list can be remedied.

Neben den die Entwicklung von Schaltungen unterstützenden Fähigkeiten stellt die Datenverarbeitungsanlage außerdem Hilfs mittel zur Verfügung, um für eine durch eine Schaltungsliste definierte Schaltung ein sogenanntes Prüfbitmuster zu erstellen und in einer Prüfwerteliste zusammenzufassen bzw. in einem Prüfwertespeicher zu hinterlegen.In addition to supporting the development of circuits The data processing system also provides skills means available to for one through a circuit list defined circuit to create a so-called test bit pattern and summarize in a list of test values or in one To store the test value memory.

Ein solches Prüfbitmuster kann von einer rechnergesteuerten Prüfeinrichtung zu einer Funktionsprüfung einer in Hardware entsprechend den Einträgen in der Schaltungsliste realisierten Schaltung verwendet werden. Bei einer solchen Funktionsprüfung werden Vergleiche angestellt, ob die zu prüfende in Hardware realisierte Schaltung auf gewisse Vorgaben hin die gleiche Reaktionen zeigt, wie die in der Datenverarbeitungsanlage simu lierte Schaltung.Such a check bit pattern can be computer-controlled Test facility for a functional test of a hardware realized according to the entries in the circuit list Circuit can be used. With such a functional test comparisons are made as to whether the test item is in hardware realized circuit the same for certain requirements Reactions shows how simu gated circuit.

Vorgaben und Reaktionen werden in einem Prüfbitmuster in Form von Binärwerten wiedergegeben, die digitale Signalpegel an den Eingangs- und Ausgangsanschlüssen der Schaltung repräsentieren sollen.Specifications and reactions are in the form of a check bit pattern represented by binary values, the digital signal level to the Represent input and output connections of the circuit should.

So besteht ein Prüfbitmuster aus einer Vielzahl, oftmals mehre ren tausend von Bitmustersätzen, die sich ihrerseits zunächst aus jeweils einem Eingangs- und einem Ausgangsvektor zusammen setzen.For example, a check bit pattern consists of a large number, often several ren a thousand bit pattern sets, which in turn are initially composed of an input and an output vector put.

Ein Eingangsvektor beinhaltet für jeden Eingangsanschluß der Schaltung einen Vorgabewert, und der Ausgangsvektor für jeden Ausgangsanschluß einen als Reaktion auf die Vorgabewerte erwar teten Ausgabewert.An input vector contains the for each input connection Circuit a default value, and the output vector for each Output port expected one in response to the default values output value.

Für eine Funktionsprüfung einer Schaltung, die z. B. auf einer Flachbaugruppe realisiert sein kann, wird diese an ihren Ein gangs- und Ausgangsanschlüssen mit der Prüfeinrichtung verbun den. Nacheinander werden die im Prüfwertespeicher hinterlegten Bitmustersätze ausgewertet, indem die Eingangsanschlüsse ent sprechend den Vorgabewerten beaufschlagt und die sich an den Ausgangsanschlüssen daraufhin einstellenden digitalen Pegeln mit den Ausgabewerten des zugehörigen Ausgangsvektors auf Gleichheit überprüft werden. Nur dann, wenn bei allen Bitmu stersätzen die erwarteten Ausgabewerte bestätigt werden, ist die geprüfte Schaltung bzw. Flachbaugruppe ohne Fehler. Die Forderung möglichst jeden Fehler zu erkennen erklärt die hohe Anzahl von Bitmustersätzen bei komplexeren Schaltungen. For a functional test of a circuit, the z. B. on one Flat module can be realized, this is at their on connecting the output and output connections to the test facility the. One after the other, those stored in the test value memory Bit pattern sets evaluated by ent speaking the default values and which are to the Output terminals then set digital levels with the output values of the associated output vector Equality be checked. Only if with all Bitmu the expected output values are confirmed the tested circuit or printed circuit board without errors. The The requirement to recognize every error as possible explains the high level Number of bit pattern sets for more complex circuits.

Bei einer als defekt erkannten Flachbaugruppe wird im weiteren eine sogenannte Fehlerdiagnose durchgeführt, mit der die Ur sache eines Abweichens von den erwarteten Ausgabewerten ge funden werden soll.In the case of a printed circuit board identified as defective, in the following carried out a so-called error diagnosis with which the original due to a deviation from the expected output values to be found.

Für diese Fehlerdiagnose ist für jeden Bitmustersatz ein Innen vektor vorgesehen, in dem die auf allen Signalleitungen im Inneren der Schaltung als Reaktion auf den zugehörigen Ein gangsvektor erwarteten Werte, im folgenden Sollwerte genannt, enthalten sind.For this error diagnosis, there is an inside for each bit pattern set vector provided in which the on all signal lines in the Inside the circuit in response to the associated on expected vector values, hereinafter called setpoints, are included.

Die Prüfeinrichtung ist für die Fehlerdiagnose mit einer Tast spitze versehen, die sich rechnergesteuert auf jeden beliebigen Bausteinanschluß der betreffenden Flachbaugruppe absenken läßt, um dort digitale Pegel bzw. deren zugehörige digitalen Werte zu erfassen.The test facility is for fault diagnosis with one button tip provided that can be computer controlled on any Lowering the block connection of the relevant PCB, to add digital levels or their associated digital values to capture.

Bei der Fehlerdiagnose werden ausgehend von einem Ausgangsan schluß, auf dem eine Abweichung von Ausgabewerten erkannt wur de, schrittweise entgegen der Signalflußrichtung die für den betreffenden Ausgangsanschluß relevanten Bauelementeanschlüsse von der Tastspitze kontaktiert und beim Durchlaufen der Bit mustersätze die erfaßten Werte mit den der betreffenden Si gnalleitung zugeordneten Sollwerten verglichen. Auf diese Wei se läßt sich gewissermaßen durch Rückschluß ein sogenannter Fehlerpfad nachvollziehen, der z. B. innerhalb eines Bauelemen tes seinen Ursprung haben kann, oder aufgrund einer Unterbre chung einer Signalleitung oder auch durch Kurzschluß zweier oder mehrerer Signalleitungen entstanden sein kann.The error diagnosis is based on an output conclusion on which a deviation from the output values was recognized de, step by step against the signal flow direction for the relevant component connection relevant output connection contacted by the probe tip and when passing through the bit sample sets the recorded values with those of the relevant Si Setpoints assigned to the signal line are compared. In this way se can be said to be a so-called conclusion Understand the error path, the z. B. within a building element tes can have its origin, or because of an Chung a signal line or by short-circuiting two or more signal lines may have arisen.

Eine unterbrochene Signalleitung ist mit Hilfe dieser Fehler diagnose problemlos zu identifizieren, stellt sich jedoch der Ursprung eines zurückverfolgen Fehlerpfades lediglich als ge stört identifizierte Signalleitung dar, kann in den meisten Fällen nur durch Oszillografieren der sich beim Durchlaufen der Bitmustersätze auf der als gestört identifizierten Signallei tung einstellenden Signalform entschieden werden, ob die Feh lerursache in einem defekten Baustein oder aber in einer ver borgenen Kurzschlußbrücke zwischen der als gestört identifi zierten Signalleitung und einer oder mehreren anderen Signal leitungen liegt.An interrupted signal line is with the help of these errors However, it is easy to identify the diagnosis Origin of a traced error path only as ge interferes with identified signal line, can in most Cases only by oscillographing yourself while going through the Bit pattern sets on the signal line identified as disturbed direction adjusting waveform can be decided whether the mis cause of a defective module or in a ver borrowed short-circuit bridge between the identified as disturbed graced signal line and one or more other signal lines lies.

Im Falle einer verborgenen Kurzschlußbrücke mußte die defekte Flachbaugruppe trotz ihres hohen Wertes bisher verworfen wer den, da es mit den zur Verfügung stehenden Mitteln nicht mög lich war, die über die Kurzschlußbrücke mit der als gestört identifizierten Signalleitung verbundenen Signalleitungen zu identifizieren. Diese Signalleitungen müssen nämlich für eine Reparatur der Flachbaugruppe unbedingt bekannt sein.In the case of a hidden short-circuit bridge, the defective one PCB modules have so far been discarded despite their high value because it is not possible with the available means was that over the short-circuit bridge with the as disturbed identified signal line to connected signal lines identify. This signal lines must namely for one Repair of the printed circuit board must be known.

Aufgabe der vorliegenden Erfindung ist es daher ein Verfahren zur Ermittlung dieser über eine Kurzschlußbrücke mit der be reits als gestört identifizierten Signalleitung verbundenen zweiten Signalleitungen anzugeben.The object of the present invention is therefore a method to determine this via a short circuit bridge with the be already identified as disturbed signal line specify second signal lines.

Gelöst wird die Aufgabe erfindungsgemäß durch die im kennzeich nenden Teil des Patentanspruchs 1 angegebenen Merkmale.The object is achieved according to the invention in the characterizing nenden part of claim 1 specified features.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteran sprüchen angegeben.Advantageous developments of the invention are in the Unteran sayings.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert.An exemplary embodiment of the invention is described below the drawing explained in more detail.

Die Zeichnung soll lediglich als Orientierungshilfe zur Er klärung der erfindungswesentlichen Verfahrensschritte verstan den werden, da die schematische und stark abstrahierte Darstel lungsweise der Zeichnung nur bedingt eine Unterscheidung zwi schen gegenständlichen und programmtechnisch realisierten Ele menten so wie deren Verbindungen erlaubt.The drawing is only intended as a guide to the Er clarification of the essential process steps understand because the schematic and highly abstracted representation way of drawing only a limited distinction between technical and programmatically implemented ele elements as their connections allow.

In der Fig. sind im wesentlichen eine zu prüfende Flachbaugruppe FBG, ein Blockschaltbild für eine rechnergesteuerte Prüfein richtung sowie ein durch eine tabellenartige Anordnung von Bi närwerten symbolisierter Prüfwertespeicher PS dargestellt. Der Prüfwertespeicher PS beinhaltet eine Vielzahl von Bitmuster sätzen B1, ..., Bn, von denen in der Zeichnung lediglich einige jeweils in Form einer Tabellenspalte veranschaulicht sind. Je der Bitmustersatz B1, ..., Bn weist einen Ausgangsvektor AV, einen Eingangsvektor EV und einen Innenvektor IV auf, deren Elemente im folgenden als Ausgabewerte AW, Vorgabewerte VW bzw. Sollwerte SW bezeichnet werden. Jedem Ausgabewert AW ist in eindeutiger Weise ein Ausgangsanschluß AA, jedem Vorgabewert VW, ein Eingangsanschluß EA und jedem Sollwert SW eine Signal leitung SL der Flachbaugruppe FBG zugeordnet.In the Fig. Are essentially a board to be tested FBG, a block diagram for a computer-controlled Prüfein direction and a symbolized by a table-like arrangement of binary values symbolized test value memory PS. The test value memory PS contains a plurality of bit pattern sets B 1 , ..., Bn, of which only a few are illustrated in the drawing in the form of a table column. Each bit pattern set B 1 ,..., Bn has an output vector AV, an input vector EV and an inner vector IV, the elements of which are referred to below as output values AW, default values VW and target values SW. Each output value AW is uniquely assigned an output connection AA, each default value VW, an input connection EA and each setpoint SW a signal line SL of the printed circuit board FBG.

Die Flachbaugruppe FBG besteht aus einer mehrlagigen Leiter platte, die mit einer Vielzahl von digitalen Bauelementen be stückt ist. Es wird davon ausgegangen, daß auf der Flachbau gruppe FBG eine erste Signalleitung SLy als gestört identifi ziert ist und über eine verborgene Kurzschlußbrücke K mit einer zweiten Signalleitung (im Ausführungsbeispiel ist es die Si gnalleitung SLx) verbunden ist, deren Identität ermittelt wer den soll.The FBG flat module consists of a multi-layer conductor plate that be with a variety of digital components pieces. It is assumed that on the low-rise building group FBG identifies a first signal line SLy as disturbed is adorned and over a hidden short-circuit bridge K with a second signal line (in the exemplary embodiment it is the Si signal line SLx) is connected, whose identity is determined that should.

An einer Kante der Leiterplatte ist ein Steckverbinder ange ordnet, auf dem die Eingangs- und Ausgangsanschlüsse EA, AA der Flachbaugruppe FBG herausgeführt sind. Im Regelfall sind sowohl die Eingangs- als auch die Ausgangsanschlüsse EA, AA mit der Prüfeinrichtung verbunden, im Ausführungsbeispiel jedoch kann zur Vereinfachung auf eine Verbindung der Ausgangsanschlüsse AA verzichtet werden, weshalb auch auf die Ausgangsvektoren AV der Bitmustersätze B1, ..., Bn im folgenden nicht weiter einge gangen wird.At one edge of the circuit board, a connector is arranged, on which the input and output connections EA, AA of the FBG printed circuit board are led out. As a rule, both the input and the output connections EA, AA are connected to the test device, but in the exemplary embodiment it is possible to dispense with a connection of the output connections AA for simplification, which is why the output vectors AV of the bit pattern sets B 1 , ..., Bn will not be discussed further below.

Die Prüfeinrichtung ist mit dem Prüfwertespeicher PS verbunden und weist als wesentliche Elemente eine Anzeigeeinheit AE, eine über eine Getriebesteuerung GS positionierbare Tastspitze TS, einen ersten und einen diesem nachgeschalteten zweiten Logik operator L1, L2, einen Zähler ZS für jede Signalleitung SL der Flachbaugruppe FBG, sowie eine Recheneinheit RE auf. The test device is connected to the test value memory PS and has as essential elements a display unit AE, a probe tip TS that can be positioned via a transmission control GS, a first and a second logic operator L 1 , L 2 connected downstream of this, a counter ZS for each signal line SL of the printed circuit board FBG, and a computing unit RE.

An dieser Stelle sei noch einmal darauf hingewiesen, daß der Prüfeinrichtung ein programmgesteuertes System zugrundeliegt, so daß z. B. die Logikoperatoren, die Zähler oder die Rechen einheit als programmtechnisch realisierte Funktionseinheiten zu verstehen sind.At this point it should be pointed out again that the Test facility is based on a program-controlled system, so that z. B. the logic operators, the counters or the rakes unit as functionally implemented functional units are to be understood.

Für die Ermittlung der gesuchten zweiten Signalleitung SLx wird die Tastspitze TS zuerst mit der als gestört identifi zierten Signalleitung SLy kontaktiert, indem die Getriebe steuerung GS die Tastspitze TS auf einen mit dieser Signallei tung SLy verbundenen Bauteileanschluß absenkt.For the determination of the second signal line SLx sought the probe tip TS is first identified with the as disturbed graced signal line SLy contacted by the gear control GS the probe tip TS to one with this signal line device SLy connected component connection.

Danach wird der erste Bitmustersatz B1 aus dem Prüfwertespei cher PS ausgewählt und die Eingangsanschlüsse EA der Flachbau gruppe FBG werden entsprechend den ihnen zugeordneten Vorgabe werten VW mit digitalen Pegeln beaufschlagt. Nach einer gerin gen Wartezeit wird an der Tastspitze TS der sich daraufhin auf der gestört identifizierten Signalleitung SLy einstellende digitale Pegel in Form eines ihn repräsentierenden Istwertes erfaßt. Dieser Istwert wird in einem Istwerte-Speicher IS dem jeweiligen ausgewählten Bitmustersatz (zunächst Bitmustersatz B1) zugeordnet abgespeichert.The first bit pattern set B 1 is then selected from the test value memory PS and the input connections EA of the flat group FBG are subjected to digital levels in accordance with the assigned values VW. After a short waiting time, the digital level which then appears on the faulty identified signal line SLy is detected in the form of an actual value representing it at the probe tip TS. This actual value is stored in an actual value memory IS assigned to the respective selected bit pattern set (initially bit pattern set B 1 ).

Aus demselben Bitmustersatz wird der, der gestörten Signallei tung SLy zugeordnete Sollwert SW ausgelesen und zusammen mit dem eben erfaßten Istwert einem ersten Logikoperator L1 zuge führt. Der erste Logikoperator L1 vergleicht beide Werte mit einander und bildet als Vergleichsergebnis einen Referenzwert.The setpoint value SW assigned to the disturbed signal line SLy is read from the same bit pattern set and, together with the actual value just acquired, leads to a first logic operator L 1 . The first logic operator L 1 compares both values with one another and forms a reference value as the comparison result.

Sind die auf der Flachbaugruppe FBG befindlichen digitalen Bau elemente aus einer Schaltkreisfamilie, bei der sich bei einem Kurzschluß zweier Signalleitungen ein durch einen binären "1"- Wert repräsentierter digitaler Pegel gegenüber einem durch einen "0"-Wert repräsentierten digitalen Pegel durchsetzt (wie z. B. bei der ECL-Technologie), wird der Referenzwert entspre chend nachstehender Wertetafel gebildet. Are the digital constructions on the FBG PCB elements from a circuit family, in which one Short circuit of two signal lines on by a binary "1" - Value represented digital level versus one by enforces a "0" value representing digital level (like e.g. The ECL technology), the reference value will correspond according to the following table of values.

Dabei stellt ein Sollwert "X" einen unbestimmten Wert und der Referenzwert "·" ein im weiteren nicht verwertbares Vergleichs ergebnis dar.A setpoint "X" represents an undetermined value and the Reference value "·" is a comparison that cannot be used in the following result.

Der entsprechend dieser Wertetafel gebildete Referenzwert wird an einen zweiten Logikoperator L2 und an einen Summenzähler SZ weitergeleitet, dessen Zählerstand auf Null voreingestellt ist und der sich bei jedem ausgewählten Bitmustersatz (zunächst Bitmustersatz B1) um eine Stelle erhöht, falls der Referenzwert entweder den "0"- oder den "1"-Wert aufweist.The reference value formed in accordance with this value table is forwarded to a second logic operator L 2 and to a totalizer SZ, the counter reading of which is preset to zero and which increases by one digit for each selected bit pattern set (initially bit pattern set B 1 ) if the reference value either has the " 0 "or the" 1 "value.

Zusätzlich zum Referenzwert werden dem zweiten Logikoperator L2 über eine Selektiereinheit SE nacheinander sämtliche Sollwerte, bis auf den der gestörten Signalleitung SLy zugeordneten Soll wert des zum ausgewählten Bitmustersatz (zunächst Bitmustersatz B1) gehörenden Innenvektors IV zugeleitet. Der zweite Logikope rator L2 vergleicht diese Sollwerte nacheinander mit dem Refe renzwert und verändert, d. h. erhöht (+) oder verringert (-) bei jedem Sollwert SW den Zählerstand des diesem Sollwert und damit der zugehörigen Signalleitung zugeordneten Zählers entsprechend folgender Wertetafel um eine oder eine halbe Stelle.In addition to the reference value, the second logic operator L 2 is supplied in succession with a selection unit SE with all of the desired values, except for the desired value of the inner vector IV belonging to the selected bit pattern set (initially bit pattern set B 1 ) associated with the disturbed signal line SLy. The second logic operator L 2 compares these target values one after the other with the reference value and changes, ie increases (+) or decreases (-) the counter reading of the counter associated with this target value and thus the associated signal line by one or one for each target value SW half digit.

Dabei waren die Zählerstände sämtlicher Zähler ZS eingangs auf Null voreingestellt.The counter readings of all counters ZS were initially on Zero preset.

Für den Fall, daß der momentan ausgewählte Bitmustersatz der erste ist, der einen "1" Wert als Referenzwert hat, wird bei jedem "0"-Wert eines Sollwertes aus diesem Bitmustersatz vom zweiten Logikoperator L2 eine Abbruchmeldung ABM ausgegeben, die in der Selektiereinheit SE und in der Recheneinheit RE dafür sorgt, daß die zu diesen Sollwerten gehörende Signallei tungen von der Ermittlung ausgeschieden werden und deren zuge ordnete Sollwerte sämtlicher Bitmustersätze B1,..,Bn im weite ren nicht mehr ausgelesen und dem zweiten Logikoperator L2 zu geführt werden. Mit dieser Abbruchmeldung ABM lassen sich Signalleitungen SL, die nicht als gesuchte Signalleitung in Frage kommen, sofort ausscheiden, wodurch sich der Ermittlungs aufwand erheblich reduzieren läßt.In the event that the currently selected bit pattern set is the first to have a "1" value as the reference value, an abort message ABM is output by the second logic operator L 2 for each "0" value of a setpoint from this bit pattern set, which is output in the selection unit SE and in the computing unit RE ensures that the signal lines belonging to these setpoints are eliminated from the determination and the assigned setpoints of all the bit pattern sets B 1,..., Bn are no longer read out and passed to the second logic operator L 2 will. With this termination message ABM, signal lines SL, which are not suitable as the signal line in question, can be eliminated immediately, as a result of which the determination effort can be considerably reduced.

Dem dargelegten Abbruchskriterium liegt die Überlegung zugrunde, daß der erstmalig auftretende "1"-Wert als Referenzwert von dem Kurzschluß K verursacht wird, weshalb die laufenden Untersuchung für eine jeweilige Signalleitung, die bei dem ausgewählten Bitmustersatz einen "0"-Wert als Sollwert aufweist, die Unter suchung abgebrochen werden kann.The termination criterion described is based on the consideration that the first occurring "1" value as the reference value of the Short circuit K is caused, which is why the ongoing investigation for a respective signal line that is used for the selected Bit pattern set has a "0" value as the target value, the sub search can be canceled.

Nachdem der erste Bitmustersatz B1 auf diese Weise ausgewertet wurde, wird der nächste Bitmustersatz B2 im Prüfwertespeicher PS ausgewählt. Ganz analog zum vorhergehenden wird wiederum ein Istwert erfaßt und im Istwertspeicher IS hinterlegt. Der erste Logikoperator L1 bildet wiederum einen Referenzwert und der zweite Logikoperator L2 verstellt die Zähler ZS entsprechend. So werden nacheinander sämtliche Bitmustersätze B1,...Bn ausge wertet, und nachdem der letzte Sollwert SW verglichen und der zugehörige Zähler ZS verstellt wurde, werden die Zählerstände normiert. Dazu werden die Zählerstände derjenigen Zähler ZS, deren zugeordnete Signalleitung durch eine Abbruchmeldung ABM noch nicht ausgeschieden ist, durch den Zählerstand des Summen zählers SZ dividiert.After the first bit pattern set B 1 has been evaluated in this way, the next bit pattern set B 2 is selected in the test value memory PS. In analogy to the previous one, an actual value is again recorded and stored in the actual value memory IS. The first logic operator L 1 in turn forms a reference value and the second logic operator L 2 adjusts the counters ZS accordingly. All bit pattern sets B 1,... Bn are evaluated one after the other, and after the last setpoint value SW has been compared and the associated counter ZS has been adjusted, the counter readings are normalized. For this purpose, the counter readings of those counters ZS whose assigned signal line has not yet been eliminated by an abort message ABM are divided by the counter reading of the total counter SZ.

In der Recheneinheit RE werden dann die normierten Zählerstände der Größe nach sortiert und beginnend mit dem größten Zähler stand in einer Reihenfolge vermerkt, wobei jeder Zählerstand mit einer Bezeichnung b, x, a, c, der ihm zugeordneten Signal leitung SL versehen ist.The standardized counter readings are then in the computing unit RE sorted by size and starting with the largest counter was noted in an order, with each meter reading with a designation b, x, a, c, the signal assigned to it line SL is provided.

Die Zählerstände samt ihrer Bezeichnungen werden in dieser Reihenfolge auf der Anzeigeeinheit AE dargestellt, um eine Bedienperson vom Ergebnis der bisherigen Ermittlungen in Kenntnis zu setzen. Denn je höher ein Zählerstand ist, desto wahrscheinlicher ist es für die zugehörige Signalleitung SL, daß sie die gesuchte, über eine Kurzschlußbrücke K verbundene zweite Signalleitung ist.The meter readings and their names are in this Order shown on the display unit AE by one Operator from the result of the previous investigations in To set knowledge. Because the higher the meter reading, the more it is more likely for the associated signal line SL, that they searched, connected via a short-circuit bridge K. second signal line is.

Zum Nachweis, daß die an erster Stelle der Reihenfolge bezeich nete Signalleitung SL tatsächlich die gesuchte ist, wird die Tastspitze TS mit dieser Signalleitung kontaktiert. Dazu wird die Getriebesteuerung GS veranlaßt, die Tastspitze TS auf einen mit dieser Signalleitung verbundenen Bauteileanschluß abzusen ken.To prove that the first place in the order nete signal line SL is actually the one you are looking for Probe tip TS contacted with this signal line. This will the transmission control GS causes the probe tip TS to one with this signal line connected component connection ken.

Dann wird der erste Bitmustersatz B1 ausgewählt, und die Ein gangsanschlüsse EA der Flachbaugruppe FBG werden entsprechend den zugeordneten Vorgabewerten VW mit digitalen Pegeln beauf schlagt. An der Tastspitze TS wird ein binärer Vergleichswert erfaßt, der zusammen mit dem im Istwert-Speicher IS diesem Bit mustersatz (zunächst Bitmustersatz B1) zugehörig abgespeicher ten Istwert einem Vergleicher VG zugeführt wird. Nur wenn der Istwert und der Vergleichswert gleich sind, wird der nächste Bitmustersatz (also Bitmustersatz B2) ausgewählt und in analo ger Weise wird wieder ein Vergleichswert erfaßt, der dann mit dem, dem momentan ausgewählten Bitmustersatz zugeordneten Ist wert verglichen wird. Then the first bit pattern set B 1 is selected, and the input connections EA of the printed circuit board FBG are subjected to digital levels in accordance with the assigned default values VW. A binary comparison value is detected at the probe tip TS, which together with the set of patterns (initially bit pattern set B 1 ) associated with this bit in the actual value memory IS, is fed to a comparator VG. Only if the actual value and the comparison value are the same, the next bit pattern set (ie bit pattern set B 2 ) is selected and, in an analogous manner, a comparison value is again detected, which is then compared with the actual value assigned to the currently selected bit pattern set.

Tritt bei der Überprüfung der Ist- und Vergleichswerte eine Un gleichheit auf, wird die an erster Stelle der Reihenfolge be zeichnete Signalleitung aus der Reihenfolge gelöscht und die Tastspitze TS wird mit der daraufhin an erster Stelle bezeich neten Signalleitung kontaktiert. Dann werden die Bitmustersätze wieder nacheinander ausgewählt und die jeweiligen Vergleichs werte mit den gespeicherten Istwerten, wie bereits bereits be schrieben, verglichen.An Un occurs when checking the actual and comparative values equality, the first order in the order drawn signal line deleted from the order and the Stylus tip TS is identified with the first place neten signal line contacted. Then the bit pattern sets selected again one after the other and the respective comparison values with the saved actual values, as already described wrote, compared.

Wird während der Überprüfung der Ist- und Vergleichswerte bei allen Bitmustersätzen Gleichheit erkannt, ist nachgewiesen, daß die momentan an erster Stelle der Reihenfolge bezeichnete Sig nalleitung SLx tatsächlich über eine Kurzschlußbrücke K mit der als gestört identifizierten Signalleitung SLy verbunden ist. Auf der Anzeigeeinheit AE wird in diesem Falle die an erster Stelle der Reihenfolge bezeichnete Signalleitung SLx durch eine Kennzeichnung bestätigt.Is used during the review of the actual and comparative values Recognized equality in all bit pattern sets, it is proven that the Sig currently designated in the first position in the sequence nalleitung SLx actually over a short circuit bridge K with the is identified as disturbed signal line SLy. In this case, the display unit AE is the first Position of the sequence designated signal line SLx by a Labeling confirmed.

Obwohl bei dem vorstehend beschriebenen Ausführungsbeispiel die zur Ermittlung der gesuchten Signalleitung erforderlichen Ver fahrensschritte in einer eindeutigen Reihenfolge beschrieben sind, ist diese Reihenfolge für das Verfahren gemäß der Erfin dung nicht bindend. So kann es aufgrund der bestehenden Daten organisationen in einer Datenverarbeitungsanlage z. B. bedeu tend effektiver sein, in einem ersten Schritt die Ermittlung der Istwerte für alle Bitmustersätze durchzuführen und in dem Istwerte-Speicher IS zu hinterlegen; in einem zweiten Schritt für alle Bitmustersätze die Referenzwerte zu bilden und sie als Referenzwertefolge in einem Referenzwertespeicher zu hinterlegen und danach in einem dritten Schritt für alle Signal leitungen nacheinander die Referenzwertefolge mit den zuge hörigen Sollwerten der jeweiligen Signalleitung zu vergleichen.Although in the embodiment described above Ver required to determine the signal line sought Driving steps described in a clear order are, this order is for the procedure according to the Erfin not binding. It can because of the existing data organizations in a data processing system z. B. meaning tend to be more effective, in a first step the determination the actual values for all bit pattern sets and in the Store actual value memory IS; in a second step to form the reference values for all bit pattern sets and them as a reference value sequence in a reference value memory deposit and then in a third step for all signal lines in succession the sequence of reference values with the assigned to compare appropriate setpoints of the respective signal line.

Auch für den Nachweis, daß die an erster Stelle der Reihenfolge bezeichnete Signalleitung SL tatsächlich die gesuchte ist, kann z. B. der Verfahrensweg günstiger sein, zuerst für alle Bitmustersätze die binären Vergleichswerte zu erfassen und in einem Vergleichswertespeicher zu hinterlegen und danach in einem zweiten Schritt die Inhalte des Istwerte-Speichers IS und des Vergleichswertespeichers dem Vergleicher VG zuzufüh ren.Also for the proof that the first in the order designated signal line SL is actually the one sought, can e.g. B. the procedure may be cheaper, first for all Bit pattern sets to capture the binary comparison values and in to store a comparison value memory and then in the contents of the actual value memory IS in a second step and the comparison value memory to the comparator VG ren.

Claims

1. A method for determining a respective second signal line connected to a first printed circuit board, identified as having a fault, via a short-circuit bridge, with a computer-controlled test device,

- which is connected at least to input connections of the printed circuit board,
- which has a display unit,
- Which is provided with a probe tip for detecting digital levels and
- Which is connected to a test value memory in which a sequence of at least one input and one inner vector having bit pattern sets is stored, in which the input vector assigned to the input terminals of the printed circuit board, representing digital levels representing default values and the inner vector in response to the respective input vector contains expected setpoints on the signal lines of the low-rise building group, characterized in that
that first the probe tip (TS) is contacted with the first signal line (SLy) identified as disturbed,
that the input connections (EA) of the printed circuit board (FBG) are subjected to digital levels one after the other according to the default values (VW) from a respective set of bit patterns (B 1 , ..., Bn),
that an actual value is detected for each bit pattern set (B 1 , ..., Bn) using the probe tip (TS),
that the actual value is compared with the expected value on the first signal line (SLy) identified as disturbed by a first logic operator (L 1 ), which forms a reference value as a comparison result,
that the reference value is compared with the expected values on the remaining signal lines via a second logic operator (L 2 ),
that each signal line (SL) is assigned a counter (ZS) connected to the second logic operator (L 2 ), the counter reading of which is changed as a function of the comparison result formed by the second logic operator (L 2 ) and
that after passing through the bit pattern sets (B 1, ..., Bn), the signal lines (SL) in the order of the counts of their assigned counters (ZS) are noted as a supposed second signal line (SLx).

2. The method according to claim 1, characterized in that
that for the identification of the second signal line (SLx) the actual values detected by means of the probe tip (TS) are assigned to the respective bit pattern set and stored in an actual value memory (IS), that the probe tip (TS) with the first place in the sequence noted signal line is contacted,
that the input connections (EA) of the printed circuit board (FBG) are successively subjected to digital levels in accordance with the default values (VW) from the bit pattern sets,
that a binary comparison value is read at the probe tip (TS) for each bit pattern set, which is checked for equality with the actual value assigned to the relevant bit pattern set,
that in the absence of equality this signal line is deleted from the sequence and
that in the event that equality is determined for each bit pattern set, this signal line is confirmed as the actual second signal line on the display unit (AE).

3. The method according to any one of claims 1 or 2, characterized in that for a printed circuit board, on which, in the event of a short circuit of two signal lines, a digital level presented by a first binary value re prevails over a digital level represented by a two binary value, the first logic operator (L 1 ) forms a first binary value as a comparison result in the event that the actual value has the first binary value and the target value has the second binary value and in the case that the actual value has the second binary value as a comparison result forms the second binary value.

4. The method according to claim 3, characterized, that in those cases where the actual value is the first binary Value and the setpoint either the first or an indefinite has an unused comparison result is forming.

5. The method according to any one of claims 1 to 4, characterized in that the second logic operator (L 2 ) with a match between the reference value and the target value, the counter reading of the assigned counter (ZS) in a first direction and with complementary values in a second Direction adjusted by one counting unit.

6. The method according to claim 5, characterized in that in the event that the target value has an undetermined value and the reference value has a first or second binary value, the second logic operator (L 2 ) the counter reading by half a counting unit in the first direction adjusted.

7. The method according to any one of claims 3 to 6, characterized in that in the event that the reference value has the first and a target value has the second binary value and the bit pattern set associated with this reference value in the sequence of the bit pattern sets the first with a is the first binary value as a reference value, the second logic operator (L 2 ) forms an abort message (ABM), on the basis of which the signal line associated with this setpoint is eliminated from a further determination.

8. The method according to any one of claims 3 to 7, characterized in that the first logic operator (L 1 ) is assigned a sum counter (SZ), the counter reading with each first or second binary value formed by the first logic operator (L 1 ) in the same direction and is adjusted by one counting unit and that to form normalized counter readings after passing through the bit pattern sets, the counter readings of the counters are divided by the count of the totalizer.