DE3934864A1 - Prodn. of FET used for power amplifier, etc. - by simple self-alignment process from cpd. semiconductor of Gp.=3 and Gp.=5 elements - Google Patents
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Abstract
Description
Feldeffekttransistoren (FET) aus III-V-Verbindungshalbleitern werden aufgrund ihrer spezifischen Materialeigenschaften in Leistungsverstärkern für hohe Frequenzen und in digitalen Schaltkreisen für hohe Datenraten eingesetzt, sowie mit optoelektronischen Bauelementen sowohl hybrid als auch monolithisch integriert. Zur Optimierung der FET-Eigenschaften sind sehr schmale Gatelängen im Mikrometer- und Submikrometer bereich erforderlich. Parasitäre Kontakt- und Zuleitungs widerstände verschlechtern die Steilheit des FETs und müssen möglichst klein gehalten werden.Field effect transistors (FET) made of III-V compound semiconductors are due to their specific material properties in Power amplifiers for high frequencies and in digital Circuits used for high data rates, as well as with optoelectronic components both hybrid and integrated monolithically. To optimize the FET properties are very narrow gate lengths in the micrometer and submicrometer area required. Parasitic contact and supply line resistors deteriorate the steepness of the FET and must be kept as small as possible.
Da bei FETs sehr feine Kontaktstrukturen nötig sind, finden häufig selbstjustierende Techniken, wie z. B. die T-Gate- Technik (D. Wake e. a.: "A Self-Aligned InGaAs Junction Field- Effect Transistor Grown by MBE", IEEE Electron Device Letters EDL-5, 285-287 (1984)) oder die Gate-recessed-Technik (C.L. Cheng e. a.: "Silicon Oxide Enhanced Schottky Gate InGaAs FETs with a Self-Aligned Recessed Gate Structure" IEEE Electron Device Letters EDL-5, 511-514 (1984)) Anwendung. Mit ihrer Hilfe ist es möglich, Justierungsprobleme bei der Herstellung des schmalen Gatekontaktes zu umgehen. Gate-recessed-Techniken werden standardmäßig bei Schottky-Gate-FETs angewendet. Parasitär wirkende Kontaktwiderstände können durch eine hoch dotierte Halbleiterschicht (Kontaktschicht) verringert werden. Die Recess-Technik wird dazu verwendet, um in einem Graben, der in die oben liegende Kontaktschicht geätzt wird, in selbstjustierender Technik einen Kontakt zu erzeugen. Die n-Kontakte für Drain und Source werden anschließend in konventioneller Fotolack-Abhebetechnik durch einen Justierschritt erzeugt.Since very fine contact structures are necessary with FETs, find frequently self-adjusting techniques such as B. the T-gate Technology (D. Wake et al .: "A Self-Aligned InGaAs Junction Field- Effect Transistor Grown by MBE ", IEEE Electron Device Letters EDL-5, 285-287 (1984)) or the gate recessed technique (C.L. Cheng e. a .: "Silicon Oxide Enhanced Schottky Gate InGaAs FETs with a Self-Aligned Recessed Gate Structure "IEEE Electron Device Letters EDL-5, 511-514 (1984)) application. With their Help, it is possible to have adjustment problems during manufacture to bypass the narrow gate contact. Gate recessed techniques are used by default for Schottky gate FETs. Parasitic contact resistances can be caused by a high doped semiconductor layer (contact layer) can be reduced. The Recess technique is used to dig in a trench, which is etched into the contact layer above, in self-aligning technology to create a contact. The n contacts for drain and source are then in conventional photoresist removal technology by one Adjustment step generated.
Die Abstände der n-Kontakte, die sich aus den notwendigen Justierabständen ergeben, verschlechtern durch Erhöhen der Zuleitungswiderstände ebenfalls die FET-Eigenschaften. Bei einer neuen selbstjustierenden Technik ist es möglich, zusammen mit der selbstjustierenden Gatemetallisierung gleich zeitig den Abstand von Drain- und Sourcekontakten zu minimieren.The distances of the n contacts, which result from the necessary Adjustment distances result, deteriorate by increasing the Lead resistance also the FET properties. At a new self-adjusting technology it is possible together with the self-adjusting gate metallization the distance between drain and source contacts minimize.
Aufgabe der vorliegenden Erfindung ist es, ein Herstellungs verfahren für FETs anzugeben, bei dem kurze Gatelängen auf einfache Weise selbstjustierend hergestellt werden können.The object of the present invention is to produce to specify procedures for FETs in which short gate lengths can be easily produced in a self-adjusting manner.
Diese Aufgabe wird mit dem Verfahren mit den Verfahrensschritten gemäß Anspruch 1 gelöst. Weitere Ausgestaltungen ergeben sich aus den Unteransprüchen.This task is accomplished with the process with the process steps solved according to claim 1. Further configurations result from the subclaims.
Es folgt eine Beschreibung des erfindungsgemäßen Verfahrens anhand der Fig. 1 bis 11. Die Fig. 1 bis 4 zeigen die Verfahrensschritte zur Aufbringung der Kontaktierungen. Die Fig. 5 bis 9 zeigen die Schritte des erfindungsgemäßen Her stellungsverfahrens. Fig. 10 und 11 zeigen zwei Aus führungsformen des erfindungsgemäß hergestellten FETs im Quer schnitt.There follows a description of the method according to the invention with reference to FIGS. 1 to 11. FIGS. 1 to 4 show the method steps for applying the contacts. Figs. 5 to 9 show the steps of the inventive Her approval procedure. FIGS. 10 and 11 show two From EMBODIMENTS of the FET according to the invention in cross-section.
Das erfindungsgemäße Herstellungsverfahren kombiniert die Gate-recess Technik mit dem Verfahren zur Herstellung von selbstjustierten Metallisierungen aus der deutschen Patentan meldung mit dem amtlichen Aktenzeichen P 38 40 226.2. Dieses Verfahren wird nun zunächst anhand der Fig. 1 bis 4 be schrieben.The manufacturing method according to the invention combines the gate recess technique with the method for producing self-aligned metallizations from the German patent application with the official file number P 38 40 226.2. This method will now first be described with reference to FIGS. 1 to 4.
Dieses Verfahren zur Herstellung von selbstjustierten Metallisierungen beruht auf der Tatsache, daß Gold, das über steilen Kanten aufgedampft wird, an den Kanten nur einen porösen Schichtanteil bildet und an dieser Stelle durch nach trägliches Ätzen wieder geöffnet werden kann, ohne daß die restliche Goldschicht dabei zerstört wird. Bei diesem Ver fahren wird die Oberfläche eines Halbleiterkörpers 2 mit einer Struktur versehen, die im Falle eines FET, z. B. aus einem Steg 1 längs des Gate-Bereichs besteht (Fig. 1). Es wird im weiteren dieses Ausführungsbeispiel mit einem Steg 1 beschrieben, eben so ist es aber möglich, kompliziertere Metallisierungen selbstjustiert mit diesem Verfahren herzustellen. Wesentlich dabei ist, daß die Flanken des Stegs 1 so steil sind, daß sich hinreichend scharfe Kanten an der Oberseite ergeben. Der Winkel 8 der Stegflanken, gemessen zur Oberfläche des Halb leiterkörpers 2, auf der der Steg 1 aufgebracht ist, sollte mindestens 50° betragen. Das Material des Stegs 1 kann Halb leitermaterial, eine Isolationsschicht, die durch Trocken ätzen erzeugt wurde, oder eine Metallisierung, z. B. Aluminium oder Wolframsilizid, sein, wobei dieses Metall allerdings nicht die für den nachfolgenden Ätzschritt wesentliche Metallkomponente enthalten darf.This process for producing self-aligned metallizations is based on the fact that gold, which is vapor-deposited over steep edges, only forms a porous layer portion at the edges and can be opened again at this point by subsequent etching without the remaining gold layer being destroyed becomes. In this method, the surface of a semiconductor body 2 is provided with a structure which, in the case of an FET, for. B. consists of a web 1 along the gate region ( Fig. 1). This exemplary embodiment is described below with a web 1 , but it is also possible in this way to produce more complicated metallizations in a self-aligned manner using this method. It is essential that the flanks of the web 1 are so steep that there are sufficiently sharp edges on the top. The angle 8 of the web flanks, measured to the surface of the semiconductor body 2 on which the web 1 is applied, should be at least 50 °. The material of the web 1 can be semi-conductor material, an insulation layer which was produced by dry etching, or a metallization, e.g. As aluminum or tungsten silicide, but this metal may not contain the essential metal component for the subsequent etching step.
Auf die mit dem Steg 1 versehene Oberfläche des Halbleiter körpers 2 wird dann ganzflächig eine erste Metallisierungs schicht 3 aufgebracht, wobei diese Metallisierungsschicht in einem ersten Anteil 13 auf der Oberfläche des Halbleiterkörpers 2 und in einem zweiten Anteil 23 auf der Stegoberfläche auf dampft. Diese erste Metallisierungsschicht 3 kann z. B. aus Titan, Titan/Platin oder einer Gold-Germanium-Legierung bestehen. Auf die erste Metallisierungsschicht 3 wird eine zweite Metallisierungsschicht 4 mit einem ersten Anteil 14 auf dem ersten Anteil 13 der ersten Metallisierungsschicht und einem zweiten Anteil 24 auf dem zweiten Anteil 23 der ersten Metallisierungsschicht aufgedampft. Diese zweite Metallisierungsschicht 4 besteht z. B. aus Gold, das über den Stegkanten porös zusammenwächst. Um diese Metallisierungsschicht 4 aus Gold an den Kanten des Stegs durch Ätzen wieder öffnen zu können, sollte der Steg mindestens 0,1 µm hoch sein und die Goldschicht etwa 0,5 bis 2 µm dick sein.A first metallization layer 3 is then applied over the entire surface of the surface of the semiconductor body 2 provided with the web 1 , this metallization layer evaporating in a first portion 13 on the surface of the semiconductor body 2 and in a second portion 23 on the web surface. This first metallization layer 3 can, for. B. consist of titanium, titanium / platinum or a gold-germanium alloy. A second metallization layer 4 is vapor-deposited with a first portion 14 on the first portion 13 of the first metallization layer and a second portion 24 on the second portion 23 of the first metallization layer on the first metallization layer. 3 This second metallization layer 4 consists, for. B. made of gold, which grows together porously over the web edges. In order to be able to open this metallization layer 4 made of gold at the edges of the web again by etching, the web should be at least 0.1 μm high and the gold layer should be about 0.5 to 2 μm thick.
Wesentlich ist, daß die zweite Metallisierungsschicht 4 an den Kanten des Stegs 1 so porös aufwächst, daß es möglich ist, in einem weiteren Verfahrensschritt gemäß Fig. 3 an den Grenzen zwischen dem ersten Anteil 14 der zweiten Metallisierungs schicht und dem zweiten Anteil 24 der zweiten Metallisierungs schicht diese zweite Metallisierungsschicht 4 durch Ätzen zu zwei Spalten seitlich des Stegs 1 zu öffnen. Durch die Zeit dauer des Ätzprozesses kann die Basisbreite 6 dieser Spalte festgelegt werden. Nach dem Ätzen ist der untere Teil des zweiten Anteils 24 der zweiten Metallisierungsschicht gegen über den oberen Kanten dieses zweiten Anteils 24 der zweiten Metallisierungsschicht 4 um einen Rücksprung 5 nach innen ver setzt. Der dabei freigegebene Anteil des zweiten Anteils 23 der ersten Metallisierungsschicht 3 und der in dem Spalt auf der Oberfläche des Halbleiterkörpers 2 befindliche Anteil des ersten Anteils 13 dieser ersten Metallisierungsschicht 3 werden auch noch weggeätzt. Die gesamte Spaltbreite 7 ist in Fig. 4 eingezeichnet. Die erste Metallisierungsschicht 3 kann auch entfallen oder ebenfalls aus Gold sein. Wenn die erste Metallisierungsschicht 3 Titan ist, werden die Anteile in den Spalten durch einen zusätzlichen naßchemischen Ätzschritt ent fernt; wenn die erste Metallisierungsschicht 3 Platin ist, ist ein Trockenätzschritt erforderlich. Dabei kann jedoch die aus Gold bestehende zweite Metallisierungsschicht 4 direkt als Maske dienen.It is essential that the second metallization layer 4 grows so porously on the edges of the web 1 that it is possible in a further method step according to FIG. 3 at the borders between the first portion 14 of the second metallization layer and the second portion 24 of the second Metallization layer to open this second metallization layer 4 by etching to two columns on the side of the web 1 . The base width 6 of this column can be determined by the time duration of the etching process. After the etching, the lower part of the second portion 24 of the second metallization layer is offset against the upper edges of this second portion 24 of the second metallization layer 4 by a recess 5 towards the inside. The released portion of the second portion 23 of the first metallization layer 3 and the portion of the first portion 13 of this first metallization layer 3 located in the gap on the surface of the semiconductor body 2 are also etched away. The entire gap width 7 is shown in FIG. 4. The first metallization layer 3 can also be omitted or can also be made of gold. If the first metallization layer 3 is titanium, the fractions in the gaps are removed by an additional wet chemical etching step; if the first metallization layer 3 is platinum, a dry etching step is required. However, the second metallization layer 4 made of gold can serve directly as a mask.
Dieses Herstellungsverfahren für selbstjustierte Metallisierungen ermöglicht die Prozeßfolge in dem er findungsgemäßen Verfahren, die nun anhand der Fig. 5 bis 9 dargestellt wird. Auf einem Halbleiterkörper 2, der z. B. semiisolierend sein kann, wird eine Halbleiterschichtfolge aufgewachsen, die mindestens eine Kanalschicht 9 und darauf eine hochdotierte Kontaktschicht 10 enthält. Auf die Kontakt schicht 10 wird eine Maske 11 aufgebracht, die z. B. aus SiNx, Al2O3 oder SiO2 bestehen kann. Diese Maske 11 dient zur lokalen Entfernung der Kontaktschicht 10 durch z. B. reaktives Ionenätzen (RIE) oder durch reaktives Ionenstrahlätzen (RIBE). In diesem Ätzschritt wird im Bereich des auszubildenden Gates ein Graben in die Kontaktschicht 10 geätzt. Dabei entstehen in Form der oberen Kanten dieses Grabens die für die anschließend erfolgende selbstjustierende Kontaktmetallisierung nach dem oben beschriebenen Verfahren benötigten Kanten in der Halb leiterschichtstruktur. Die Flanken des Grabens werden für die Anwendung des Metallisierungsverfahrens ausreichend steil aus geätzt.This manufacturing method for self-aligned metallizations enables the process sequence in the inventive method, which is now shown with reference to FIGS. 5 to 9. On a semiconductor body 2 , the z. B. can be semi-insulating, a semiconductor layer sequence is grown, which contains at least one channel layer 9 and thereon a highly doped contact layer 10 . On the contact layer 10 , a mask 11 is applied, the z. B. may consist of SiN x , Al 2 O 3 or SiO 2 . This mask 11 is used for local removal of the contact layer 10 by z. B. reactive ion etching (RIE) or by reactive ion beam etching (RIBE). In this etching step, a trench is etched into the contact layer 10 in the region of the gate to be formed. In the form of the upper edges of this trench, the edges required for the subsequent self-adjusting contact metallization according to the method described above arise in the semiconductor layer structure. The flanks of the trench are etched out steep enough for the application of the metallization process.
Fig. 5 zeigt im Querschnitt den Halbleiterkörper 2 mit der darauf aufgewachsenen Kanalschicht 9 (z. B. n⁺-dotiert) und der Kontaktschicht 10 (n++-dotiert). Fig. 6 zeigt zusätzlich die aufgebrachte Maske 11. In Fig. 7 ist das Ausätzen (RIE) des Grabens in die Kontaktschicht 10 mit Pfeilen dargestellt. Fig. 5 shows in cross section the semiconductor body 2 with the grown thereon channel layer 9 (z. B. n⁺-doped) and the contact layer 10 (n ++ doped). Fig. 6 also shows the applied mask 11. In Fig. 7, the etching (RIE) of the trench is shown in the contact layer 10 with arrows.
Bei dem erfindungsgemäßen Verfahren besteht die Möglichkeit, den schmalen Gatebereich mit Ionenimplantation bzw. Diffusion zu dotieren, wie es in Fig. 8 dargestellt ist. Dadurch wird ein umdotierter (in vorliegendem Ausführungsbeispiel p⁺- Dotierung) Gatebereich 12 ausgebildet. Das Einbringen dieser Dotierung i ist in Fig. 8 durch Pfeile dargestellt. Die Maske 11 ist bei diesem Verfahrensschritt noch auf der Kontakt schicht 10. Bei dem Prozeßschritt in Fig. 8 wurde die Kontakt schicht 10 im Bereich des Grabens (Öffnung der Maske 11) voll ständig weggeätzt, so daß der Gatebereich 12 in einem oberen Schichtanteil der Kanalschicht 9 hergestellt wird.In the method according to the invention, there is the possibility of doping the narrow gate region with ion implantation or diffusion, as shown in FIG. 8. A redoped (in the present exemplary embodiment p⁺-doping) gate region 12 is thereby formed. The introduction of this doping i is shown in FIG. 8 by arrows. In this method step, the mask 11 is still on the contact layer 10 . In the process step in FIG. 8, the contact layer 10 in the region of the trench (opening of the mask 11 ) was completely etched away, so that the gate region 12 is produced in an upper layer portion of the channel layer 9 .
Nach dem ganzflächigen Entfernen der Maske 11 wird die Metallisierung entsprechend dem oben beschriebenen Verfahren aufgebracht. Danach erhält man den Aufbau nach Fig. 9 mit dem Drainkontakt 20, dem Gatekontakt 21 und dem Sourcekontakt 22. Das Metallisierungsverfahren kann entsprechend den Erforder nissen bei der Herstellung des betreffenden FETs abgewandelt werden, insbesondere ist die Zahl der aufgebrachten Metallisierungsschichten nicht festgelegt. Wesentlich ist, daß eine an den Kanten porös aufwachsende Metallisierungsschicht aufgebracht wird, die sich an den Kanten des Grabens ent sprechend rückätzen läßt, so daß die Metallisierungen von Drain, Gate und Source elektrisch voneinander getrennt sind. Dabei ist es möglich, auch bei kleiner Gatelänge eine selbst justierende Kontaktierung auf einfache Weise herzustellen. After the mask 11 has been removed from the entire surface, the metallization is applied in accordance with the method described above. Thereafter 9 one obtains the structure shown in FIG. 20 with the drain contact, the gate contact 21 and source contact 22. The metallization process can be modified according to the requirements in the manufacture of the FET in question, in particular the number of metallization layers applied is not fixed. It is essential that a metallization layer growing porously on the edges is applied, which can be etched back accordingly at the edges of the trench, so that the metallizations of the drain, gate and source are electrically separated from one another. It is possible to easily establish a self-adjusting contact even with a small gate length.
Werden nach dem erfindungsgemaßen Verfahren FETs ohne sperrenden pn-Übergang, wie z. B. Schottky-Gate-FETs herge stellt, wird der Graben soweit geätzt, daß im Bereich dieses Grabens die Kontaktschicht 10 vollständig weggeätzt und die darunterliegende Kanalschicht 9 freigelegt wird. Für die Kanalschicht 9 wird eine von der Kontaktschicht 10 verschiedene Mischkristallzusammensetzung des III-V-Halbleitermateriales gewählt, wenn ein Heterostruktur-Schottky-FET (HFET) herge stellt wird. Die Kontaktschicht 10 wird dann selektiv geätzt, wobei die Kanalschicht 9 als Ätzstoppschicht wirkt. In diesen Fällen entfällt dann die Dotierung durch Implantation oder Diffusion, und es wird mit dem Aufbringen der Metallisierung gleichzeitig der Schottkykontakt im Gatebereich und der ohmsche Kontakt (Source-Kontakt und Drain-Kontakt) auf der hochdotierten Kontaktschicht 10 hergestellt.Are FETs without blocking pn junction, such as. B. Schottky gate FETs Herge provides, the trench is etched so far that the contact layer 10 is completely etched away in the region of this trench and the underlying channel layer 9 is exposed. For the channel layer 9 , a mixed crystal composition of the III-V semiconductor material different from the contact layer 10 is selected if a heterostructural Schottky FET (HFET) is being produced. The contact layer 10 is then selectively etched, the channel layer 9 acting as an etch stop layer. In these cases, the doping by implantation or diffusion is then omitted, and the Schottky contact in the gate region and the ohmic contact (source contact and drain contact) on the highly doped contact layer 10 are produced simultaneously with the application of the metallization.
In Fig. 10 und 11 sind zwei besonders vorteilhafte Aus führungsformen von nach dem erfindungsgemäßen Verfahren herge stellten FETs dargestellt. Fig. 10 zeigt einen vollimplantierten InP-JFET mit einem semiisolierenden Halbleiterkörper 2 (z. B. InP:Fe). Die Kanalschicht 9 ist n⁺-InP; die Kontaktschicht 10 ist n++-InP. Eine erste weitere Schicht 17 aus p-InP ist zwischen dem Halbleiterkörper 2 und der Kanalschicht 9 aufge wachsen.In Figs. 10 and 11 are two especially advantageous forms of execution from process of the invention manufactured in, FETs shown. Fig. 10 shows a totally implanted InP JFET with a semi-insulating semiconductor body 2 (for example InP. Fe). The channel layer 9 is n⁺-InP; the contact layer 10 is n ++ -InP. A first further layer 17 made of p-InP is grown between the semiconductor body 2 and the channel layer 9 .
Fig. 11 zeigt einen FET mit einem semiisolierenden Halbleiter körper 2 aus z. B. InP, darauf aufgewachsen einer ersten weiteren Schicht 17 aus z. B. p-InP, einer zweiten weiteren Schicht 18 aus z. B. n⁻-InGaAs, einer Kanalschicht 9 aus z. B. n⁺-InGaAs, einer dritten weiteren Schicht 19 aus z. B. n-InP und der Kontaktschicht 10 aus z. B. n⁺-InGaAs. Von der Kontakt schicht 10 ist im Bereich des Gates ein dünner Schichtanteil stehengeblieben. Der Gatebereich 12, der p⁺-leitend umdotiert ist, umfaßt diesen dünnen Schichtanteil der Kontaktschicht 10, den darunter befindlichen Anteil der dritten weiteren Schicht 9 und gegebenenfalls einen Schichtanteil der Kanalschicht 9. Entscheidend dabei ist, daß in dem Verfahrensschritt zur Umdotierung des Gatebereiches 12 in dem nach dem Ätzen des Grabens verbliebenen Schichtanteil der Kontaktschicht 10 aus InGaAs eine hohe Anreicherung des p-Dotierstoffes erfolgt, wo durch der Gatewiderstand wesentlich verringert wird. Nach dem selbstjustierenden Aufbringen der Metallisierungen wird durch naßchemisches Ätzen das InGaAs-Material im Bereich des an der Grenze des Gatebereiches 12 befindlichen pn-Überganges ent fernt, was zur Verringerung von Leckströmen führt. In den Spalten zwischen Sourcekontakt 20 und Gatekontakt 21 bzw. zwischen Gatekontakt 21 und Drainkontakt 22 wird dabei also die dritte weitere Schicht 19 freigelegt. Die Metallisierungen dienen dabei als Maske. Die Ätzlösung wird vorzugsweise so gewählt, daß das InGaAs selektiv geätzt und das InP der dritten weiteren Schicht 19 nicht mit abgetragen wird und auf diese Weise ein automatisches Stoppen des Ätzprozesses an dieser dritten weiteren Schicht 19 gewährleistet ist. Diese Eigenschaft hat u. a. die Ätzlösung H2SO4 : H2O2 : H2O im Verhältnis 1 : 1 : 50. Fig. 11 shows a FET with a semi-insulating semiconductor body 2 from z. B. InP, grown on a first further layer 17 of z. B. p-InP, a second further layer 18 of z. B. n⁻-InGaAs, a channel layer 9 of z. B. n⁺-InGaAs, a third further layer 19 of z. B. n-InP and the contact layer 10 from z. B. n⁺-InGaAs. From the contact layer 10 , a thin layer portion has remained in the area of the gate. The gate region 12 , which is doped in a p leit-conducting manner, comprises this thin layer portion of the contact layer 10 , the portion of the third further layer 9 underneath, and optionally a layer portion of the channel layer 9 . The decisive factor here is that in the process step for redoping the gate region 12 in the layer portion of the contact layer 10 made of InGaAs remaining after the trench has been etched, there is a high concentration of the p-dopant, where the gate resistance significantly reduces. After the self-aligning application of the metallizations, the InGaAs material is removed by wet chemical etching in the region of the pn junction located at the boundary of the gate region 12 , which leads to the reduction of leakage currents. The third further layer 19 is thus exposed in the columns between source contact 20 and gate contact 21 or between gate contact 21 and drain contact 22 . The metallizations serve as a mask. The etching solution is preferably selected such that the InGaAs is selectively etched and the InP of the third further layer 19 is not removed, and in this way an automatic stopping of the etching process on this third further layer 19 is ensured. This property has the etching solution H 2 SO 4 : H 2 O 2 : H 2 O in a ratio of 1: 1: 50.
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| DE3934864A DE3934864A1 (en) | 1989-10-19 | 1989-10-19 | Prodn. of FET used for power amplifier, etc. - by simple self-alignment process from cpd. semiconductor of Gp.=3 and Gp.=5 elements |
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| DE3934864A DE3934864A1 (en) | 1989-10-19 | 1989-10-19 | Prodn. of FET used for power amplifier, etc. - by simple self-alignment process from cpd. semiconductor of Gp.=3 and Gp.=5 elements |
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|---|---|---|---|---|
| US9766171B2 (en) | 2014-03-17 | 2017-09-19 | Columbia Insurance Company | Devices, systems and method for flooring performance testing |
-
1989
- 1989-10-19 DE DE3934864A patent/DE3934864A1/en not_active Withdrawn
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