DE3927192A1 - Level converter circuit with two MOSFET(s) - has drain electrode of third MOSFET coupled to drain-source path of second MOSFET - Google Patents
Level converter circuit with two MOSFET(s) - has drain electrode of third MOSFET coupled to drain-source path of second MOSFETInfo
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Abstract
Description
Die Erfindung betrifft eine Schaltungsanordnung zur Pegelumsetzung gemäß dem Oberbegriff des Anspruches 1.The invention relates to a circuit arrangement for Level conversion according to the preamble of claim 1.
Eine solche Schaltungsanordnung ist aus der Druck schrift "Elektronikinformationen", Nr. 7/8, 1985, Seite 26, Bild 5 und zugehörige Beschreibung bekannt und ist in der Fig. 1 wiedergegeben. Dort ist mit Q1 und Q2 ein erster und zweiter MOS-Transistor bezeichnet, die als CMOS-Inverter verschaltet sind, indem der erste MOS-Transistor Q1 bzw. der zweite MOS-Transistor Q2 vom n-Kanal- bzw. p-Kanaltyp ist. In üblicher Weise bilden hierbei die beiden Gate-Elektroden der Transistoren Q1 und Q2 den Eingang UE und ihre verbundenen Drain-Elek troden den Ausgang UA der Schaltung, während die Source-Elektrode und der Substratanschluß des ersten Transistors Q1 auf dem Bezugspotential der Schaltung liegen. Zur Erreichung eines TTL-kompatiblen Eingangs pegels ist zwischen der Source-Elektrode des zweiten Transistors Q2 und der Betriebsspannungsquelle UCC eine Diode in Durchlaßrichtung geschaltet. Schließlich ist der Substratanschluß des zweiten Transistors Q2 auf das Potential der Betriebsspannungsquelle UCC gelegt. So lassen sich mit dieser bekannten Schaltung die auf den Eingang UE gegebenen TTL-Pegel auf am Ausgang abgreif bare CMOS-Pegel umsetzen, wobei die Betriebsspannungs quelle UCC einen Wert von beispielsweise + 5 Volt auf weist und die logischen Pegel auf das Bezugspotential der Schaltung, also auf OV bezogen sind.Such a circuit arrangement is known from the print "Electronics Information", No. 7/8, 1985, page 26, Figure 5 and associated description and is shown in FIG. 1. There, Q 1 and Q 2 denote a first and a second MOS transistor, which are connected as a CMOS inverter, in that the first MOS transistor Q 1 and the second MOS transistor Q 2 from the n-channel and p -Channel type is. In a conventional manner, the two gate electrodes of transistors Q 1 and Q 2 form the input UE and their connected drain electrodes form the output UA of the circuit, while the source electrode and the substrate connection of the first transistor Q 1 are at the reference potential of the Circuit lie. To achieve a TTL-compatible input level, a diode is connected in the forward direction between the source electrode of the second transistor Q 2 and the operating voltage source UCC. Finally, the substrate connection of the second transistor Q 2 is connected to the potential of the operating voltage source UCC. With this known circuit, the TTL levels given at the input UE can be converted to CMOS levels that can be tapped at the output, the operating voltage source UCC having a value of, for example, + 5 volts and the logic levels relating to the reference potential of the circuit, are related to OV.
Im folgenden soll die Funktion dieses bekannten Pegel umsetzers gemäß der Fig. 1 kurz erläutert werden. Da für ein H-Pegel das niedrigste TTL-Potential (ca. 2,2 V) kleiner als das niedrigste CMOS-Potential (ca. 3,5 V) ist, ergibt sich zunächst eine Unverträglichkeit. Diese Situation ist in Fig. 2 dargestellt, die eine Übertra gungskennlinie 1 eines CMOS-Inverters mit dem zugehöri gen Pegelbereich für H- und L-Pegel sowie dem H- und L-Bereich für TTL-Pegel darstellt. Hiernach fällt der niedrigste Wert für den H-Bereich eines TTL-Pegels in den verbotenen Bereich (1,5 V-3,5 V) - der den Stör abstand darstellt - der CMOS-Übertragungskennlinie 1. Der zu dieser Übertragungskennlinie gehörige CMOS- Inverter schaltet bei einer Betriebsspannung von +5 V bei der halben Betriebsspannung, also bei ca. +2,5 V um.The function of this known level converter according to FIG. 1 will be briefly explained below. Since the lowest TTL potential (approx. 2.2 V) is lower than the lowest CMOS potential (approx. 3.5 V) for an H level, there is initially an incompatibility. This situation is shown in Fig. 2, which shows a transmission characteristic 1 of a CMOS inverter with the associated level range for H and L levels and the H and L range for TTL levels. After this, the lowest value for the H range of a TTL level falls within the forbidden range (1.5 V - 3.5 V) - which represents the signal-to-noise ratio - of the CMOS transmission characteristic 1 . The CMOS inverter belonging to this transmission characteristic switches over at an operating voltage of +5 V at half the operating voltage, ie at approx. +2.5 V.
Liegt nun am Eingang UE der Schaltung gemäß Fig. 1 der H-Pegel mit einem Spannungspegel von +2,2 V an, schaltet der erste Transistor Q1 durch, während der zweite Tran sistor Q2 in den sicher sperrenden Zustand geführt wird. Das sichere Sperren des zweiten Transistors Q2 wird durch die Diode D3 erreicht, indem mit ihr eine Substratsspannung USub erzeugt wird, wodurch der abso lute Wert der Schwellenspannung des zweiten Transistors Q2 gemäß der bekannten Formel1 at the input UE of the circuit shown in FIG. 1 with a voltage level of +2.2 V, the first transistor Q 1 turns on, while the second transistor Q 2 is led into the safe blocking state. The safe blocking of the second transistor Q 2 is achieved by the diode D 3 by using it to generate a substrate voltage U Sub , as a result of which the absolute value of the threshold voltage of the second transistor Q 2 according to the known formula
erhöht wird.is increased.
Hierbei bedeutet VΦ das Fermipotential und γ eine Konstante. Als Ergebnis dieser Maßnahme verschiebt sich die Übertragungskennlinie des zweiten Transistors Q2 von der Kurve 1 zu der Kurve 2 gemäß der Fig. 2, mit der Folge, daß der Abstand zwischen dem L-Bereich und dem H-Bereich der TTL-Pegel im Bereich des absteigenden Astes der Kennlinie 2 liegt und darüber hinaus einen ausreichenden Störabstand sicherstellt.Here V Φ means the Fermipotential and γ a constant. As a result of this measure, the transfer characteristic of the second transistor Q 2 shifts from curve 1 to curve 2 according to FIG. 2, with the result that the distance between the L region and the H region of the TTL level in the region of the descending branch of characteristic curve 2 and also ensures a sufficient signal-to-noise ratio.
Die bekannte Schaltung gemäß Fig. 1 weist jedoch den Nachteil auf, daß die Diode D3 nur mit hohem technolo gischem Aufwand in die CMOS-Schaltung zu integrieren ist, da zusätzliche Masken und somit auch zusätzliche Verfahrensschritte durchzuführen sind. Darüber hinaus ist beispielsweise für eine Diodenspannung von 1,1 V eine Dotierung von ca. 1022 Atome/cm3 notwendig, was schon zu einer Degeneration des Halbleiters führt. Ferner bewirkt eine solche Diode auch hohe parasitäre Kapazitäten, die die Schaltgeschwindigkeit wesentlich herabsetzen.However, the known circuit according to FIG. 1 has the disadvantage that the diode D 3 can only be integrated into the CMOS circuit with high technological expenditure, since additional masks and thus also additional method steps are to be carried out. In addition, a doping of approximately 10 22 atoms / cm 3 is necessary for a diode voltage of 1.1 V, which already leads to a degeneration of the semiconductor. Furthermore, such a diode also causes high parasitic capacitances, which significantly reduce the switching speed.
Die Aufgabe der Erfindung besteht daher darin, eine Schaltungsanordnung der eingangs genannten Art anzu geben, der TTL-kompatible Eingangspegel zuführbar sind, die ferner mittels eines CMOS-Standardprozesses ohne zusätzliche Prozeßschritte herstellbar ist sowie eine hohe Schaltgeschwindigkeit aufweist.The object of the invention is therefore a Circuit arrangement of the type mentioned the TTL-compatible input levels can be fed, which also by means of a standard CMOS process without additional process steps can be produced and a has high switching speed.
Die Lösung dieser Aufgabe ist durch die kennzeichnenden Merkmale des Anspruches 1 gegeben.The solution to this problem is through the characteristic Features of claim 1 given.
Das Wesen der Erfindung besteht demnach darin, statt der in der bekannten Schaltung nach Fig. 1 eingesetz ten Diode einen weiteren MOS-Transistor in Diodenschal tung zu verwenden. Dieser weitere MOS-Transistor bedingt wegen den geringen parasitären Kapazitäten eine hohe Schaltgeschwindigkeit und erfordert bei der Herstellung der Schaltung keine dem CMOS-Prozeß fremden Prozeß schritte.The essence of the invention is therefore to use a further MOS transistor in diode switching device instead of the diode used in the known circuit according to FIG. 1. This additional MOS transistor requires a high switching speed because of the low parasitic capacitances and does not require any steps that are foreign to the CMOS process in the manufacture of the circuit.
Im folgenden soll die Erfindung anhand von Ausführungs beispielen in Verbindung mit den Zeichnungen näher erläutert werden. Es zeigen:In the following, the invention is based on the embodiment examples in connection with the drawings are explained. Show it:
Fig. 3 ein erstes Ausführungsbeispiel einer erfin dungsgemäßen Schaltungsanordnung, Fig. 3 shows a first embodiment of a circuit arrangement OF INVENTION to the invention,
Fig. 4 ein zweites Ausführungsbeispiel einer erfin dungsgemäßen Schaltungsanordnung, Fig. 4 shows a second embodiment of a circuit arrangement OF INVENTION to the invention,
Fig. 5 Übertragungskennlinien der Schaltung gemäß den Fig. 3 und 4 mit den Pegeldiagrammen für TTL- und CMOS-Pegel, Fig. 5 transfer characteristics of the circuit shown in FIGS. 3 and 4, with the level diagrams for TTL and CMOS level
Fig. 6a Eingangs- und Ausgangsimpulsdiagramme für die Schaltungsanordnung gemäß Fig. 3, und Fig. 6a input and output pulse diagrams for the circuit arrangement of FIG. 3, and
Fig. 6b Eingangs- und Ausgangsimpulsdiagramme für die Schaltungsanordnung gemäß Fig. 4. Fig. 6b input and output pulse diagrams for the circuit of Fig. 4.
In der Schaltungsanordnung gemäß Fig. 3 ist mit T1 bzw. T2 ein erster p-Kanaltransistor bzw. ein zweiter n-Kanaltransistor bezeichnet. Diese beiden MOS-Transis toren T1 und T2 bilden einen CMOS-Inverter, indem die beiden Gate-Elektroden zu einem Eingang UE und die beiden Drain-Elektroden zu einem Ausgang UA verbunden sind. Die Source-Elektrode sowie der Substratanschluß des ersten Transistors T1 ist mit einer ersten Betriebs spannungsquelle UEE verbunden. Schließlich verbindet die Source-Drain-Strecke eines dritten n-Kanaltransis tors T3 die Drain-Elektrode des zweiten MOS-Transistors T2 mit einer zweiten Betriebsspannungsquelle USS, wobei die Gate-Elektrode dieses dritten MOS-Transistors T3 mit dessen Drain-Elektrode verbunden ist, während die Substratanschlüsse dieses dritten Transistors T3 sowie des zweiten Transistors T2 auf dem Potential der zwei ten Betriebsspannungsquelle USS liegen.In the circuit arrangement according to FIG. 3, T 1 and T 2 denote a first p-channel transistor and a second n-channel transistor, respectively. These two MOS transistors T 1 and T 2 form a CMOS inverter in that the two gate electrodes are connected to an input UE and the two drain electrodes are connected to an output UA. The source electrode and the substrate connection of the first transistor T 1 is connected to a first operating voltage source UEE. Finally, the source-drain path of a third n-channel transistor T 3 connects the drain electrode of the second MOS transistor T 2 to a second operating voltage source U SS , the gate electrode of this third MOS transistor T 3 having its drain Electrode is connected, while the substrate connections of this third transistor T 3 and the second transistor T 2 are at the potential of the two th operating voltage source U SS .
Nachfolgend soll die Funktion dieser Schaltung gemäß Fig. 3 im Zusammenhang mit den Fig. 5 und 6a er läutert werden, wobei der Spannungswert für die erste Betriebsspannungsquelle UEE bzw. für die zweite Be triebsspannungsquelle USS +5 V bzw. -5 V betragen soll. Die dem Eingang UE zugeführten TTL-Pegel werden auf die Mittenspannung, also auf 0 V bezogen, wobei der zuge hörige Pegelbereich in dem Pegeldiagramm der Fig. 5 mit TTL-Pegelbereich I bezeichnet ist, wonach der L-Be reich den Bereich von 0 V bis +0,4 V und der H-Bereich den Bereich von +2,2 V bis +5 umfaßt. Die Übertragungs kennlinie 1 in dieser Fig. 5 beschreibt das Schaltver halten eines CMOS-Inverters ohne einen dritten MOS- Transistor T3, wobei der Schaltpunkt bei ca. 0 V liegt und der Pegelhub ca. 10 V beträgt. Der dazugehörige Pegelbereich ist in der Fig. 5 dargestellt und mit CMOS-Pegelbereich bezeichnet, wobei der L-Bereich den Spannungsbereich von -5 V bis -3,5 V und der H-Bereich einen Spannungsbereich von +3 V bis +5 V umfaßt. Da jedoch die TTL-Pegel nur einen Pegelhub von 5 V auf weisen, muß die Schaltung gemäß Fig. 3 den H-Bereich des TTL-Pegelbereiches I in den L-Bereich des CMOS- Pegelbereiches umsetzen - in der Fig. 5 durch einen gestrichelten Pfeil dargestellt. Dies wird mit dem als Diode geschalteten dritten MOS-Transistor T3 erreicht, indem an dem zweiten MOS-Transistor T2 eine Substrat spannung USub erzeugt wird, mit der Folge, daß die Schwellenspannung dieses zweiten Transistors T2 erhöht wird, wie schon eingangs bei der Erläuterung der Schal tung gemäß Fig. 1 erklärt wurde. Die hier zugehörige Übertragungskennlinie ist in der Fig. 5 mit dem Be zugszeichen 2 versehen, die gegenüber der Übertragungs kennlinie 1 zu größeren Werten hin verschoben ist. Liegt nun am Eingang UE ein High-Pegel mit einem Pegel wert von +2,2 V an, wird der erste Transistor T1 in den sperrenden Zustand versetzt, während der zweite Tran sistor T2 leitet, wodurch an dem auf den Spannungswert der zweiten Betriebsspannungsquelle USS, also auf -5 V bezogene Ausgang UA der an dem 3. Transistor T3 ab fallende Spannungsabfall abgreifbar ist. Dieser L-Pegel ist in dem unteren Impulsdiagramm der Fig. 6a einge zeichnet mit einem Pegelwert von (-5 + x)V, wobei der Wert x der Spannungsabfall an dem dritten Transistor T3 darstellt. Erscheint nun am Eingang UE ein Low-Pegel mit einem Pegelwert von 0 V, sperrt der Transistor T2, wogegen der Transistor T1 nun leitend wird. Hierdurch wird der Ausgang UA auf das Potential der ersten Be triebsspannungsquelle UEE, also auf +5 V gelegt. Dieser High-Pegel ist ebenfalls in dem unteren Impulsdiagramm der Fig. 6a eingezeichnet.Subsequently, the function is to this circuit of FIG. 3 in conjunction with FIGS. 5 and 6 it will be explained, wherein the voltage value for the first operating voltage source U EE or for the second Be operating voltage source be U SS +5 V and -5 V should. The TTL levels supplied to the input U E are related to the center voltage, that is to say 0 V, the associated level range being designated TTL level range I in the level diagram in FIG. 5, after which the L range is the range from 0 V to +0.4 V and the H range covers the range from +2.2 V to +5. The transmission curve 1 in this FIG. 5 describes the Schaltver hold a CMOS inverter without a third MOS transistor T 3, wherein the switching point is about 0 V and the level swing is approximately 10 volts. The associated level range is shown in FIG. 5 and designated CMOS level range, the L range comprising the voltage range from -5 V to -3.5 V and the H range covering a voltage range from +3 V to +5 V. . However, since the TTL levels only have a level swing of 5 V, the circuit according to FIG. 3 must convert the H range of the TTL level range I into the L range of the CMOS level range - in FIG. 5 by a dashed line Arrow shown. This is achieved with the third MOS transistor T 3 connected as a diode by generating a substrate voltage U Sub on the second MOS transistor T 2 , with the result that the threshold voltage of this second transistor T 2 is increased, as already mentioned at the beginning was explained in the explanation of the scarf device according to FIG. 1. The associated transmission characteristic curve is provided with the reference number 2 in FIG. 5, which is shifted towards the transmission curve 1 to larger values. Now there is a high level at the input U E with a level value of +2.2 V, the first transistor T 1 is placed in the blocking state, while the second transistor T 2 conducts, causing the voltage to the second operating voltage source U SS , ie output U A related to -5 V, which can be tapped at the third transistor T 3 from a falling voltage drop. This L level is shown in the lower pulse diagram of FIG. 6a with a level value of (-5 + x) V, the value x representing the voltage drop across the third transistor T 3 . If a low level with a level value of 0 V now appears at input U E , transistor T 2 blocks, whereas transistor T 1 now becomes conductive. As a result, the output U A is set to the potential of the first operating voltage source U EE , that is to say +5 V. This high level is also shown in the lower pulse diagram of FIG. 6a.
Wird die Schaltung gemäß Fig. 3 mit Hilfe einer CMOS- Standardtechnologie hergestellt, sind die Eigenschaften der MOS-Transistoren durch das Verhältnis von Kanal breite zu Kanallänge festgelegt. Hierbei erweist sich für den ersten Transistor T1 ein Verhältnis von 6/4 und für den zweiten und dritten Transistor ein Verhältnis von jeweils 4/4 als vorteilhaft.If the circuit according to FIG. 3 is produced using a CMOS standard technology, the properties of the MOS transistors are determined by the ratio of channel width to channel length. A ratio of 6/4 for the first transistor T 1 and a ratio of 4/4 for the second and third transistors have proven to be advantageous.
Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zeigt die Fig. 4 mit einem aus den beiden MOS-Transistoren T1 und T2 aufgebauten CMOS-In verter, wobei der erste Transistor T1 vom n-Kanaltyp und der zweite Transistor T2 vom n-Kanaltyp ist. Die Source-Elektrode und der Substratanschluß des ersten MOS-Transistor T1 ist mit einer ersten Betriebsspan nungsquelle UDD verbunden, während die Source-Elektrode des zweiten Transistors T2 über die Drain-Source- Strecke eines dritten MOS-Transistors T3 mit einer zweiten Betriebsspannungsquelle UCC verbunden ist. Dieser dritte Transistor T3 ist vom n-Kanaltyp und ist desweiteren als Diode geschaltet, indem die Gate-Elek trode mit der Drain-Elektrode verbunden ist. Schließ lich liegen die Substratanschlüsse des zweiten und dritten Transistors T2 und T3 auf dem Potential der zweiten Betriebsspannungsquelle UCC.Another embodiment of the circuit arrangement according to the invention is shown in FIG. 4 with a CMOS-In verter made up of the two MOS transistors T 1 and T 2 , the first transistor T 1 being of the n-channel type and the second transistor T 2 being of the n-channel type is. The source electrode and the substrate terminal of the first MOS transistor T 1 is connected to a first operating voltage source U DD , while the source electrode of the second transistor T 2 via the drain-source path of a third MOS transistor T 3 with a second operating voltage source U CC is connected. This third transistor T 3 is of the n-channel type and is further connected as a diode in that the gate electrode is connected to the drain electrode. Finally, the substrate connections of the second and third transistors T 2 and T 3 are at the potential of the second operating voltage source U CC .
Im folgenden soll die Funktion dieses weiteren Aus führungsbeispieles gemäß Fig. 4 anhand der Fig. 5 und 6b erläutert werden. Im folgenden soll der Span nungswert der ersten Betriebsspannungsquelle UDD -5 V und derjenige der zweiten Betriebsspannungsquelle UCC +5 V betragen, d.h. der Pegelhub dieser CMOS-Schaltung beträgt ebenfalls 10 V und ist entsprechend dem Pegel diagramm gemäß der Fig. 5 in den L-Bereich und den H-Bereich aufgeteilt. Die dem Eingang UE zugeführten TTL-Pegel gehören jedoch zu dem in Fig. 5 dargestell ten TTL-Pegelbereich II, wonach der L-Bereich den Span nungsbereich von -5 V bis -4,6 V und der H-Bereich den Spannungsbereich von -2,8 V bis 0 V umfaßt. Durch die von dem als Diode geschalteten dritten Transistor T3 er zeugte Substratspannung des Transistors T2 verschiebt sich die ursprüngliche Übertragungskennlinie - in der Fig. 5 mit dem Bezugszeichen 1 versehen - in die negative Richtung. Die in der Fig. 5 mit dem Bezugs zeichen 3 versehene neue Übertragungskennlinie bewirkt nun, daß der L-Bereich des TTL-Pegelbereiches II in den H-Bereich des CMOS-Pegelbereiches umgesetzt wird. Wird also ein L-Pegel mit einem Pegelwert von -2,8 V an den Eingang UE angelegt, sperrt der erste Transistor T1, während der 2. Transistor T2 leitend wird. Dies hat zur Folge, daß an dem auf den Pegel von -5 V der ersten Betriebsspannungsquelle UDD bezogene Ausgang UA einen um den an dem Transistor T3 auftretenden Spannungsab fall x verminderten Pegelwert der ersten Betriebsspan nungsquelle UCC aufweist, der gemäß des unteren Impuls diagrammes der Fig. 6b einen H-Pegel mit einem Pegel wert von (+5 - x)V darstellt.In the following, the function of this further exemplary embodiment from FIG. 4 will be explained with reference to FIGS. 5 and 6b. In the following, the voltage value of the first operating voltage source U DD -5 V and that of the second operating voltage source U CC +5 V should be, ie the level swing of this CMOS circuit is also 10 V and is in accordance with the level diagram according to FIG L area and the H area divided. The TTL level supplied to the input U E , however, belongs to the TTL level range II shown in FIG. 5, according to which the L range the voltage range from -5 V to -4.6 V and the H range the voltage range from -2.8 V to 0 V. Due to the third transistor T 3 connected as a diode, the substrate voltage of the transistor T 2 that is generated shifts the original transmission characteristic curve - provided with the reference symbol 1 in FIG. 5 - in the negative direction. The in Fig. 5 with the reference sign 3 provided new transfer characteristic now causes the L-range of the TTL-level range II is reacted in the H-range of the CMOS-level range. If an L level with a level value of -2.8 V is therefore applied to the input U E , the first transistor T 1 blocks, while the second transistor T 2 becomes conductive. The result of this is that at the output U A related to the level of -5 V of the first operating voltage source U DD , a level value of the first operating voltage source U CC reduced by the voltage drop x occurring at the transistor T 3 , which according to the lower one pulse diagram of Figure 6b an H level with a level value of (+5 - x). V is.
Wird dem Eingang UE dagegen ein L-Pegel, also gemäß dem oberen Impulsdiagramm der Fig. 6b mit einem Pegelwert von 0 V zugeführt, wird der erste Transistor T1 in den leitenden Zustand gesteuert, wogegen der zweite Transi stor T2 in den sperrenden Zustand versetzt wird, mit der Folge, daß der Ausgang UA auf dem Potential der ersten Betriebsspannungsquelle UDD von -5 V liegt, wobei dieser Pegel gemäß dem unteren Impulsdiagramm der Fig. 6b einen Low-Pegel darstellt.On the other hand, if the input U E is at an L level, that is, according to the upper pulse diagram of FIG. 6b with a level value of 0 V, the first transistor T 1 is controlled in the conductive state, whereas the second transistor T 2 in the blocking state State is shifted, with the result that the output U A is at the potential of the first operating voltage source U DD of -5 V, this level representing a low level according to the lower pulse diagram of FIG. 6b.
Bevorzugte Verhältnisse der Kanalbreite zur Kanallänge sind bei dem ersten MOS-Transistor T1 durch 20/4 und bei dem zweiten und dritten Transistor T2 und T3 durch jeweils 4/4 gegeben.Preferred ratios of the channel width to the channel length are given by 20/4 in the case of the first MOS transistor T 1 and by 4/4 in the case of the second and third transistors T 2 and T 3 .
Bei entsprechender Dimensionierung der Transistoren T1 bis T3 kann die Schaltungsanordnung gemäß Fig. 3 auch zur Umsetzung von CMOS-Pegel mit einem Pegelhub von 0 V bis +5 V auf den CMOS-Pegelbereich mit einem Pegelhub von 10 V gemäß der Fig. 5 dienen, wobei dies mit einem Kanalbreite-Kanallänge-Verhältnis des Transistors T1 von 20/4 und der Transistoren T2 und T3 von jeweils 4/4 erzielt wird. If the transistors T 1 to T 3 are dimensioned accordingly, the circuit arrangement according to FIG. 3 can also be used to convert CMOS levels with a level swing from 0 V to +5 V to the CMOS level range with a level swing of 10 V according to FIG. 5 serve, this being achieved with a channel width-channel length ratio of the transistor T 1 of 20/4 and the transistors T 2 and T 3 of 4/4 each.
Infolgedessen kann auch die Schaltungsanordnung gemäß Fig. 4 bei entsprechender Dimensionierung der drei Transistoren zur Umsetzung von CMOS-Pegel mit einem Pegelhub von 0 V bis -5 V auf den CMOS-Pegelbereich mit einem Pegelhub von 10 V gemäß der Fig. 5 eingesetzt werden, wobei dies mit einem Kanalbreite-Kanallänge- Verhältnis des Transistors T1 von 6/4 und der Tran sistoren T2 und T3 von jeweils 6/4 erzielt wird.As a result, the circuit arrangement according to FIG. 4 can also be used with appropriate dimensioning of the three transistors for converting CMOS levels with a level swing from 0 V to -5 V to the CMOS level range with a level swing of 10 V according to FIG. 5. this being achieved with a channel width-channel length ratio of the transistor T 1 of 6/4 and the transistors T 2 and T 3 of 6/4 each.
Diese Ausführungen zeigen eine sehr flexible Verwendung der erfindungsgemäßen Schaltungsanordnung zur Umsetzung annähernd beliebiger Pegelbereiche in den CMOS-Pegelbe reich, wobei dessen Pegelhub von ca. 5 V bis ca. 15 V - entsprechend einer Speisespannung von 5 V bis 15 V - variiert werden kann.These versions show a very flexible use the circuit arrangement according to the invention for implementation almost any level range in the CMOS level rich, with its level swing from approx. 5 V to approx. 15 V - corresponding to a supply voltage of 5 V to 15 V - can be varied.
Schließlich besteht eine weitere Verwendungsmöglichkeit der erfindungsgemäßen Schaltungsanordnung darin, sie als Pufferschaltung einzusetzen.Finally, there is another use the circuit arrangement according to the invention in it to use as a buffer circuit.
Claims (4)
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| DE19893927192 DE3927192A1 (en) | 1989-08-17 | 1989-08-17 | Level converter circuit with two MOSFET(s) - has drain electrode of third MOSFET coupled to drain-source path of second MOSFET |
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Publications (2)
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| DE3927192A1 true DE3927192A1 (en) | 1991-02-21 |
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Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4231415C1 (en) * | 1992-05-18 | 1993-12-23 | Ecole Polytech | An interface circuit for coupling a logic low-voltage circuit with a high-voltage output, implemented in a standard CMOS technology |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3342336A1 (en) * | 1982-11-24 | 1984-05-24 | Rca Corp., New York, N.Y. | INTERFACE CIRCUIT |
| DE3323446A1 (en) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | INPUT SIGNAL LEVEL CONVERTER FOR A MOS DIGITAL CIRCUIT |
| DE3324030A1 (en) * | 1983-07-04 | 1985-01-17 | Siemens AG, 1000 Berlin und 8000 München | Input signal level converter for an integrated CMOS digital circuit |
| DE3510948A1 (en) * | 1984-03-26 | 1985-10-03 | Hitachi, Ltd., Tokio/Tokyo | CIRCUIT DEVICE |
| DE3424274A1 (en) * | 1984-07-02 | 1986-01-09 | Siemens AG, 1000 Berlin und 8000 München | INTEGRATED CIRCUIT FOR DELIVERING A CLOCK VOLTAGE ALTERNATING BETWEEN A POSITIVE AND A NEGATIVE VOLTAGE LEVEL |
-
1989
- 1989-08-17 DE DE19893927192 patent/DE3927192A1/en active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3342336A1 (en) * | 1982-11-24 | 1984-05-24 | Rca Corp., New York, N.Y. | INTERFACE CIRCUIT |
| DE3323446A1 (en) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | INPUT SIGNAL LEVEL CONVERTER FOR A MOS DIGITAL CIRCUIT |
| DE3324030A1 (en) * | 1983-07-04 | 1985-01-17 | Siemens AG, 1000 Berlin und 8000 München | Input signal level converter for an integrated CMOS digital circuit |
| DE3510948A1 (en) * | 1984-03-26 | 1985-10-03 | Hitachi, Ltd., Tokio/Tokyo | CIRCUIT DEVICE |
| DE3424274A1 (en) * | 1984-07-02 | 1986-01-09 | Siemens AG, 1000 Berlin und 8000 München | INTEGRATED CIRCUIT FOR DELIVERING A CLOCK VOLTAGE ALTERNATING BETWEEN A POSITIVE AND A NEGATIVE VOLTAGE LEVEL |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4231415C1 (en) * | 1992-05-18 | 1993-12-23 | Ecole Polytech | An interface circuit for coupling a logic low-voltage circuit with a high-voltage output, implemented in a standard CMOS technology |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3927192C2 (en) | 1992-01-09 |
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