DE3927192C2 - - Google Patents

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DE3927192C2
DE3927192C2 DE19893927192 DE3927192A DE3927192C2 DE 3927192 C2 DE3927192 C2 DE 3927192C2 DE 19893927192 DE19893927192 DE 19893927192 DE 3927192 A DE3927192 A DE 3927192A DE 3927192 C2 DE3927192 C2 DE 3927192C2
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Josef 7101 Untergruppenbach De Feldmeier
Peter Dr. 7100 Heilbronn De Tomaszewski
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    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507Interface arrangements
    • H03K19/018521Interface arrangements of complementary type, e.g. CMOS

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Pegelumsetzung gemäß dem Oberbegriff des Anspruches 1. The invention relates to a circuit arrangement for level conversion according to the preamble of claim 1.

Eine solche Schaltungsanordnung ist aus der Druck schrift "Elektronikinformationen", Nr. 7/8, 1985, Seiten 61 bis 63, insbesondere Seite 62, Bild 5 und zuge hörige Beschreibung bekannt und ist in der Fig. 1 wiedergegeben. Such a circuit arrangement is known from the publication "Electronics Information", no. 7/8, 1985, pages 61 to 63, especially page 62, Figure 5 and fed hearing Description known and is shown in FIG. 1. Dort ist mit Q 1 und Q 2 ein erster und zweiter MOS-Transistor bezeichnet, die als CMOS-Inverter verschaltet sind, indem der erste MOS-Transistor Q 1 bzw. der zweite MOS-Transistor Q 2 vom n-Kanal- bzw. p-Kanaltyp ist. There is with Q 1 and Q 2, first and second MOS transistor hereinafter, which are connected as a CMOS inverter using the first MOS transistor Q 1 and the second MOS transistor Q 2 from the n-channel and p is -Kanaltyp. In üblicher Weise bilden hierbei die beiden Gate-Elektroden der Transistoren Q 1 und Q 2 den Ein gang U E und ihre verbundenen Drain-Elektroden den Aus gang U A der Schaltung, während die Source-Elektrode und der Substratanschluß des ersten Transistors Q 1 auf dem Bezugspotential der Schaltung liegen. In the usual way, the two gate electrodes of the transistors Q 1 and Q 2 in this case form the A gear, U E and their associated drain electrodes the off transition U A of the circuit, while the source electrode and the bulk terminal of the first transistor Q 1 on the reference potential of the circuit are. Zur Erreichung eines TTL-kompatiblen Eingangspegels ist zwischen der Source-Elektrode des zweiten Transistors Q 2 und der Betriebsspannungsquelle U CC eine Diode in Durchlaßrich tung geschaltet. To achieve a TTL-compatible input level in a diode Durchlaßrich tung is connected between the source electrode of the second transistor Q 2 and the operating voltage source U CC. Schließlich ist der Substratanschluß des zweiten Transistors Q 2 auf das Potential der Betriebsspannungsquelle U CC gelegt. Finally, the substrate terminal of the second transistor Q 2 is connected to the potential of the operating voltage source U CC. So lassen sich mit dieser bekannten Schaltung die auf den Eingang U E gegebenen TTL-Pegel auf am Ausgang abgreifbare CMOS-Pegel umsetzen, wobei die Betriebsspannungsquelle U CC einen Wert von beispielsweise +5 Volt aufweist und die logischen Pegel auf das Bezugspotential der Schaltung, also auf OV bezogen sind. Thus, with this known circuit the given to the input U E TTL level implement to be tapped off at the output of CMOS level, wherein the operating voltage source U CC having a value of, for example, +5 volts and the logic levels on the reference potential of the circuit, so related to OV.

Im folgenden soll die Funktion dieses bekannten Pegel umsetzers gemäß der Fig. 1 kurz erläutert werden. In the following, the function of this known level converter will be briefly explained according to FIG. 1. Da für ein H-Pegel das niedrigste TTL-Potential (ca. 2,2 V) kleiner als das niedrigste CMOS-Potential (ca. 3,5 V) ist, ergibt sich zunächst eine Unverträglichkeit. Da (about 2.2 V) is smaller than the lowest CMOS potential (about 3.5 V) is the lowest TTL potential for an H level, there is initially an intolerance. Diese Situation ist in Fig. 2 dargestellt, die eine Übertra gungskennlinie 1 eines CMOS-Inverters mit dem zugehöri gen Pegelbereich für H- und L-Pegel sowie dem H- und L-Bereich für TTL-Pegel darstellt. This situation is shown in Fig. 2, a supply Übertra characteristic 1 of a CMOS inverter with the zugehöri represents gen level range for H and L level and the H and L-range for TTL level. Hiernach fällt der niedrigste Wert für den H-Bereich eines TTL-Pegels in den verbotenen Bereich (1,5 V-3,5 V) - der den Stör abstand darstellt - der CMOS-Übertragungskennlinie 1 . Hereinafter, the lowest value for the H-field of a TTL level falls within the prohibited range (1.5 V-3.5 V) - represents the distance sturgeon - the CMOS transfer characteristic. 1 Der zu dieser Übertragungskennlinie gehörige CMOS- Inverter schaltet bei einer Betriebsspannung von +5 V bei der halben Betriebsspannung, also bei ca. +2,5 V um. The associated with this transfer characteristic CMOS inverter switches at an operating voltage of + 5V at half the operating voltage, ie, at approximately +2.5 volts.

Liegt nun am Eingang U E der Schaltung gemäß Fig. 1 der H-Pegel mit einem Spannungspegel von +2,2 V an, schaltet der erste Transistor Q 1 durch, während der zweite Tran sistor Q 2 in den sicher sperrenden Zustand geführt wird. Now lies at the input E of the circuit U according to Fig. 1 of the H level having a voltage level of +2.2 V on, the first transistor Q 1 turns on, while the second Tran sistor Q is fed into the safe locking condition 2. Das sichere Sperren des zweiten Transistors Q 2 wird durch die Diode D 3 erreicht, indem mit ihr eine Substratsspannung U Sub erzeugt wird, wodurch der abso lute Wert der Schwellenspannung des zweiten Transistors Q 2 gemäß der bekannten Formel The secure lock of the second transistor Q 2 is achieved by the diode D 3 by a substrate voltage U Sub is generated with it, causing the abso lute value of the threshold voltage of the second transistor Q 2 in accordance with the known formula

erhöht wird. is increased.

Hierbei bedeutet V Φ das Fermipotential und γ eine Konstante. Here, V Φ is the Fermi potential and γ is a constant. Als Ergebnis dieser Maßnahme verschiebt sich die Übertragungskennlinie des zweiten Transistors Q 2 von der Kurve 1 zu der Kurve 2 gemäß der Fig. 2, mit der Folge, daß der Abstand zwischen dem L-Bereich und dem H-Bereich der TTL-Pegel im Bereich des absteigenden Astes der Kennlinie 2 liegt und darüber hinaus einen ausreichenden Störabstand sicherstellt. As a result of this measure, the transfer characteristic of the second transistor Q 2 shifts from the curve 1 with curve 2 of Fig. 2, with the result that the distance between the L-range and the H-field of TTL level in the range the descending branch of the curve 2 is and further ensures a sufficient signal to noise ratio.

Die bekannte Schaltung gemäß Fig. 1 weist jedoch den Nachteil auf, daß die Diode D 3 nur mit hohem technolo gischem Aufwand in die CMOS-Schaltung zu integrieren ist, da zusätzliche Masken und somit auch zusätzliche Verfahrensschritte durchzuführen sind. However, the known circuit according to Fig. 1 has the disadvantage that the diode D 3 to be integrated only with a high outlay techno GisChem in the CMOS circuit, since additional masks, and thus additional process steps are carried out. Darüber hinaus ist beispielsweise für eine Diodenspannung von 1,1 V eine Dotierung von ca. 10 22 Atome/cm 3 notwendig, was schon zu einer Degeneration des Halbleiters führt. In addition, a doping of about 10 22 atoms / cm 3, for example, necessary for a diode voltage of 1.1 V, which already leads to degeneration of the semiconductor. Ferner bewirkt eine solche Diode auch hohe parasitäre Kapazitäten, die die Schaltgeschwindigkeit wesentlich herabsetzen. Further, such diode also causes high parasitic capacitances, which significantly reduce the switching speed.

Die Aufgabe der Erfindung besteht daher darin, eine Schaltungsanordnung der eingangs genannten Art anzu geben, der TTL-kompatible Eingangspegel zuführbar sind, die ferner mittels eines CMOS-Standardprozesses ohne zusätzliche Prozeßschritte herstellbar ist sowie eine hohe Schaltgeschwindigkeit aufweist. The object of the invention is to provide a circuit arrangement of the type mentioned, the TTL-compatible input level can be supplied which can be manufactured by means of a further CMOS standard process without additional process steps and has a high switching speed.

Die Lösung dieser Aufgabe ist durch die kennzeichnenden Merkmale des Anspruches 1 gegeben. The solution of this object is given by the characterizing features of claim 1.

Das Wesen der Erfindung besteht demnach darin, statt der in der bekannten Schaltung nach Fig. 1 eingesetz ten Diode einen weiteren MOS-Transistor in Diodenschal tung zu verwenden. The essence of the invention is therefore to use instead of the known in the circuit of Fig. 1 turned releasing th diode another MOS transistor in diode TIC. Dieser weitere MOS-Transistor bedingt wegen den geringen parasitären Kapazitäten eine hohe Schaltgeschwindigkeit und erfordert bei der Herstellung der Schaltung keine dem CMOS-Prozeß fremden Prozeß schritte. This further MOS transistor caused due to the low parasitic capacitances, a high switching speed and requires no external to the CMOS process steps in the production process of the circuit.

Im folgenden soll die Erfindung anhand von Ausführungs beispielen in Verbindung mit den Zeichnungen näher erläutert werden. In the following, the invention is based on execution examples are explained in detail in conjunction with the drawings. Es zeigen: Show it:

Fig. 3 ein erstes Ausführungsbeispiel einer erfin dungsgemäßen Schaltungsanordnung, Fig. 3 shows a first embodiment of a circuit arrangement OF INVENTION to the invention,

Fig. 4 ein zweites Ausführungsbeispiel einer erfin dungsgemäßen Schaltungsanordnung, Fig. 4 shows a second embodiment of a circuit arrangement OF INVENTION to the invention,

Fig. 5 Übertragungskennlinien der Schaltung gemäß den Fig. 3 und 4 mit den Pegeldiagrammen für TTL- und CMOS-Pegel, Fig. 5 transfer characteristics of the circuit shown in FIGS. 3 and 4 with the level diagrams for TTL and CMOS level,

Fig. 6a Eingangs- und Ausgangsimpulsdiagramme für die Schaltungsanordnung gemäß Fig. 3, und FIG. 6a input and output pulse diagrams for the circuit of FIG. 3, and

Fig. 6b Eingangs- und Ausgangsimpulsdiagramme für die Schaltungsanordnung gemäß Fig. 4. Fig. 6b input and output pulse diagrams for the circuit of Fig. 4.

In der Schaltungsanordnung gemäß Fig. 3 ist mit T 1 bzw. T 2 ein erster p-Kanaltransistor bzw. ein zweiter n-Kanaltransistor bezeichnet. In the circuit arrangement shown in FIG. 3, a first p-channel transistor and a second n-channel transistor is denoted T 1 and T 2. Diese beiden MOS-Transis toren T 1 und T 2 bilden einen CMOS-Inverter, indem die beiden Gate-Elektroden zu einem Eingang U E und die beiden Drain-Elektroden zu einem Ausgang U A verbunden sind. These two MOS transis tors T 1 and T 2 together form a CMOS inverter, in that the two gate electrodes E and two drain electrodes are connected to an output to an input A U U. Die Source-Elektrode sowie der Substratanschluß des ersten Transistors T 1 ist mit einer ersten Betriebs spannungsquelle U EE verbunden. The source electrode and the bulk terminal of the first transistor T 1 is connected to a first operating voltage source U EE connected. Schließlich verbindet die Source-Drain-Strecke eines dritten n-Kanaltransis tors T 3 die Drain-Elektrode des zweiten MOS-Transistors T 2 mit einer zweiten Betriebsspannungsquelle U SS , wobei die Gate-Elektrode dieses dritten MOS-Transistors T 3 mit dessen Drain-Elektrode verbunden ist, während die Substratanschlüsse dieses dritten Transistors T 3 sowie des zweiten Transistors T 2 auf dem Potential der zwei ten Betriebsspannungsquelle U SS liegen. Finally, the source-drain path of a third n-Kanaltransis tors T connects 3, the drain electrode of the second MOS transistor T 2 having a second operating voltage source U SS, wherein the gate electrode of said third MOS transistor T 3 having its drain electrode is connected, while the bulk terminals of said third transistor T 3 and the second transistor T 2 are at the potential of the two th operating voltage source U SS.

Nachfolgend soll die Funktion dieser Schaltung gemäß Fig. 3 im Zusammenhang mit den Fig. 5 und 6a er läutert werden, wobei der Spannungswert für die erste Betriebsspannungsquelle U EE bzw. für die zweite Be triebsspannungsquelle U SS +5 V bzw. -5 V betragen soll. The function of this circuit is shown in FIG. 3 in conjunction with FIGS. 5 and 6 it will be explained, wherein the voltage value for the first operating voltage source U EE or for the second Be operating voltage source be U SS +5 V and -5 V should. Die dem Eingang U E zugeführten TTL-Pegel werden auf die Mittenspannung, also auf 0 V bezogen, wobei der zuge hörige Pegelbereich in dem Pegeldiagramm der Fig. 5 mit TTL-Pegelbereich I bezeichnet ist, wonach der L-Be reich den Bereich von 0 V bis +0,4 V und der H-Bereich den Bereich von +2,2 V bis +5 umfaßt. The input U E supplied to TTL levels are on the center voltage, therefore, relative to 0 V, the supplied hearing level range in the level diagram of Fig. 5 indicated by TTL-level region I, after which the L range to the range of 0 V comprises to +0.4 V and the high range to the range of +2.2 V to +5. Die Übertragungs kennlinie 1 in dieser Fig. 5 beschreibt das Schaltver halten eines CMOS-Inverters ohne einen dritten MOS- Transistor T 3 , wobei der Schaltpunkt bei ca. 0 V liegt und der Pegelhub ca. 10 V beträgt. The transmission curve 1 in this FIG. 5 describes the Schaltver hold a CMOS inverter without a third MOS transistor T 3, wherein the switching point is about 0 V and the level swing about 10 volts. Der dazugehörige Pegelbereich ist in der Fig. 5 dargestellt und mit CMOS-Pegelbereich bezeichnet, wobei der L-Bereich den Spannungsbereich von -5 V bis -3,5 V und der H-Bereich einen Spannungsbereich von +3 V bis +5 V umfaßt. The corresponding level range is illustrated in FIG. 5 referred to as CMOS-level range, wherein said L-range the voltage range of -5 V to -3.5 V and the high range includes a voltage range of +3 V to +5 V , Da jedoch die TTL-Pegel nur einen Pegelhub von 5 V auf weisen, muß die Schaltung gemäß Fig. 3 den H-Bereich des TTL-Pegelbereiches I in den L-Bereich des CMOS- Pegelbereiches umsetzen - in der Fig. 5 durch einen gestrichelten Pfeil dargestellt. However, since the TTL level have only one level swing of 5 V, the circuit of Figure 3 must implement the H-range of the TTL-level range I in the L-area of the CMOS level range -. Phantom in Figure 5 by a. illustrated arrow. Dies wird mit dem als Diode geschalteten dritten MOS-Transistor T 3 erreicht, indem an dem zweiten MOS-Transistor T 2 eine Substrat spannung U Sub erzeugt wird, mit der Folge, daß die Schwellenspannung dieses zweiten Transistors T 2 erhöht wird, wie schon eingangs bei der Erläuterung der Schal tung gemäß Fig. 1 erklärt wurde. This is achieved with the diode-connected third MOS transistor T 3 by a substrate, with the result that the threshold voltage of said second transistor T 2 is increased voltage U Sub is generated at the second MOS transistor T 2, such as at the outset in the explanation of the TIC shown in FIG. 1 explained. Die hier zugehörige Übertragungskennlinie ist in der Fig. 5 mit dem Be zugszeichen 2 versehen, die gegenüber der Übertragungs kennlinie 1 zu größeren Werten hin verschoben ist. The associated transfer characteristic here is the reference numbers in Fig. 5 with the Be 2 provided, the characteristic curve with respect to the transmission is shifted 1 to larger values. Liegt nun am Eingang U E ein High-Pegel mit einem Pegel wert von +2,2 V an, wird der erste Transistor T 1 in den sperrenden Zustand versetzt, während der zweite Tran sistor T 2 leitet, wodurch an dem auf den Spannungswert der zweiten Betriebsspannungsquelle U SS , also auf -5 V bezogene Ausgang U A der an dem 3. Transistor T 3 ab fallende Spannungsabfall abgreifbar ist. Now lies at the input U E, a high level with a level value of +2.2 V on, the first transistor T 1 is switched to the blocking state, while the second Tran sistor T 2 passes, whereby on the on the voltage value of second operating voltage source U SS, that is related to -5 V output U A which is tapped off at the third transistor T 3 from falling voltage drop. Dieser L-Pegel ist in dem unteren Impulsdiagramm der Fig. 6a einge zeichnet mit einem Pegelwert von (-5 + x) V, wobei der Wert x der Spannungsabfall an dem dritten Transistor T 3 darstellt. This L-level is the Figure in the lower timing diagram. 6a is characterized by a level value of (-5 + x) V, wherein the value x represents the voltage drop across the third transistor T3. Erscheint nun am Eingang U E ein Low-Pegel mit einem Pegelwert von 0 V, sperrt der Transistor T 2 , wogegen der Transistor T 1 nun leitend wird. Now appears at the input U E, a low level with a level value of 0 V, blocks of the transistor T 2, while the transistor T 1 is now conducting. Hierdurch wird der Ausgang U A auf das Potential der ersten Be triebsspannungsquelle U EE , also auf +5 V gelegt. Thereby, the output U A to the potential of the first operating voltage source U is Be EE, ie set to +5 volts. Dieser High-Pegel ist ebenfalls in dem unteren Impulsdiagramm der Fig. 6a eingezeichnet. This high level is located also in the lower timing diagram of Fig. 6a.

Wird die Schaltung gemäß Fig. 3 mit Hilfe einer CMOS- Standardtechnologie hergestellt, sind die Eigenschaften der MOS-Transistoren durch das Verhältnis von Kanal breite zu Kanallänge festgelegt. If the circuit shown in FIG. 3 by means of a CMOS standard technology produced, the properties of the MOS transistors are determined by the ratio of channel width to channel length. Hierbei erweist sich für den ersten Transistor T 1 ein Verhältnis von 6/4 und für den zweiten und dritten Transistor ein Verhältnis von jeweils 4/4 als vorteilhaft. Here, a ratio of 6/4, and for the second and third transistor turns out for the first transistor T 1, a ratio of 4/4 in each case to be advantageous.

Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zeigt die Fig. 4 mit einem aus den beiden MOS-Transistoren T 1 und T 2 aufgebauten CMOS-In verter, wobei der erste Transistor T 1 vom n-Kanaltyp und der zweite Transistor T 2 vom n-Kanaltyp ist. A further embodiment of the circuit arrangement according to the invention is shown in FIG. 4 with a composed of the two MOS transistors T 1 and T 2 CMOS In verter, wherein the first transistor T 1 of the n-channel type and the second transistor T 2 of the n-channel type is. Die Source-Elektrode und der Substratanschluß des ersten MOS-Transistor T 1 ist mit einer ersten Betriebsspan nungsquelle U DD verbunden, während die Source-Elektrode des zweiten Transistors T 2 über die Drain-Source- Strecke eines dritten MOS-Transistors T 3 mit einer zweiten Betriebsspannungsquelle U CC verbunden ist. The source electrode and the substrate terminal of the first MOS transistor T 1 is connected to a first operating voltage source U DD connected while the source electrode of the second transistor T 2 via the drain-source path of a third MOS transistor T 3 having a second operating voltage source U CC is connected. Dieser dritte Transistor T 3 ist vom n-Kanaltyp und ist des weiteren als Diode geschaltet, indem die Gate-Elek trode mit der Drain-Elektrode verbunden ist. This third transistor T 3 is of the n-channel type and is further connected as a diode by trode the gate Elek is connected to the drain electrode. Schließ lich liegen die Substratanschlüsse des zweiten und dritten Transistors T 2 und T 3 auf dem Potential der zweiten Betriebsspannungsquelle U CC . Closing Lich the substrate terminals of the second and third transistors T 2 and T 3 lie on the potential of the second source of operating voltage U CC.

Im folgenden soll die Funktion dieses weiteren Aus führungsbeispieles gemäß Fig. 4 anhand der Fig. 5 und 6b erläutert werden. The function of this further out will be explained in execution example according to Fig. 4 with reference to FIGS. 5 and 6b. Im folgenden soll der Span nungswert der ersten Betriebsspannungsquelle U DD -5 V und derjenige der zweiten Betriebsspannungsquelle U CC +5 V betragen, dh der Pegelhub dieser CMOS-Schaltung beträgt ebenfalls 10 V und ist entsprechend dem Pegel diagramm gemäß der Fig. 5 in den L-Bereich und den H-Bereich aufgeteilt. In the following, the tension should voltage value of the first operating voltage source U DD -5 V and that of the second source of operating voltage U CC be +5 V, that is, the level swing of the CMOS circuit is also 10 V and is correspondingly chart the level of FIG. 5 in the L-range and high range divided. Die dem Eingang U E zugeführten TTL-Pegel gehören jedoch zu dem in Fig. 5 dargestell ten TTL-Pegelbereich II, wonach der L-Bereich den Span nungsbereich von -5 V bis -4,6 V und der H-Bereich den Spannungsbereich von -2,8 V bis 0 V umfaßt. However, the input U E supplied TTL level belong to the dargestell th in Fig. 5 TTL-level range II, after which the L-range the clamping voltage range of -5 V to -4.6 V and the high range the voltage range from -2.8 V to 0 V comprises. Durch die von dem als Diode geschalteten dritten Transistor T 3 er zeugte Substratspannung des Transistors T 2 verschiebt sich die ursprüngliche Übertragungskennlinie - in der Fig. 5 mit dem Bezugszeichen 1 versehen - in die negative Richtung. Through the switched by the diode-connected third transistor T 3, he testified substrate voltage of the transistor T 2 shifts the original transfer characteristic -. In the Figure provided with the reference numeral 1 5 - in the negative direction. Die in der Fig. 5 mit dem Bezugs zeichen 3 versehene neue Übertragungskennlinie bewirkt nun, daß der L-Bereich des TTL-Pegelbereiches II in den H-Bereich des CMOS-Pegelbereiches umgesetzt wird. The provided in FIG. 5 sign with the reference 3 new transfer characteristic now causes the L-range of the TTL-level range is converted into the H area of the CMOS level range II. Wird also ein L-Pegel mit einem Pegelwert von -2,8 V an den Eingang U E angelegt, sperrt der erste Transistor T 1 , während der 2. Transistor T 2 leitend wird. Thus, if an L-level is applied to a level value of -2.8 V to the input U E, disables the first transistor T 1, while the second transistor T 2 conductive. Dies hat zur Folge, daß an dem auf den Pegel von -5 V der ersten Betriebsspannungsquelle U DD bezogene Ausgang U A einen um den an dem Transistor T 3 auftretenden Spannungsab fall x verminderten Pegelwert der ersten Betriebsspan nungsquelle U CC aufweist, der gemäß des unteren Impuls diagrammes der Fig. 6b einen H-Pegel mit einem Pegel wert von (+5 - x) V darstellt. This has the consequence that on the related to the level of -5 V to the first operating voltage source U DD output U A a to the occurring at the transistor T 3 Spannungsab case x reduced level value of the first operating voltage source U CC having the lower according to the pulse diagram of Figure 6b value of an H level with a level. (+5 - x) represents V.

Wird dem Eingang U E dagegen ein L-Pegel, also gemäß dem oberen Impulsdiagramm der Fig. 6b mit einem Pegelwert von 0 V zugeführt, wird der erste Transistor T 1 in den leitenden Zustand gesteuert, wogegen der zweite Transi stor T 2 in den sperrenden Zustand versetzt wird, mit der Folge, daß der Ausgang U A auf dem Potential der ersten Betriebsspannungsquelle U DD von -5 V liegt, wobei dieser Pegel gemäß dem unteren Impulsdiagramm der Fig. 6b einen Low-Pegel darstellt. When the input U E 6b is supplied with a level value of 0 V on the other hand, an L level, so according to the upper pulse diagram of Fig., The first transistor T 1 is controlled in the conductive state, whereas the second transi stor T 2 in the blocking state is set, with the result that the output U a on the potential of the first operating voltage source U DD is -5 V, and this level represents a low level according to the lower timing chart of Fig. 6b.

Bevorzugte Verhältnisse der Kanalbreite zur Kanallänge sind bei dem ersten MOS-Transistor T 1 durch 20/4 und bei dem zweiten und dritten Transistor T 2 und T 3 durch jeweils 4/4 gegeben. Preferred ratios of channel width to channel length are added at the first MOS transistor T 1 through 20/4 and the second and third transistors T 2 and T 3 respectively by 4/4.

Bei entsprechender Dimensionierung der Transistoren T 1 bis T 3 kann die Schaltungsanordnung gemäß Fig. 3 auch zur Umsetzung von CMOS-Pegel mit einem Pegelhub von 0 V bis +5 V auf den CMOS-Pegelbereich mit einem Pegelhub von 10 V gemäß der Fig. 5 dienen, wobei dies mit einem Kanalbreite-Kanallänge-Verhältnis des Transistors T 1 von 20/4 und der Transistoren T 2 und T 3 von jeweils 4/4 erzielt wird. With appropriate dimensioning of the transistors T 1 to T 3, the circuit arrangement 3 according to FIG. Also for converting CMOS level with a level swing from 0 V to +5 V to the CMOS level area with an output swing of 10 V according to the Fig. 5 used, this being achieved with a channel width of a channel-length ratio of transistor T 1 of 20/4, and the transistors T 2 and T 3 each 4/4.

Infolgedessen kann auch die Schaltungsanordnung gemäß Fig. 4 bei entsprechender Dimensionierung der drei Transistoren zur Umsetzung von CMOS-Pegel mit einem Pegelhub von 0 V bis -5 V auf den CMOS-Pegelbereich mit einem Pegelhub von 10 V gemäß der Fig. 5 eingesetzt werden, wobei dies mit einem Kanalbreite-Kanallänge- Verhältnis des Transistors T 1 von 6/4 und der Tran sistoren T 2 und T 3 von jeweils 6/4 erzielt wird. As a result, the circuit arrangement according to FIG. 4, with appropriate dimensioning of the three transistors for converting CMOS level with a level swing from 0 V to -5 V to the CMOS level area with an output swing of 10 V shown in FIG. 5 are used, this being achieved in each case 3 of 6/4 with a channel width of the transistor T 1 Kanallänge- ratio of 6/4 and the Tran sistoren T 2 and T.

Diese Ausführungen zeigen eine sehr flexible Verwendung der erfindungsgemäßen Schaltungsanordnung zur Umsetzung annähernd beliebiger Pegelbereiche in den CMOS-Pegelbe reich, wobei dessen Pegelhub von ca. 5 V bis ca. 15 V - entsprechend einer Speisespannung von 5 V bis 15 V - variiert werden kann. These embodiments show a very flexible use of the inventive circuit arrangement for implementation of nearly any level areas in the CMOS Pegelbe rich, wherein the output swing to about 15 V from about 5 V - can be varied - in accordance with a supply voltage of 5 V to 15 V.

Schließlich besteht eine weitere Verwendungsmöglichkeit der erfindungsgemäßen Schaltungsanordnung darin, sie als Pufferschaltung einzusetzen. Finally, another possible use of the circuit arrangement of the invention is to use them as a buffer circuit.

Claims (4)

  1. 1. Schaltungsanordnung zur Pegelumsetzung mit einem aus einem ersten und zweiten MOS-Transistor (T 1 , T 2 ) auf gebauten CMOS-Inverter, wobei die Source-Elektrode des ersten MOS-Transistors (T 1 ) mit einer ersten Betriebs spannungsquelle (U EE , U DD ) verbunden ist, die verbun denen Gate-Elektroden des ersten und zweiten MOS-Tran sistors (T 1 , T 2 ) den Eingang der Schaltungsanordnung bilden und der Ausgang des CMOS-Inverters gleichzeitig auch der Ausgang der Schaltungsanordnung ist, dadurch gekennzeichnet, daß die Drain-Elektrode eines dritten MOS-Transistors (T 3 ) mit der Source-Drain-Strecke des zweiten MOS-Transistors (T 2 ) verbunden ist, daß die Gate-Elektrode des dritten MOS-Transistors (T 3 ) direkt an dessen Drain-Elektrode angeschlossen ist, daß die Source-Elektrode des dritten MOS-Transistors (T 3 ) mit einer zweiten Betriebsspannungsquelle (U SS , U CC ) ver bunden ist, und daß der zweite und dritte MOS-Transi stor vom gleichen Kanaltyp sind. 1. A circuit arrangement for level conversion with one of a first and second MOS transistors (T 1, T 2) assembled CMOS inverter, the source electrode of the first MOS transistor (T 1) having a first operating voltage source (U EE , U DD) is connected which is all in which gate electrodes of the first and second MOS-Tran sistors (T 1, T 2) form the input of the circuit arrangement and the output of the CMOS inverter is the output of the circuit arrangement at the same time, characterized in that that the drain electrode of a third MOS transistor (T 3) to the source-drain path of said second MOS transistor (T 2), in that the gate electrode of the third MOS transistor (T 3) directly to whose drain electrode is connected, that the source electrode of the third MOS transistor (T 3) having a second operating voltage source (U SS, U CC) ver connected, and in that the second and third MOS transistor are stor the same channel type ,
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß der erste MOS-Transistor (T 1 ) vom p- Kanaltyp und der zweite und dritte MOS-Transistor (T 2 , T 3 ) vom n-Kanaltyp sind. 2. A circuit arrangement according to claim 1, characterized in that said first MOS transistor (T 1) of the p-channel type and the second and third MOS transistors (T 2, T 3) from the n-channel type.
  3. 3. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß der erste MOS-Transistor (T 1 ) vom n- Kanaltyp und der zweite und dritte MOS-Transistor (T 2 , T 3 ) vom p-Kanaltyp sind. 3. A circuit arrangement according to claim 1, characterized in that said first MOS transistor (T 1) of the n-channel type and the second and third MOS transistors (T 2, T 3) from the p-channel type.
  4. 4. Verwendung der Schaltungsanordnung gemäß der voran gehenden Ansprüche für einen TTL-CMOS-Pegelumsetzer. 4. Use of the circuit arrangement according to the preceding claims for a TTL-CMOS level converter.
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