DE3922401A1

DE3922401A1 - Determining device for signalling packets - has superior order multiprocessor and several individual processing for determination

Info

Publication number: DE3922401A1
Application number: DE19893922401
Authority: DE
Inventors: Andreas Dipl Ing Hadamitzky; Hubert Dipl Ing Maier; Werner Dipl Ing Steinmeyer
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1989-07-07
Filing date: 1989-07-07
Publication date: 1991-01-24

Abstract

The determination takes place between a number of terminals, using a higher order multi-processor and several individual processors (P1,2) for processing and transmission. In front of each individual processor are coupled several signal packet memories (SP1,2), each with a detector (D1,2) for individual processor. The higher order multi-processor adjusts the detectors such that they pass only signalling paclets from preset terminals, or only preset signalling packets to preset terminals to each individual processor allocated signalling packet memories. Pref. addressable memories are used as detectors and signalling packet memories. USE/ADVANTAGE - For TDMA systems, with a facility for signalling packet transmission between a number of terminals even with a number of terminals higher than processable by a single processor.

Description

Die vorliegende Erfindung betrifft eine Anordnung zum Vermitteln von Signalisierpaketen zwischen einer Vielzahl von Endstellen.The present invention relates to an arrangement for Mediation of signaling packets between a large number of end points.

Um in einem in sich geschlossenen TDMA-System Nutzinformation zu übertragen, werden in einem Teil des TDMA-Rahmens Nachrichtenpakete für die Signalisierung von den Endstellen zur Vermittlungszentrale des in sich geschlossenen Systems und von dieser Zentrale zu den Endstellen übertragen. Die Auswertung dieser Nachrichtenpakete für die Signalisierung werden von einem zu dem System gehörenden Prozessor durchgeführt.To be in a self-contained TDMA system Transmitting useful information is part of the TDMA framework message packets for signaling the end points to the switching center of the in itself closed system and from this center to the Transfer endpoints. The evaluation of this Message packets for signaling are sent from one to another processor belonging to the system.

Die Signalisierpakete sind aufgebaut wie in Fig. 1 dargestellt. Zunächst wird eine Identifizierungsadresse der sendenden Endstelle angegeben, im folgenden kurz Senderidentifikation genannt, darauf folgt eine Identifizierungsadresse der empfangenden Endstelle, im folgenden kurz Empfängeridentifikation genannt, danach das eigentliche Nachrichtenpaket und am Schluß eine allgemeine Rahmeninformation (FCS = Frame Check Sequence). Es ist auch vorstellbar, daß am Anfang des Signalisierpakets die Sender- und Empfängeridentifikation in umgekehrter Reihenfolge vorkommen. Die Verteilung der Signalisierpakete durch den Multiprozessor auf die genannten mehreren Prozessoren muß in Echtzeit erfolgen, d. h. daß in dem System bei direkt aufeinanderfolgenden Signalisierpaketen nach jeweils einer Länge eines solchen Pakets neu entschieden werden muß, wohin ein Signalisierpaket geleitet werden soll. Das kann für bestimmte Vermittlungssysteme im nsec-Bereich liegen. Das bedeutet, daß ein sequentieller Vergleich der Identifizierungsadressen der Signalisierpakete vor allen Dingen wegen der Kürze der zur Verfügung stehenden Zeit nicht mehr möglich ist.The signaling packets are constructed as shown in FIG. 1. First, an identification address of the sending end station is given, hereinafter referred to as sender identification, followed by an identification address of the receiving end station, hereinafter referred to as receiver identification, followed by the actual message packet and finally general frame information (FCS = Frame Check Sequence). It is also conceivable that at the beginning of the signaling package the sender and receiver identification appear in reverse order. The distribution of the signaling packets by the multiprocessor to the above-mentioned multiple processors must take place in real time, that is to say that in the system, in the case of directly successive signaling packets, a decision must be made every time after such a packet, where a signaling packet is to be directed. For certain switching systems, this can be in the nsec range. This means that a sequential comparison of the identification addresses of the signaling packets is no longer possible, above all because of the shortness of the time available.

Die Aufgabe der Erfindung besteht darin, eine Anordnung anzugeben, die die Vermittlung von Signalisierpaketen zwischen einer Vielzahl von Endstellen ermöglicht, auch wenn die Zahl der Endstellen größer wird als von einem einzigen Prozessor zu verarbeiten ist. Weiter besteht die Aufgabe darin für eine erfindungsgemäße Anordnung die Ausgestaltung eines hierfür benötigten Detektors anzugeben.The object of the invention is an arrangement specify the switching of signaling packets between a variety of endpoints, even if the number of end points becomes greater than that of a single one Processor is to be processed. The task continues therein the configuration for an arrangement according to the invention specify a detector required for this.

Die Lösung der Aufgabe ist dadurch gekennzeichnet, daß ein übergeordneter Prozessor (Multiprozessor) und mehrere Einzelprozessoren zur Verarbeitung und Vermittlung vorgesehen sind, daß jedem Einzelprozessor mehrere Paketspeicher vorgeschaltet sind, daß den zu jedem Einzelprozessor gehörenden Paketspeichern je Einzelprozessor ein Detektor zugeordnet ist, wobei der übergeordnete Prozessor die Detektoren so einstellt, daß sie nur Signalisierpakete von vorbestimmten Endstellen oder nur vorbestimmte Signalisierpakete zu vorbestimmten Endstellen zu den den jeweiligen Einzelprozessoren zugeordneten Paketspeichern durchlassen. The solution to the problem is characterized in that a higher-level processor (multiprocessor) and several Single processors for processing and mediation are provided that each individual processor several Packet stores are upstream that to each Package processor belonging to single processor per single processor a detector is assigned, the parent Processor sets the detectors so that they only Signaling packets from predetermined end points or only predetermined signaling packets to predetermined end points to the individual processors assigned Allow packet storage.

Alle Detektoren und Paketspeicher sind erfindungsgemäß als adressierbare Speicher eingesetzt. Wenn die Zahl der Endstellen größer wird, als ein Prozessor bearbeiten kann, wird ein Multiprozessor eingesetzt, der die Auswertung der Signalisierpakete auf mehrere Prozessoren verteilt.According to the invention, all detectors and packet memories are as addressable memory used. If the number of Terminals becomes larger than a processor can process, a multiprocessor is used to evaluate the Signaling packages distributed over several processors.

In Fig. 2 ist das Prinzip der erfindungsgemäßen Aufteilung der Vermittlung auf mehrere Einzelprozessoren gezeigt. A ist der Eingang, an dem sämtliche Signalisierpakete des genannten TDMA-Rahmens ankommen. Die Identifikation dieser Signalisierpakete werden durch die Detektoren D1, D2 erkannt, wenn in diesen Detektoren diese Identifikationen als im Paketspeicher zu speichern gekennzeichnet sind. Es ist möglich, sämtliche Identifikationen im Detektor aufzuführen und mit einem Kriterium zu verknüpfen, das aussagt, ob das zugehörige Signalisierpaket gespeichert werden soll oder nicht. Andererseits ist es auch möglich, nur solche Identifikationen aufzuführen, für die die zugehörigen Signalisierpakete gespeichert werden sollen.In Fig. 2 the principle of the division according to the invention the switching a plurality of individual processors is shown. A is the input at which all signaling packets of the above-mentioned TDMA frame arrive. The identification of these signaling packets is recognized by the detectors D 1 , D 2 if these identifications are identified in these detectors as being to be stored in the packet memory. It is possible to list all identifications in the detector and to link them with a criterion that indicates whether the associated signaling packet should be saved or not. On the other hand, it is also possible to list only those identifications for which the associated signaling packets are to be stored.

Die Kriterien im erstgenannten Fall oder die Identifikationen im zweitgenannten Fall können durch den übergeordneten Prozessor so geändert werden, daß man jederzeit in der Lage ist, die Zahl der vermittelten Signalisierpakete gleichmäßig oder willkürlich zu verteilen (load-sharing, load-balancing).The criteria in the former case or the In the second case, identifications can be made by the parent processor can be changed so that one is able at any time, the number of mediated Distribute signaling packages evenly or arbitrarily (load sharing, load balancing).

Zur Erkennung der Sender- bzw. Empfängeridentifikation wird ein Detektor eingesetzt, der als adressierbarer Speicher ausgebildet ist. In diesen Speicher werden als Adressen diejenigen Identifikationen eingegeben, deren zugehörige Signalisierpakete durch den zugeordneten Einzelprozessor verarbeitet werden sollen. Ein Signalisierpaket, das eine solche Identifikation aufweist, wird an den zugehörigen Paketspeicher weitergeleitet. Ein Signalisierpaket, das eine solche Identifikation nicht aufweist, wird ignoriert. Selbstverständlich muß dann diese Identifikation als Adresse in einen anderen Detektor eingegeben werden.To identify the sender or receiver identification a detector is used as an addressable memory is trained. In this memory are called addresses entered those identifications, their associated Signaling packages by the assigned single processor should be processed. One signaling package, one has such identification, is assigned to the associated Packet forwarded. One signaling package, one does not have such identification is ignored. Of course, this identification must then be the address be entered into another detector.

Zur Durchführung des Vergleichs im Detektor wird ein Adreßdekoder eingesetzt. Das Prinzip dieses Dekoders ist in Fig. 3 dargestellt. Die Senderidentifikation des empfangenen Signalisierpakets wird an den Eingang E eines Dekoders DEK angelegt. Dieser Dekoder selektiert entsprechend dieser Identifikation eine Zelle, in der entweder eine Paketidentifikation eingetragen ist oder nicht. Im ersten Fall wird das Signalisierpaket im Paketspeicher abgespeichert, im zweiten Fall nicht. Eine Paketidentifikation ist die Kennzeichnung PI einer Zelle, wenn die zu der zugehörigen Senderidentifikation gehörenden Signalisierpakete abgespeichert werden sollen. Realisiert wird der Terminaladreßdekoder mit einem Speicher, wie in Fig. 4 gezeigt. Dieser Speicher wird parametrisiert, indem der übergeordnete Prozessor mit der Paketidentifikation eine Speicherzelle adressiert, und in diese Speicherzelle eine ′1′ einträgt. Dies bedeutet, daß das Signalisierpaket mit der entsprechenden Senderidentifikation in den Paketspeicher eingelesen werden soll. Da die Speicheradresse der Terminal ID entspricht, kann durch Eintragung einer 0 in eine entsprechende Speicherzelle eine Bearbeitung durch den zugewiesenen Einzelprozessor verhindert werden. An address decoder is used to carry out the comparison in the detector. The principle of this decoder is shown in Fig. 3. The transmitter identification of the received signaling packet is applied to input E of a decoder DEK. According to this identification, this decoder selects a cell in which a packet identification is either entered or not. In the first case the signaling packet is stored in the packet memory, in the second case it is not. A packet identification is the identification PI of a cell if the signaling packets belonging to the associated transmitter identification are to be stored. The terminal address decoder is implemented with a memory, as shown in FIG. 4. This memory is parameterized in that the higher-level processor addresses a memory cell with the packet identification, and enters a '1' in this memory cell. This means that the signaling packet with the corresponding transmitter identification is to be read into the packet memory. Since the memory address corresponds to the terminal ID, processing by the assigned individual processor can be prevented by entering a 0 in a corresponding memory cell.

Durch Anlegen der Senderidentifikation an die Adreßeingänge des Speichers wird eine Speicherzelle adressiert, deren Inhalt, ′1′ oder ′0′, dazu führt, daß das Signalisierpaket im Paketspeicher abgelegt wird oder nicht.By applying the sender identification to the address inputs of the memory is addressed to a memory cell whose Content, '1' or '0', causes the signaling packet is stored in the packet store or not.

Die Vorteile eines Detektors mit einem Adressdekoder sindThe advantages of a detector with an address decoder are

1. The time for detection is only dependent on the Access time of the memory used,
2. The complete detector consists of a single one Building block,
3. Load sharing and load balancing is easy and perform quickly.

Claims

1. Arrangement for switching signaling packets between a plurality of terminals, characterized in that a higher-level processor (multiprocessor) and several individual processors (P 1 , P 2 ) are provided for processing and switching that each individual processor (P 1 , P 2 ) a plurality of packet memory (SP 1, SP 2) are connected upstream of that to be each individual processor belonging packet memories (P 1, P 2) (SP 1, SP 2) per single processor (P 1, P 2), a detector (D 1, D 2 ) is assigned, with the higher-level processor setting the detectors (D 1 , D 2 ) in such a way that they only signaling packets from predetermined end points or only predetermined signaling packets to predetermined end points to the packet memories (SP.) assigned to the respective individual processors (P 1 , P 2 ) 1 , SP 2 ) let through.

2. Arrangement according to claim 1, characterized in that addressable memories are used as detectors (D 1 , D 2 ) and packet memories (SP 1 , SP 2 ).