DE3917706C1 - Parasitic capacity measurement method for FETs - has transistors periodically switched by suitable voltage and known capacity parallelly charged and discharged for comparison - Google Patents

Parasitic capacity measurement method for FETs - has transistors periodically switched by suitable voltage and known capacity parallelly charged and discharged for comparison

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Abstract

The method described has been designed to measure the parasitic capacities between the gate and the source electrodes on one side and the gate and the drain electrodes on the other and these depend on the intrinsic voltage of the metal oxide (MOS) field-effect transistors in question.$ The transistor is periodically switched, by a suitable voltage, between a switched-on and a switched-off state and a reference capacity of known value in parallel with it is charged and discharged. During this process the voltages on the source and the drain electrodes and also on a second terminal of the transistors are maintained at a constant value. The currents through the electrodes and the reference capacity are actually measured and from these the capacities can be obained.$ ADVANTAGE - Improvement in accuracy.

Description

Verfahren zum Bestimmen der parasitären Bausteinkapazitäten von Feldeffekttransistoren und Schaltungsanordnung zum Durchführen des Verfahrens.Method for determining the parasitic block capacitance of field effect transistors and circuitry to perform of the procedure.

Die Erfindung betrifft ein Verfahren zum Bestimmen der Kapazitäten zwischen der Gate- und der Source-Elektrode einerseits und der Gate- und der Drain-Elektrode andererseits von Feldeffekttransistoren bezogen auf die jeweils zugehörige Eigenspannung und eine Schaltungsanordnung zum Durchführen des Verfahrens.The invention relates to a method for determining the capacities between the gate and the source electrode on the one hand and the gate and drain electrodes on the other hand of field effect transistors based on the associated residual stress and a circuit arrangement for performing the method.

Die Kenntnis der parasitären Bausteinkapazitäten CGS und CGD (MOSPOWER, Applications Handbook, Siliconix incorporated, Santa Clara, California 95 504, Rudy Severns, Jack Armÿos, S. 3-6, Formeln 13 bis 15 und zugehörige Beschreibung) bei Feldeffekttransistoren, insbesondere bei MOS-Feldeffekttransistoren, jeweils bezogen auf die zugehörige Eigenspannung, spielt für den Schaltungsentwurf, und da insbesondere zur Abschätzung des Miller-Effektes, bei den Schaltungsentwicklern eine entscheidende Rolle. Diese Kapazitäten kann man sich dann als eigenständige Bauelemente vorstellen, die es beim Einschalten bzw. Ausschalten des Transistors aufzuladen bzw. umzuladen gilt. Da die einzelnen Kapazitäten zwischen den jeweiligen Elektrodenanschlüssen des Transistors zu einem Dreieck geschaltet sind, können diese mit einem Kapazitätsmeßgerät nicht unabhängig voneinander gemessen werden. Bei der Kenntnis von zwei der drei Kapazitäten kann dann ohne weiteres auf die dritte Kapazität geschlossen werden.Knowledge of the parasitic block capacities CGS and CGD (MOSPOWER, Applications Handbook, Siliconix incorporated, Santa Clara, California 95 504, Rudy Severns, Jack Armÿos, pp. 3-6, Formulas 13 to 15 and associated description) for field effect transistors, especially in MOS field-effect transistors, each in relation to the associated internal stress, plays for the Circuit design, and in particular to estimate the Miller effect, a crucial one for the circuit developers Role. These capacities can then be seen as independent Introduce components that are Switching off the transistor to charge or recharge applies. There the individual capacitances between the respective electrode connections of the transistor are connected in a triangle, cannot do this independently with a capacitance meter measured from each other. Knowing two of the three Capacities can then be easily added to the third capacity getting closed.

Aufgabe der Erfindung ist es, ein Verfahren zum Bestimmen der Kapazitäten zwischen der Gate- und der Source-Elektrode einerseits und zwischen der Gate- und der Drain-Elektrode andererseits jeweils abhängig von der zugehörigen Eigenspannung sowie eine Schaltungsanordnung zum Durchführen des Verfahrens anzugeben. The object of the invention is to provide a method for determining the Capacities between the gate and the source electrode on the one hand and on the other hand between the gate and drain electrodes depending on the associated internal stress as well specify a circuit arrangement for performing the method.  

Diese Aufgabe wird für das Verfahren durch die im kennzeichnenden Teil des Anspruchs 1 und für die Schaltungsanordnung durch die im kennzeichnenden Teil des Anspruchs 3 angegebenen Merkmale gelöst. Vorteilhaft dabei ist, daß sich gleiche Eigenspannungen der zu bestimmenden Kapazitäten ergeben, so daß die zugehörigen Kapazitäten beispielsweise in einem Diagramm unmittelbar miteinander vergleichbar sind.This task is identified for the procedure by the in Part of claim 1 and for the circuit arrangement by the specified in the characterizing part of claim 3 Features solved. The advantage here is that the same residual stresses of the capacities to be determined, so that the associated capacities, for example in a diagram are directly comparable with each other.

Durch eine dreieckförmige Schaltspannung mit gleichen ansteigenden wie abfallenden Flanken wird der Transistor gleichmäßig belastet.By a triangular switching voltage with the same increasing like falling edges, the transistor becomes even charged.

Die Schaltungsanordnung zeichnet sich vorteilhaft dadurch aus, daß Temperaturschwankungen unwirksam bleiben, da die für die Bestimmung der Kapazitäten maßgeblichen Meßpunkte über jeweils gleiche Schaltungsbauelemente bereitgestellt werden, die in einem einzigen Baustein untergebracht sind und damit stets den gleichen Temperaturbedingungen unterworfen sind.The circuit arrangement is advantageously characterized in that that temperature fluctuations remain ineffective because the for the Determination of the capacities of the relevant measuring points same circuit components are provided, which are in one only building block and thus always the are subjected to the same temperature conditions.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der übrigen Unteransprüche.Further advantageous embodiments of the invention are the subject of the other subclaims.

Nachfolgend wird die Erfindung zusammen mit einem Ausführungsbeispiel anhand der Zeichnung näher erläutert. Es zeigtThe invention is described below together with an exemplary embodiment explained in more detail with reference to the drawing. It shows

Fig. 1 ein Ersatzschaltbild bei einer Schaltungsanordnung gemäß der Erfindung und Fig. 1 is an equivalent circuit diagram in a circuit arrangement according to the invention and

Fig. 2 ein Ausführungsbeispiel für eine Schaltungsanordnung nach Fig. 1. FIG. 2 shows an exemplary embodiment of a circuit arrangement according to FIG. 1.

In Fig. 1 ist das Prinzip der Erfindung zur Bestimmung der parasitären Bausteinkapazitäten CGS und CGD, also der Kapazität zwischen der Gate- und der Source-Elektrode G und S einerseits und der Gate- und der Drain-Elektrode G und D andererseits, bei Feldeffekttransistoren, insbesondere bei MOS-Feldeffekttransistoren, dargestellt. Nachfolgend wird nurmehr kurz von den Kapazitäten CGS und CGD gesprochen.In Fig. 1, the principle of the invention for determining the parasitic device capacitances CGS and CGD, so the capacitance between the gate and the source electrode G and S on the one hand and the gate and the drain electrode G and D on the other hand, in field effect transistors , in particular in the case of MOS field-effect transistors. The CGS and CGD capacities are briefly discussed below .

Das Ersatzschaltbild zeigt eine Dreieckschaltung, deren Dreieckspunkte analog zu den Anschlüssen der Gate-, der Source- und der Drain-Elektrode G, S und D eines Feldeffekttransistors bezeichnet sind. Zwischen diesen Punkten ist der zu untersuchende Feldeffekttransistor FET angeordnet. Dieser ist ersatzweise durch die zwischen den Dreieckspunkten G, S und D angeordneten Kapazitäten CGS, CGD und CSD nachgebildet.The equivalent circuit diagram shows a delta connection, the triangle points of which are designated analogously to the connections of the gate, source and drain electrodes G, S and D of a field effect transistor. The field effect transistor FET to be examined is arranged between these points. This is replicated by the capacitors CGS, CGD and CSD arranged between the triangular points G, S and D.

Zur Ermittlung der Kapazität CGS und CGD wird an die Gate-Elektrode G über den Widerstand Ri eine dreieckförmige, von der Zeit t abhängige Schaltspannung U 0 angelegt, deren Spannungsextremwerte sich nur im Vorzeichen unterscheiden. Die Schaltspannung U 0 ist dabei auf den Masseanschluß bezogen. Sie schaltet den Transistor periodisch in seinen Ein- und Ausschaltzustand. Die Zustandsänderung des Transistors ist durch einen veränderlichen Widerstand R DSON zwischen der Source- und der Drain-Elektrode S und D dargestellt. Beim Schalten des Transistors fließen in den einzelnen Zweigen der Dreieckschaltung mit entsprechender Zuordnung zu den einzelnen Kapazitäten zunächst einmal die Zweigströme IGS, ISD und IGD. Entsprechend liegen an den einzelnen Kapazitäten die Zweigspannungen UGS, USD und UGD an.To determine the capacitance CGS and CGD , a triangular switching voltage U 0, which depends on the time t , is applied to the gate electrode G via the resistor Ri , the extreme voltage values of which differ only in sign. The switching voltage U 0 is related to the ground connection. It switches the transistor on and off periodically. The change in state of the transistor is represented by a variable resistance R DSON between the source and drain electrodes S and D. When the transistor is switched, the branch currents IGS, ISD and IGD initially flow in the individual branches of the delta connection with a corresponding assignment to the individual capacitances. Accordingly, the branch voltages UGS, USD and UGD are present at the individual capacities.

Die Zweigspannung zwischen der Source- und der Drain-Elektrode S und D wird durch eine in der Prinzipdarstellung nicht genauer angegebene Reglerschaltung automatisch so ausgeregelt, daß die Source- und die Drain-Elektrode S und D den gleichen Spannungswert aufweisen. Das heißt, der an der Source-Elektrode S anliegende und am gleichlautenden Meßpunkt abgreifbare Spannungswert UB 1 ist genauso groß wie der an der Drain-Elektrode D über den gleichlautenden Meßpunkt abgreifbare Spannungswert UB 2. Durch Verschwinden der Zweigspannung zwischen den besagten Punkten verschwindet auch der zugehörige Zweigstrom ISD. The branch voltage between the source and drain electrodes S and D is automatically compensated by a regulator circuit, which is not shown in more detail in the schematic diagram, in such a way that the source and drain electrodes S and D have the same voltage value. This means that the voltage value UB 1 applied to the source electrode S and tapped at the measuring point of the same name is the same as the voltage value UB 2 tapped at the drain electrode D via the measuring point of the same name. The branch voltage between said points also disappears associated branch current ISD .

Die Zweigspannungen zwischen der Gate- und der Source-Elektrode G und S einerseits und der Gate- und der Drain-Elektrode G und D andererseits werden dann Eigenspannungen UGS und UGD für die jeweils zugehörigen Kapazitäten.The branch voltages between the gate and source electrodes G and S on the one hand and the gate and drain electrodes G and D on the other hand then become residual voltages UGS and UGD for the respectively associated capacitances.

Aus schaltungstechnischen Gründen kann die geregelte Spannung an der Source- bzw. der Drain-Elektrode S und D bezogen auf den Masseanschluß GND einen restlichen Spannungswert UB 1 bzw. UB 2 aufweisen. UB 1 und UB 2 sind aber immer gleich groß. Da deshalb zwischen der Source- und der Drain-Elektrode S und D kein Strom fließt, fließen die durch die zu bestimmenden Kapazitäten CGS und CGD fließenden Ströme IGS und IGD aus den jeweiligen Elektroden S bzw. D heraus und als Elektrodenströme IS bzw. ID in Richtung Masseleitung GND ab.For reasons of circuit technology, the regulated voltage at the source or drain electrode S and D can have a residual voltage value UB 1 or UB 2 with respect to the ground connection GND . UB 1 and UB 2 are always the same size. Since therefore no current flows between the source and drain electrodes S and D , the currents IGS and IGD flowing through the capacitances CGS and CGD to be determined flow out of the respective electrodes S and D and as electrode currents IS and ID in Direction to the GND ground line.

Die Schaltspannung U 0 ist außer an die Gate-Elektrode des Transistors über den Widerstand Ri auch an einen Referenzkondensator mit der Referenzkapazität CREF bekannter Größe angeschlossen. Dabei ist der Zweitanschluß B des Referenzkondensators mit einem über einen gleichlautenden drittenn Meßpunkt abgreifbaren dritten Spannungswert UB 3 beaufschlagt, der bezogen auf den Masseanschluß genauso groß ist wie die Spannungswerte UB 1 und UB 2 an der Source- bzw. Drain-Elektrode des Transistors. Der durch die bekannte Kapazität CREF fließende Strom IREF fließt mit gleicher Bezeichnung zum Masseanschluß ab.The switching voltage U 0 is connected not only to the gate electrode of the transistor via the resistor Ri but also to a reference capacitor with the reference capacitance CREF of a known size. In this case, the second connection B of the reference capacitor is acted upon by a third voltage value UB 3 which can be tapped via an identical third measuring point and which, based on the ground connection, is just as large as the voltage values UB 1 and UB 2 at the source or drain electrode of the transistor. The current IREF flowing through the known capacitance CREF flows off to the ground connection with the same designation.

Auf der Grundlage dieses Prinzips ergeben sich die zu bestimmenden Kapazitäten CGS und CGD gemäß folgender Beziehungen:On the basis of this principle, the capacities to be determined CGS and CGD result according to the following relationships:

Für Kondensatoren gilt allgemein:The following generally applies to capacitors:

Da die Schaltspannung U 0 gleiche ansteigende und abfallende Flanken aufweist und die BeziehungSince the switching voltage U 0 has the same rising and falling edges and the relationship

UB 1 = UB 2 = UB 3 = UB UB 1 = UB 2 = UB 3 = UB

gilt, wobei UB nachfolgend Kurzbezeichnung für die vom Wert her gleichen Spannungen UB 1, UB 2 und UB 3 sein soll, gilt ferner:applies, where UB is to be the short name for the same voltages UB 1, UB 2 and UB 3, the following also applies:

UB = konst. UB = const.

undand

Außerdem gilt:The following also applies:

CREF = konst. CREF = const.

MitWith

USD = UB -UB = 0 USD = UB - UB = 0

folgtfollows

ISD = 0, ISD = 0,

und weiter:and further:

IS = IGS (4) IS = IGS (4)

undand

ID = IGD (5) ID = IGD (5)

Wegen der Beziehung (2) und (3) gilt:Because of the relationship (2) and (3):

Wegen der Beziehung (1) folgt:Because of the relationship (1):

IGS = A · CGS. IGS = A · CGS .

Mit der Beziehung (4) folgt:With relation (4) follows:

IS = A · CGS. IS = A · CGS .

Für den Zweig mit der Kapazität CGD gilt analoges und damitThe same applies to the branch with the capacity CGD and thus

ID = A · CGD. ID = A · CGD .

Die Spannung U 0 - UB sowie die Ströme IS, ID und IREF werden mit einem Digitalspeicheroszilloskop erfaßt und zur Auswertung an einen Rechner übergeben. Leichte Schwankungen von A können mit dem Referenzstrom IREF gemessen und berücksichtigt werden. Es gilt:The voltage U 0 - UB and the currents IS, ID and IREF are recorded with a digital storage oscilloscope and transferred to a computer for evaluation. Slight fluctuations in A can be measured and taken into account with the reference current IREF . The following applies:

Somit können die Kapazitäten CGS und CGD zwischen den entsprechenden Elektroden des Transistors gemäß der Beziehungen:Thus, the capacitances CGS and CGD between the corresponding electrodes of the transistor can be according to the relationships:

undand

ermittelt werden, wobei für die zugehörigen Eigenspannungen UGS und UGD die Beziehungen gelten:are determined, whereby the relationships apply to the associated residual stresses UGS and UGD :

UGS = U 0 - UB UGS = U 0 - UB

undand

UGD = U 0 - UB UGD = U 0 - UB

bzw.respectively.

UGS = UGD = U 0 - UB. UGS = UGD = U 0 - UB .

In Fig. 2 ist eine gemäß dem der Fig. 1 zugrundeliegenden Prinzip arbeitende Schaltungsanordnung angegeben. Neben dem Schaltspannungsgenerator UG, der die Schaltspannung U 0 in Fig. 1 liefert und zwischen der Masseleitung GND und über den Widerstand Ri an der Gate-Elektrode G des Feldeffekttransistors FET anliegt, sind vier gleiche Transistoren V 1, V 2, V 3 und V 4 eines Transistorfeldbausteins vorgesehen, die innerhalb der Gesamtschaltung jeweils einem von vier gleichen Schaltungspfaden zugeordnet sind. Jeder dieser Schaltungspfade ist zwischen einer positiven und negativen Versorgungsspannungsleitung +U bzw. -U mit nur im Vorzeichen unterschiedlichen Spannungswerten angeordnet. Jeder Schaltungspfad weist neben dem jeweiligen Transistor V 1, V 2, V 3 bzw. V 4 einen Emitterwiderstand R 1, R 2, R 3 bzw. R 4 und einen Kollektorwiderstand R 5, R 6, R 7 bzw. R 8 auf. Die Reihenfolge der Transistoren, der Emitter- und der Kollektorwiderstände entspricht der Reihenfolge der Schaltungspfade, die auch durch die Nummern der Transistoren festgelegt ist. Da die Schaltungspfade untereinander gleich sind, weisen sowohl die Emitterwiderstände R 1 bis R 4 untereinander als auch die Kollektorwiderstände R 5 bis R 8 untereinander jeweils gleiche Werte auf. Die Basen der einzelnen Transistoren sind bis auf den Transistor in dem ersten Schaltungspfad, dessen Basis über einen ersten Spannungsteilerwiderstand R 11 einer Spannungsteilerschaltung bestehend aus den Spannungsteilerwiderständen R 11 und R 12 mit der Masseleitung GND verbunden ist, jeweils unmittelbar mit der Masseleitung GND verbunden.In Fig. 2 is indicated 1 underlying principle working circuit arrangement according to the FIG.. In addition to the switching voltage generator UG , which supplies the switching voltage U 0 in FIG. 1 and is connected between the ground line GND and via the resistor Ri at the gate electrode G of the field effect transistor FET , there are four identical transistors V 1 , V 2 , V 3 and V 4 of a transistor field module are provided, each of which is assigned to one of four identical circuit paths within the overall circuit. Each of these circuit paths is arranged between a positive and negative supply voltage line + U or -U with only different sign voltage values. In addition to the respective transistor V 1 , V 2 , V 3 or V 4, each circuit path has an emitter resistor R 1 , R 2 , R 3 or R 4 and a collector resistor R 5 , R 6 , R 7 or R 8 . The order of the transistors, the emitter and the collector resistors corresponds to the order of the circuit paths, which is also determined by the numbers of the transistors. Since the circuit paths are identical to one another, both the emitter resistors R 1 to R 4 to one another and the collector resistors R 5 to R 8 to one another each have the same values. The bases of the individual transistors are each connected directly to the ground line GND except for the transistor in the first circuit path, the base of which is connected to the ground line GND via a first voltage divider resistor R 11 of a voltage divider circuit consisting of the voltage divider resistors R 11 and R 12 .

Jeder Schaltungspfad dient zur Bereitstellung eines Meßpunktes MP 1, MP 2, MP 3 bzw. MP 4. Die Meßpunkte sind jeweils mit dem Kollektor des in dem jeweiligen Schaltungspfad befindlichen Transistors verbunden. Beispielsweise ist der Meßpunkt des mit dem Kollektor des im ersten Schaltungspfad angeordneten Transistors V 1 mit MP 1 bezeichnet. Analog sind die Meßpunkte im zweiten, dritten und vierten Schaltungspfad mit MP 2, MP 3 und MP 4 bezeichnet. An dem Meßpunkt MP 4 kann der Gleichstromanteil der Spannungen an den Meßpunkten MP 3, MP 2 und MP 1 gemessen werden und dient dabei als Bezugspunkt. Die an MP 3 abgreifbare Spannung UMP 3 weist einen Signalverlauf mit der gleichen Frequenz wie der Signalverlauf der vom Schaltspannungsgenerator UG abgegebenen Schaltspannung auf. Die Amplitude ist proportional der Referenzkapazität CREF des Referenzkondensators und dient zur Ermittlung des momentanen Meßfaktors. Der momentane Meßfaktor ergibt sich zu CREF/UMP 3. Each circuit path is used to provide a measuring point MP 1 , MP 2 , MP 3 or MP 4 . The measuring points are each connected to the collector of the transistor located in the respective circuit path. For example, the measuring point of the collector V 1 arranged in the first circuit path is designated MP 1 . Analogously, the measuring points in the second, third and fourth circuit paths are designated MP 2 , MP 3 and MP 4 . At the measuring point MP 4 , the DC component of the voltages at the measuring points MP 3 , MP 2 and MP 1 can be measured and serves as a reference point. The voltage UMP 3 that can be tapped at MP 3 has a signal curve with the same frequency as the signal curve of the switching voltage output by the switching voltage generator UG . The amplitude is proportional to the reference capacitance CREF of the reference capacitor and is used to determine the instantaneous measurement factor. The current measurement factor is CREF / UMP 3 .

Die Wechselspannung UMP 1 an dem Meßpunkt MP 1 ist ein Maß für die momentane Größe der Kapazität CGS gemäß: UMP 1 = Meßfaktor · CGS. Entsprechendes gilt für den Meßpunkt M 2 in bezug auf die Kapazität CGD.The alternating voltage UMP 1 at the measuring point MP 1 is a measure of the instantaneous size of the capacitance CGS according to: UMP 1 = measuring factor · CGS . The same applies to the measuring point M 2 in relation to the capacitance CGD .

Ferner befindet sich jeweils auch ein Meßpunkt an den Emittern der in den Schaltungspfaden 1 bis 3 befindlichen Transistoren V 1, V 2 und V 3. Dabei ist der Meßpunkt am Emitter des im ersten Schaltungspfad angeordneten Transistors V 1 mit UB 1 und entsprechend die anderen mit UB 2 und UB 3 bezeichnet. Die an diesen Meßpunktenn abgreifbaren Spannungen sind jeweils gleich groß und können auch als eine Spannung UB aufgefaßt werden. Die Spannungen werden durch die Basis Emitterspannungen der zugehörigen Transistoren bestimmt.Furthermore, there is also a measuring point on the emitters of the transistors V 1 , V 2 and V 3 located in the circuit paths 1 to 3 . The measuring point at the emitter of the transistor V 1 arranged in the first circuit path is labeled UB 1 and the others are labeled UB 2 and UB 3 accordingly. The voltages that can be tapped at these measuring points are each of the same magnitude and can also be understood as a voltage UB . The voltages are determined by the base emitter voltages of the associated transistors.

Zwischen dem ersten und dem zweiten Schaltungspfad ist auf seiten der Emitter der Feldeffekttransistor FET mit seiner Drain- und Source-Elektrode D und S und auf seiten der Kollektoren ist eine mit einem Operationsverstärker aufgebaute Reglerschaltung angeschlossen. Die Reglerschaltung regelt die an den Emittern der Transistoren V 1 und V 2 auftretenden Spannungen zu gleich großen Werten aus. Dadurch wird verhindert, daß bei leitendem Transistor ein Querstrom von der Drain-Elektrode D zur Source-Elektrode S fließt und sich den Meßströmen durch die zu bestimmenden Kapazitäten CGS und CGD überlagert.Between the first and the second circuit path, the field effect transistor FET with its drain and source electrodes D and S is connected on the emitter side and a regulator circuit constructed with an operational amplifier is connected on the collector side. The regulator circuit regulates the voltages occurring at the emitters of the transistors V 1 and V 2 to values of the same size. This prevents a cross-current from flowing from the drain electrode D to the source electrode S when the transistor is conductive and from being superimposed on the measuring currents by the capacitances CGS and CGD to be determined.

Die Reglerschaltung weist zwei mit gleich großen Widerständen R 9 und R 10 beschaltete Differenzeingänge auf, von denen der positive Eingang mit dem Kollektor des Transistors V 1 im ersten Schaltungspfad und der negative Eingang mit dem Kollektor des Transistors V 2 im zweiten Schaltungspfad verbunden ist. Der Ausgang der Reglerschaltung ist über eine Spannungsteilerschaltung bestehend aus einem ersten Spannungsteilerwiderstand R 11 und einem zweiten Spannungsteilerwiderstand R 12 an die Masseleitung GND angeschlossen. Der Mittelabgriff der Spannungsteilerschaltung ist mit der Basis des Transistors V 1 im ersten Schaltungspfad verbunden. Der negative Eingang des Operationsverstärkers ist mit einem Kondensator C 6 auf den Operationsverstärkerausgang zurückgekoppelt. Außerdem ist der positive Ausgang des Operationsverstärkers über einen Kondensator C 7 mit der Masseleitung GND verbunden. Die Drain-Elektrode D des Transistors FET ist mit dem Emitter des Transistors V 2 im zweiten Schaltungspfad und die Source-Elektrode S ist mit dem Emitter des Transistors V 1 im ersten Schaltungspfad verbunden.The regulator circuit has two differential inputs wired with resistors R 9 and R 10 of the same size, of which the positive input is connected to the collector of transistor V 1 in the first circuit path and the negative input is connected to the collector of transistor V 2 in the second circuit path. The output of the regulator circuit is connected to the ground line GND via a voltage divider circuit consisting of a first voltage divider resistor R 11 and a second voltage divider resistor R 12 . The center tap of the voltage divider circuit is connected to the base of transistor V 1 in the first circuit path. The negative input of the operational amplifier is fed back to the operational amplifier output with a capacitor C 6 . In addition, the positive output of the operational amplifier is connected to the ground line GND via a capacitor C 7 . The drain electrode D of the transistor FET is connected to the emitter of the transistor V 2 in the second circuit path and the source electrode S is connected to the emitter of the transistor V 1 in the first circuit path.

Als Beispiel für die Ausregelung der Spannungswerte an der Source-Elektrode S und an der Drain-Elektrode D durch die Reglerschaltung wird angenommen, daß die Spannung an der Drain-Elektrode D größer als an der Source-Elektrode S ist. Solange der Transistor FET nicht leitend ist, hat dies keinen großen Einfluß auf die Spannungen an den Meßpunkten MP 1 und MP 2. Ist der Transistor leitend, bilden die Transistoren V 1 und V 2 einen Differenzverstärker mit R DSON zwischen ihren Emittern. Der Querstrom beträgt dann Udiff/R DSON und bewirkt, daß die Spannung am Dreieckspunkt für die Drain-Elektrode D negativer wird und entsprechend die Spannung am Dreieckspunkt für die Source-Elektrode S positiver. Die Reglerschaltung bildet mit den Widerständen R 9, R 10, R 11 und R 12 sowie mit den Kondensatoren C 6 und C 7 die Differenz von den Spannungen an den Kapazitäten CGS und CGD und integriert darüber. Der Ausgang der Reglerschaltung wird langsam positiv. Die Spannungsänderung wird durch die Widerstände R 11 und R 12 auf die Basis des Transistors V 1 des ersten Schaltungspfades übertragen. Die Spannung an dem mit dem Emitter des Transistors V 1 im ersten Schaltungspfad verbundenen Meßpunkt UB 1 wird positiv und die Differenzspannung wird solange abgebaut, bis der Querstrom verschwindet.As an example of the regulation of the voltage values at the source electrode S and at the drain electrode D by the regulator circuit, it is assumed that the voltage at the drain electrode D is greater than at the source electrode S. As long as the transistor FET is not conductive, this has no major influence on the voltages at the measuring points MP 1 and MP 2 . If the transistor is conductive, the transistors V 1 and V 2 form a differential amplifier with R DSON between their emitters. The cross current is then Udiff / R DSON and causes the voltage at the triangle point for the drain electrode D to become more negative and accordingly the voltage at the triangle point for the source electrode S to be more positive. The regulator circuit forms with resistors R 9 , R 10 , R 11 and R 12 and with capacitors C 6 and C 7 the difference from the voltages at the capacitors CGS and CGD and integrates them. The output of the regulator circuit is slowly becoming positive. The voltage change is transmitted through resistors R 11 and R 12 to the base of transistor V 1 of the first circuit path. The voltage at the measuring point UB 1 connected to the emitter of the transistor V 1 in the first circuit path becomes positive and the differential voltage is reduced until the cross current disappears.

Nachfolgend werden noch einzelne Bauteile der Schaltungsanordnung näher erläutert: Der Kondensator C 1 zwischen den Anschlüssen des Schaltspannungsgenerators UG dient als Abblockkondensator zur Rauschunterdrückung auf der vom Schaltspannungsgenerator UG abgegebenen Ausgangsspannung. Die Kondensatoren C 2 und C 3, die jeweils zwischen einer der Versorgungsspannungsleitungen +U bzw. -U und der Masseleitung GND angeordnet sind, und der Entkopplungskondensator C 4, der den Kollektorwiderstand R 8 im vierten Schaltungspfad überbrückt, dienen zur Spannungspufferung. Der mit dem Anpassungswiderstand R 13 in Reihe geschaltete Anpassungskondensator C 5, wobei C 5 und R 13 zusammen eine Impedanzanpassungsschaltung bilden und zwischen dem Kollektor und der Basis des Transistors V 3 im dritten Schaltungspfad angeordnet sind, schaltet den Anpassungswiderstand R 13 zum im selben Schaltungspfad liegenden Kollektorwiderstand R 17 wechselspannungsmäßig parallel. Es wird somit für identische Impedanzen an den Meßpunkten MP 3, MP 2 und MP 1 gesorgt.Individual components of the circuit arrangement are explained in more detail below: The capacitor C 1 between the connections of the switching voltage generator UG serves as a blocking capacitor for noise suppression on the output voltage output by the switching voltage generator UG . The capacitors C 2 and C 3 , which are each arranged between one of the supply voltage lines + U or - U and the ground line GND , and the decoupling capacitor C 4 , which bridges the collector resistor R 8 in the fourth circuit path, serve for voltage buffering. The matching capacitor C 5 connected in series with the matching resistor R 13 , wherein C 5 and R 13 together form an impedance matching circuit and are arranged between the collector and the base of the transistor V 3 in the third circuit path, switches the matching resistor R 13 to the one in the same circuit path Collector resistance R 17 in parallel in terms of AC voltage. This ensures identical impedances at the measuring points MP 3 , MP 2 and MP 1 .

Die Transistoren V 1 bis V 4 in den einzelnen Schaltungspfaden sind Teil eines Transistorfeldbausteins, der sicherstellt, daß die Temperaturbedingungen für alle Transistoren und damit für alle Meßpunkte gleich sind.The transistors V 1 to V 4 in the individual circuit paths are part of a transistor field module, which ensures that the temperature conditions are the same for all transistors and thus for all measuring points.

Claims (5)

1. Verfahren zum Bestimmen der parasitären Bausteinkapazitäten (CGS, CGD) zwischen der Gate- und der Source-Elektrode (G, S) einerseits und der Gate- und der Drain-Elektrode (G, D) andererseits von Feldeffekttransistoren (FET), abhängig von der jeweiligen Eigenspannung (UGS, UGD), dadurch gekennzeichnet, daß der Feldeffekttransistor (FET) von einer an die Gate-Elektrode (G) angeschlossenen zeitlich veränderlichen Schaltspannung (U 0) periodisch in einen Ein- und Ausschaltzustand gebracht wird, daß parallel dazu durch die Schaltspannung (U 0) ein Referenzkondensator mit einer Referenzkapazität (CREF) bekannter Größe periodisch positiv und negativ aufgeladen wird, daß der sich am Anschluß der Source-Elektrode (S) einstellende Spannungswert, der sich am Anschluß der Drain-Elektrode (D) einstellende Spannungswert und der sich an einem dem Referenzkondensator zugeordneten Bezugspunkt (B) einstellende Spannungswert dem Betrag und Vorzeichen nach jeweils auf einen gleichen festen Wert (UB) gehalten werden, so daß sich die Eigenspannungen (UGS, UGD] der zu bestimmenden Kapazitäten (CGS, CGD) nach der Beziehung UGS = UGD = U 0 - UBbemessen, daß jeweils der von der Source- bzw. Drain-Elektrode (S bzw. D) gegen Masse fließende Strom (IS bzw. ID) sowie der durch den Referenzkondensator gegen Masse fließende Strom (IREF) ermittelt werden und daß die zu bestimmenden Kapazitäten (CGS, CGD) nach der Beziehung und bestimmt werden. 1. Method for determining the parasitic module capacitances (CGS, CGD) between the gate and source electrodes (G, S) on the one hand and the gate and drain electrodes (G, D) on the other hand, depending on field effect transistors (FET) of the respective intrinsic voltage (UGS, UGD) , characterized in that the field effect transistor (FET ) is periodically brought into an on and off state by a switching voltage (U 0) which is connected to the gate electrode (G) and is switched on and off in parallel with it the switching voltage (U 0) periodically charges a reference capacitor with a reference capacitance (CREF) of known size positively and negatively, that the voltage value which arises at the connection of the source electrode (S) and that at the connection of the drain electrode (D) adjusting voltage value and the voltage value adjusting itself at a reference point (B) assigned to the reference capacitor, the amount and sign according to the same fixed value n value (UB) are maintained so that the residual stresses (UGS, UGD) of the capacitances to be determined (CGS, CGD) are measured according to the relationship UGS = UGD = U 0 - UB , that each of the source and drain -Electrode (S or D) current flowing to ground (IS or ID) and the current flowing through the reference capacitor to ground (IREF) are determined and that the capacities to be determined (CGS, CGD) according to the relationship and be determined. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltspannung (U 0) abwechselnd linear ansteigend und abfallend mit jeweils gleicher Änderungsgeschwindigkeit zwischen zwei dem Betrag nach gleich großen vom Vorzeichen unterschiedlichen Spannungswerten hin- und hergeschaltet wird.2. The method according to claim 1, characterized in that the switching voltage (U 0) is alternately linearly increasing and decreasing with the same rate of change between two the amount according to the same magnitude different sign values back and forth. 3. Schaltungsanordnung zum Durchführen des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß ein einerseits an eine Masseleitung (GND) und andererseits an die Gate-Elektrode (G) des Feldeffekttransistors (FET) sowie an einen Referenzkondensator mit einer Referenzkapazität (CREF) bekannter Größe angeschlossener Schaltspannungsgenerator (UG) vorgesehen ist, daß ein Transistorfeldbaustein mit mehreren Transistoren (V 1, V 2, V 3, V 4) vorgesehen ist, von denen jeweils einer in einem von vier gleichen Schaltungspfaden angeordnet ist, die zwischen einer positiven und einer negativen Versorgungsspannungsleitung (+U, -U) mit nur dem Vorzeichen nach unterschiedlichen Spannungswerten angeordnet und so beschaltet sind, daß die Basen der jeweiligen Transistoren (V 1, V 2, V 3, V 4) zum Teil über einen ersten Spannungsteilerwiderstand (R 11) einer Spannungsteilerschaltung (R 11, R 12) mit der Masseleitung (GND), deren Kollektoren mit jeweils einem Kollektorwiderstand (R 5, R 6, R 7, R 8) gleicher Größe und deren Emitter mit jeweils einem Emitterwiderstand (R 1, R 2, R 3, R 4) gleicher Größe verbunden sind, daß zwischen dem ersten und dem zweiten Schaltungspfad eine nach dem Prinzip der Differenzverstärkung arbeitende Reglerschaltung angeordnet ist, deren Differenzeingänge mit jeweils gleich großen Differenzwiderständen (R 9, R 10) beschaltet sind, von denen der eine Differenzwiderstand (R 10) dem Kollektor des Transistors (V 1) des ersten Schaltungspfades und der andere Differenzwiderstand (R 9) dem Kollektor des Transistors (V 2) des zweiten Schaltungspfades, sowie der Ausgang der Reglerschaltung über einen zweiten Spannungsteilerwiderstand (R 12) der Spannungsteilerschaltung (R 11, R 12) der Basis des Transistors (V 1) des ersten Schaltungspfades zugeordnet ist, daß die Source-Elektrode (S) des Feldeffekttransistors (FET) mit dem Emitter des im ersten Schaltungspfad angeordneten Transistors (V 1) und die Drain-Elektrode (D) mit dem Emitter des im zweiten Schaltungspfad angeordneten Transistors (V 2), sowie der Zweitanschluß des Referenzkondensators mit dem Emitter des im dritten Schaltungspfad angeordneten Transistors (V 3) verbunden sind und daß der Kollektor des im dritten Schaltungspfad angeordneten Transistors (V 3) über eine aus einem Anpassungskondensator (C 5) und einem dazu in Reihe geschalteten Anpassungswiderstand (R 13) gebildete Impedanzanpassungsschaltung mit seiner Basis verbunden ist.3. A circuit arrangement for carrying out the method according to claim 1, characterized in that on the one hand to a ground line (GND) and on the other hand to the gate electrode (G) of the field effect transistor (FET) and to a reference capacitor with a reference capacitance (CREF) of known size connected switching voltage generator (UG) is provided that a transistor field module with a plurality of transistors (V 1 , V 2 , V 3 , V 4 ) is provided, one of which is arranged in one of four identical circuit paths between a positive and a negative Supply voltage line (+ U , - U) with only the sign arranged according to different voltage values and wired so that the bases of the respective transistors (V 1 , V 2 , V 3 , V 4 ) are partially connected via a first voltage divider resistor (R 11 ) a voltage divider circuit (R 11 , R 12 ) with the ground line (GND) , the collectors of which each have a collector resistor ( R 5 , R 6 , R 7 , R 8 ) of the same size and their emitters are each connected to an emitter resistor (R 1 , R 2 , R 3 , R 4 ) of the same size that between the first and the second circuit path one after the The principle of the differential gain regulator circuit is arranged, the differential inputs of which are each connected with differential resistors (R 9 , R 10 ) of the same size, of which one differential resistor (R 10 ) is the collector of the transistor (V 1 ) of the first circuit path and the other differential resistor ( R 9 ) the collector of the transistor (V 2 ) of the second circuit path, and the output of the regulator circuit via a second voltage divider resistor (R 12 ) of the voltage divider circuit (R 11 , R 12 ) is assigned to the base of the transistor (V 1 ) of the first circuit path that the source electrode (S) of the field effect transistor (FET) with the emitter of the transistor (V 1 ) arranged in the first circuit path and the drain electro de (D) with the emitter of the transistor (V 2 ) arranged in the second circuit path, and the second connection of the reference capacitor with the emitter of the transistor (V 3 ) arranged in the third circuit path and that the collector of the transistor arranged in the third circuit path (V 3 ) is connected to its base via an impedance matching circuit formed from a matching capacitor (C 5 ) and a matching resistor (R 13 ) connected in series with it. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Ausgänge des Schaltspannungsgenerators (UG) mit einem Abblockkondensator (C 1) überbrückt sind.4. Circuit arrangement according to claim 3, characterized in that the outputs of the switching voltage generator (UG) are bridged with a blocking capacitor (C 1 ). 5. Schaltungsanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Kollektor des im vierten Schaltungspfad angeordneten Transistors (V 4) mit einem Entkopplungskondensator (C 4) verbunden ist.5. Circuit arrangement according to claim 3 or 4, characterized in that the collector of the transistor arranged in the fourth circuit path (V 4 ) is connected to a decoupling capacitor (C 4 ).
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WO2003046588A1 (en) * 2001-11-30 2003-06-05 Bosch Rexroth Ag Method for detecting the operability of a number of identical zener diodes that are connected in parallel to one another and to a solenoid
US7486086B2 (en) * 2006-11-06 2009-02-03 Macronix International Co., Ltd. Method for measuring intrinsic capacitance of a metal oxide semiconductor (MOS) device

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