DE3909692C2

DE3909692C2 -

Info

Publication number: DE3909692C2
Application number: DE19893909692
Authority: DE
Inventors: Anton 8080 Fuerstenfeldbruck De Nett
Original assignee: MESS TOP ENGINEERING GESELLSCHAFT fur MESSTECHNOLOGIE MBH 8033 PLANEGG DE
Current assignee: MTE GESELLSCHAFT FUER MESSTECHNOLOGIE MBH, 8033 MA
Priority date: 1989-03-23
Filing date: 1989-03-23
Publication date: 1992-07-16
Also published as: DE3909692A1

Description

Die Erfindung bezieht sich auf eine Vorrichtung zum Erzeugen einer bestimmten Impulsfolge mit einem Taktgenerator, dessen Taktperiode aus zwei Teilperioden besteht, die eine einem Binärwert von Null entsprechende Austastperiode bzw. eine einem Binärwert von Eins entsprechende Auftastperiode seines Taktsignals darstellen.The invention relates to a device for Generating a specific pulse train with a clock generator, whose clock period consists of two sub-periods, one blanking period corresponding to a binary value of zero or a gating period corresponding to a binary value of one represent its clock signal.

Die Ablaufsteuerung zahlreicher elektronisch gesteuer ter Einrichtungen beruht auf bestimmten Impulsfolgen, deren Impulse zum jeweiligen Zeitpunkt ihres Auftretens die in der Ablaufsteuerung vorgesehenen Vorgänge auslösen. Die Anwendung von Impulskodemodulation (PCM) stellt ein derartiges Beispiel bei der Steuerung von kontinuierlichen Vorgängen dar. Ein an deres Beispiel ist die Steuerung von extern getriggerten Ab läufen, wie die Vorgänge eines Quittungsbetriebs (hand-shake).The sequence control of numerous electronic controls facilities is based on certain pulse trains, their Impulses at the time of their occurrence in the Trigger the sequence control of the intended processes. The application pulse code modulation (PCM) is one such example in the control of continuous processes. An on this example is the control of externally triggered Ab run like the processes of a handshake.

Bekannte Vorrichtungen zum Erzeugen einer bestimmten Impulsfolge weisen eine verhältnismäßig große Anzahl von Bau teilen auf, wodurch einerseits der gesamte Aufbau aufwendig und platzverbrauchend ist und andererseits die erzielbaren Taktraten beschränkt werden. Daneben sind derartige Vorrich tungen für die Erzeugung nur einer bestimmten Impulsfolge ausgelegt und lassen sich nicht ohne grundlegenden Umbau für die Erzeugung anderer erwünschter Impulsfolgen umstellen.Known devices for generating a specific one Pulse train have a relatively large number of construction divide, which on the one hand makes the entire structure complex and is space-consuming and on the other hand the achievable Clock rates are limited. There are also such devices for the generation of only a certain pulse train designed and can not be without fundamental modification for change the generation of other desired pulse trains.

Der Erfindung liegt die Aufgabe zugrunde, eine Vorrich tung der eingangs genannten Art zu schaffen, die bei einem einfachen Aufbau leicht für die Erzeugung verschiedener, vor gegebener Impulsfolgen angepaßt werden kann.The invention has for its object a Vorrich tion of the type mentioned at the outset, which in a simple construction easy for generating different, before given pulse trains can be adapted.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß eine Speichereinrichtung vorgesehen ist, bei der in einer er sten Gruppe von Speicherplätzen an jedem Speicherplatz je eine der je einer Taktperiode zugeordneten Impulsamplitude der Impulsfolge entsprechende Amplitudeninformation abgespeichert ist, die Adressen der Speicherplätze der ersten Gruppe an einer gleichen vorgegebenen Binärstelle denselben bestimmten Binärwert aufweisen und die dem zur Durchadressierung dieser Speicherplätze erforderliche Binärstellen darstellenden Adressenteil entsprechenden Adressenleitungen mit dem Ausgang eines ersten Registers gekoppelt sind, und bei der der ersten Gruppe von Speicherplätzen eine zweite Gruppe von Speicher plätzen zugeordnet ist, deren Adressen mit den Adressen der ersten Gruppe bis auf die vorgegebene Binärstelle, an der die Adressen der zweiten Gruppe den zu dem bestimmten Binärwert komplementären Binärwert aufweisen, übereinstimmen und in je dem je einem bestimmten Speicherplatz der ersten Gruppe zu geordneten Speicherplatz der zweiten Gruppe jeweils der zur Durchadressierung erforderliche Adressenteil des den auf den Amplitudeninformationswert des zugeordneten Speicherplatzes der ersten Gruppe folgenden Amplitudeninformationswert enthal tenden Speicherplatzes der ersten Gruppe abgespeichert ist, daß die der vorgegebenen Binärstelle entsprechende Adressen leitung mit dem Taktsignal beaufschlagt ist und daß das jewei lige Ausgangssignal der Speichereinrichtung in der einen Teil periode in das erste Register und in der anderen Teilperiode in ein zweites Register übernommen wird, an dessen Ausgang die Impulsfolge abgegriffen wird.According to the invention, this object is achieved in that a memory device is provided, in which he Most group of storage locations in each storage location one the pulse amplitude assigned to each clock period Corresponding amplitude information is stored in the pulse train is the addresses of the memory locations of the first group the same predetermined binary position Have binary value and that for the addressing of this Binary digits representing memory locations Address part corresponding address lines with the output a first register are coupled, and the first Group of memory locations a second group of memory locations is assigned places, whose addresses with the addresses of the first group except for the specified binary position at which the Addresses of the second group to the binary value determined have complementary binary value, match and in each each to a certain storage space of the first group ordered storage space of the second group each for Through addressing required part of the address on the Amplitude information value of the allocated storage space contain the amplitude information value following the first group storage space of the first group is stored, that the addresses corresponding to the given binary position Line is acted upon by the clock signal and that the respective output signal of the memory device in one part period in the first register and in the other subperiod is transferred to a second register, at whose output the Pulse train is tapped.

Mit der bei der Erfindung vorgesehenen Speicherein richtung ist es also möglich, jede beliebig vorgegebene Im pulsfolge darzustellen, ohne schaltungstechnische Änderungen im logischen Schaltungsaufbau vornehmen zu müssen. Vielmehr werden nach Vorgabe der gewünschten Impulsfolge lediglich die den einzelnen Taktperioden jeweils zugeordneten Impulsamplitu den der Impulsfolge in der ersten Gruppe von Speicherplätzen abgespeichert, so daß in jedem dieser Speicherplätze jeweils eine Amplitudeninformation zur Verfügung steht, die der einer bestimmten Taktperiode zugeordneten Impulsamplitude ent spricht. Soll die Vorrichtung eine andere Impulsfolge erzeu gen, braucht nur eine entsprechende Änderung des Inhaltes der Speichereinrichtung herbeigeführt zu werden. Dies geschieht am einfachsten durch eine entsprechende Umprogrammierung der Speichereinrichtung, die bei Verwendung einer löschbaren Spei chereinrichtung ohne jede Änderung des Schaltungsaufbaus durchgeführt werden kann. Alternativ kann aber auch an die Verwendung von austauschbaren Nur-Lesespeichern gedacht wer den, deren jeder für eine bestimmte Impulsfolge programmiert ist, so daß zur Änderung jeweils nur der Speicher umgesteckt werden muß.With the memory provided in the invention direction, it is therefore possible to use any given Im display pulse sequence without changes in circuitry in the logical circuit structure. Much more only the the pulse amplitudes assigned to the individual clock periods that of the pulse train in the first group of memory locations stored so that in each of these memory locations amplitude information is available that the one specific pulse period assigned pulse amplitude ent speaks. Should the device generate another pulse train needs only a corresponding change in the content of the Storage device to be brought about. This happens on easiest by reprogramming the Storage device that when using an erasable Spei without any change in the circuit structure can be carried out. Alternatively, the Use of interchangeable read-only memories the one each programmed for a particular pulse train is so that only the memory is changed for each change must become.

Dem zeitreihenfolgegerechten Aufruf der Amplituden information dient die der ersten Gruppe von Speicherplätzen zugeordnete zweite Gruppe von Speicherplätzen, die jeweils mindestens denjenigen Adressenteil des jeweils zugeordneten Speicherplatzes der ersten Gruppe enthalten, welcher zur voll ständigen Durchadressierung aller Speicherplätze der ersten Gruppe erforderlich ist. Die eindeutige Zuordnung zwischen den Speicherplätzen der ersten Gruppe und den Speicherplätzen der zweiten Gruppe ist dabei dadurch hergestellt, daß die beiden einander zugeordneten Adressen eines bestimmten Speicher platzes der ersten Gruppe und des ihm zugeordneten Speicher platzes der zweiten Gruppe bis auf eine vorgegebene Binärstel le miteinander übereinstimmen, während an dieser vorgegebenen Binärstelle die beiden Adressen zueinander komplementäre Bi närwerte aufweisen. An dieser für alle Speicherplätze der er sten Gruppe sowie der zweiten Gruppe gleichen vorgegebenen Binärstelle haben also die Speicherplätze der ersten Gruppe einheitlich denselben Binärwert, beispielsweise den Wert Null, während an dieser Binärstelle die Speicherplätze der zweiten Gruppe einheitlich den Binärwert Eins aufweisen.Calling up the amplitudes according to the time sequence information is used for the first group of storage locations assigned second group of storage locations, each at least that address part of the respectively assigned Storage space of the first group included, which to full constant addressing of all memory locations of the first Group is required. The clear association between the Memory locations of the first group and the memory locations of the second group is made in that the two mutually assigned addresses of a specific memory of the first group and the memory allocated to it place of the second group except for a given binary digit le match each other while on this given Binary position the two addresses complementary Bi have normal values. At this for all the memory locations of the he most group as well as the second group are the same Binary positions therefore have the memory locations of the first group uniformly the same binary value, for example the value zero, while at this binary position the memory locations of the second Group consistently have the binary value one.

Durch die Anlegung des Taktsignals an die dieser vor gegebenen Binärstelle entsprechende Adressenleitung der Spei chereinrichtung bewirkt also das Taktsignal während jeder seiner Taktperioden nacheinander den Aufruf der ersten Gruppe von Speicherplätzen und den Aufruf der zweiten Gruppe von Speicherplätzen, wobei die eine Gruppe während der einen Teil periode und die andere Gruppe während der anderen Teilperiode des Taktsignals adressiert wird. Da gleichzeitig der Inhalt des ersten Registers an denjenigen Adressenleitungen der Spei chereinrichtung anliegt, die dem zur Durchadressierung erfor derlichen Adressenteil der Speicherplätze der ersten Gruppe bzw. der zweiten Gruppe entsprechen, wird also während jeder Taktperiode des Taktsignals nacheinander der Inhalt des hier durch adressierten Speicherplatzes der ersten Gruppe sowie des zugeordneten Speicherplatzes der zweiten Gruppe ausgelesen. In der einen Teilperiode des Taktsignals wird dabei die Amplitu deninformation des adressierten Speicherplatzes der ersten Gruppe in das zweite Register übernommen und steht dort somit für die Dauer einer Taktperiode als Amplitudenwert der Impuls folge zur Verfügung. In der anderen Teilperiode des Takt signals, in der also der zugeordnete Speicherplatz aus der zweiten Gruppe adressiert wird, gelangt dessen Speicherinhalt in das erste Register und bildet damit einen neuen Adressen teil für die Adressierung der Speichereinrichtung in der nächstfolgenden Taktperiode des Taktsignals. Da in den Spei cherplätzen der zweiten Gruppe die betreffenden Adressenteile in der richtigen Zeitreihenfolge abgespeichert sind, werden also mit der durch das Taktsignal vorgegebenen Frequenz die abgespeicherten Impulsamplituden in der gewünschten Zeit reihenfolge aufgerufen und stehen am Ausgang des zweiten Regi sters als Impulsfolge zur Verfügung. Gleichzeitig wird in der betreffenden Teilperiode aber auch der neue Adressenteil in dem ersten Register zur Verfügung gestellt, so daß durch diese über das erste Register erfolgende Rückkopplung des Ausgangs der Speichereinrichtung zu den der Durchadressierung dienenden Adressenleitungen die reihenfolgegerechte Adressenfortschal tung erfolgt.By applying the clock signal to it before given binary position corresponding address line of the Spei chereinrichtung thus causes the clock signal during each of its clock periods successively calling the first group of storage spaces and calling the second group of Memory locations, one group during the one part period and the other group during the other subperiod of the clock signal is addressed. Because at the same time the content of the first register on those address lines of the memory chereinrichtung is present, which is required for through-addressing the address part of the memory locations of the first group or the second group, will be during everyone Clock period of the clock signal successively the content of here by addressed storage space of the first group and the allocated storage space of the second group is read out. In the one partial period of the clock signal is the amplitude deninformation of the addressed memory location of the first Group transferred to the second register and is there the pulse for the duration of a clock period as the amplitude value follow available. In the other sub-period of the measure signals, in which the allocated storage space from the is addressed to the second group, its memory content arrives in the first register and thus forms a new address part for addressing the memory device in the next following clock period of the clock signal. Since in the Spei the second group stores the relevant address parts stored in the correct time order So with the frequency predetermined by the clock signal stored pulse amplitudes in the desired time order called and are at the exit of the second regi sters are available as a pulse train. At the same time, in the but also the new address part in made available to the first register, so that through this Feedback of the output via the first register of the storage device to those used for through-addressing Address lines the order-oriented address form tion takes place.

Die erfindungsgemäße Vorrichtung ist daher nicht nur an beliebig vorgegebene Impulsfolgen anpaßbar, sondern ermöglicht wegen ihrer geringen Anzahl von Bauteilen eine außergewöhn liche Platzersparnis. Gleichzeitig erlaubt die geringe Anzahl der Bauteile sehr hohe Taktraten, wobei beispielsweise bei der Verwendung herkömmlicher EPROMs für die Speichereinrichtung in der Praxis Taktraten bis 14 MHz erzielt wurden. Alle Signale, insbesondere die Ausgangssignale der Speichereinrichtung und der beiden Register, stehen synchron zu dem Taktsignal zur Verfügung, so daß die gesamte Vorrichtung eine besonders ein fache Zeitsteuerung aufweist.The device according to the invention is therefore not only on any given pulse train can be adjusted, but enables an exceptional because of their small number of components space saving. At the same time, the small number allows of the components very high clock rates, for example in the Use of conventional EPROMs for the memory device in clock rates up to 14 MHz were achieved in practice. All signals, in particular the output signals of the memory device and of the two registers are available in synchronism with the clock signal Available so that the entire device is a particularly one times the timing.

Der bei der Erfindung vorgesehene Wechsel zwischen der Rückkopplung des Ausgangssignals der Speichereinrichtung für deren Weiteradressierung und der Übernahme des Ausgangssignals der Speichereinrichtung als Amplitudeninformationswert der Im pulsfolge wird in einer vorteilhaften Ausführungsform beson ders einfach dadurch getriggert, daß das erste Register durch die die eine Teilperiode abschließende Übergangsflanke und das zweite Register durch die die andere Teilperiode abschließen de, entgegengesetzt gerichtete Übergangsflanke des Taktsignals zur Übernahme des Ausgangssignals der Speichereinrichtung ge taktet wird. Bei dieser Ausführungsform wird also gleichzeitig mit dem Wechsel des Taktsignals zwischen seiner ersten Teilpe riode und seiner zweiten Teilperiode und dem damit verbundenen wechselweisen Aufruf der ersten Gruppe von Speicherplätzen und der zweiten Gruppe von Speicherplätzen das Ausgangssignal der Speichereinrichtung durch die das Ende dieser Teilperioden anzeigenden Übergangsflanken des Taktsignals in das jeweils zutreffende Register übernommen.The change envisaged in the invention between the Feedback of the output signal of the memory device for their further addressing and the acceptance of the output signal the memory device as the amplitude information value of Im In an advantageous embodiment, the pulse train is special triggered simply by the first register through the transition flank concluding the partial period and the second register through which the other subperiod is completed de, oppositely directed transition edge of the clock signal to take over the output signal of the memory device ge is clocked. In this embodiment, therefore, at the same time with the change of the clock signal between its first part period and its second subperiod and the related alternately calling up the first group of memory locations and the second group of memory locations the output signal of Storage device through the end of these sub-periods indicating transition edges of the clock signal in each applicable registers adopted.

Dies ist in einer besonders einfachen weiteren Ausge staltung der Erfindung schaltungstechnisch dadurch verwirk licht, daß der Datenübernahmetaktanschluß eines der beiden Register und ein dem Datenübernahmetaktanschluß des anderen Registers vorgeschalteter Inverter jeweils mit dem Taktsignal beaufschlagt sind.This is in a particularly simple further version staltung the invention realized in terms of circuit technology light that the data transfer clock port one of the two Register and one the other's data transfer clock port Register upstream inverter with the clock signal are acted upon.

Gemäß einem weiteren Gedanken der Erfindung ist auch vorgesehen, daß das erste Register mit einer Einrichtung zur Einstellung eines Anfangswertes gekoppelt ist. Diese Ausfüh rungsform ermöglicht es also, statt einer kontinuierlichen zyklischen Wiederholung der abgespeicherten Impulsfolge, an einer willkürlich gewählten Stelle der Impulsfolge, die durch den von dem eingestellten Anfangswert bestimmten Adressenteil definiert ist, neu zu starten. Im einfachsten Fall besteht die Vorgabe des Anfangswertes in der Anlegung eines Rücksetzim pulses an das erste Register, das hierdurch mit allen seinen Binärstellen auf Null gesetzt wird und somit an alle zur Durchadressierung erforderlichen Adressenleitungen der Spei chereinrichtung jeweils den Bitwert Null anlegt. Dies bedeu tet, daß der Durchlauf durch die Impulsfolge stets mit derje nigen Impulsamplitude gestartet wird, deren Amplitudeninforma tionswert unter der dadurch angesprochenen Adresse abgespei chert ist.According to another idea of the invention is also provided that the first register with a device for Setting an initial value is coupled. This execution So it is possible instead of a continuous one cyclic repetition of the stored pulse train an arbitrarily chosen point of the pulse train, which is caused by the part of the address determined by the set initial value is defined to restart. In the simplest case there is Specification of the initial value when creating a reset pulses to the first register Binary digits is set to zero and thus to all By addressing necessary address lines of the Spei each creates the bit value zero. This means tet that the passage through the pulse train always with derje some pulse amplitude is started, the amplitude information value under the address addressed thereby chert is.

Eine besonders zweckmäßige weitere Ausführungsform der Erfindung zeichnet sich dadurch aus, daß gegebenenfalls die von der der vorgegebenen Binärstelle entsprechenden Adressen leitung und den dem zur Durchadressierung erforderlichen Adressenteil entsprechenden Adressenleitungen verschiedenen Adressenleitungen an eine einen bestimmten Binärwert liefernde Programmwähleinrichtung angeschlossen sind.A particularly useful further embodiment of the Invention is characterized in that the from the addresses corresponding to the specified binary position line and the one required for through addressing Address lines corresponding to different address lines Address lines to a supplying a certain binary value Program selection device are connected.

Die mit der Programmvorwähleinrichtung verbundenen Adres senleitungen dienen dabei zur Unterscheidung einer entspre chenden Anzahl unterschiedlicher Speicherbereiche, in deren jedem je eine erste Gruppe von Speicherplätzen mit Impulsam plituden und eine zweite Gruppe von zugeordneten Speicher plätzen mit Adressenteilen vorgesehen werden kann. Damit sind in der Vorrichtung gleichzeitig eine der Anzahl der Speicher bereiche entsprechende Anzahl von verschiedenen Impulsfolgen abspeicherbar, wobei der durch die Programmvorwähleinrichtung an die damit verbundenen Adressenleitungen gegebene Wert die jenige Impulsfolge auswählt, deren Ablauf gerade erwünscht ist. Dabei kann die Programmvorwähleinrichtung sowohl die Mög lichkeit einer externen festen Voreinstellung als auch einer automatischen Umschaltung in Abhängigkeit von an sie ange legten Steuersignalen beinhalten.The addresses associated with the program selector Sen lines serve to differentiate between a corresponding appropriate number of different memory areas, in their each a first group of storage locations with Impulsam plituden and a second group of allocated memory places with address parts can be provided. With that one of the number of memories in the device at the same time areas corresponding number of different pulse trains storable, whereby the through the program preselector value given to the associated address lines selects the sequence of impulses whose sequence is currently desired is. The program preselector can both the poss possibility of an external fixed presetting as well automatic switching depending on the number of them control signals.

Im Rahmen der Erfindung ist es auch möglich, daß die Speichereinrichtung zwei oder mehr Speicher und das zweite Register eine entsprechende Anzahl von Registereinheiten auf weist, von denen je eine Registereinheit zur Übernahme des Ausgangssignals je einer der Speicher vorgesehen ist, und daß die den zur Durchnumerierung erforderlichen Adressenteilen entsprechenden Adressenleitungen der einzelnen Speicher an dem gemeinsamen ersten Register und die jeweils der vorgegebenen Binärstelle entsprechenden Adressenleitungen der einzelnen Speicher an einem gemeinsamen Taktsignalanschluß zusammenge schaltet sind. Wie bei den vorstehenden anderen Ausführungs formen ermöglicht auch bei dieser Ausführungsform jede Binär stelle des zweiten Registers einen getrennten Kanal, wobei jedoch bei den vorangegangenen Ausführungsformen die Anzahl der Kanäle durch die Wortlänge des verwendeten Speichers bzw. zweiten Registers begrenzt ist. Durch die bei der vorliegenden Ausführungsform vorgesehene Zusammenschaltung mehrerer Spei cher und Registereinheiten läßt sich also die Wortlänge und damit die verfügbare Zahl von Kanälen beliebig erweitern.In the context of the invention it is also possible that the Storage device two or more memories and the second Register a corresponding number of register units points, each of which a register unit for taking over the Output signal one of the memories is provided, and that the address parts required for numbering corresponding address lines of the individual memories on the common first register and each of the given Binary position corresponding address lines of the individual Memory together at a common clock signal connection are switched. As with the other execution above Shaping also enables any binary in this embodiment place the second register in a separate channel, where however, in the previous embodiments, the number of the channels by the word length of the memory used or second register is limited. By the present Embodiment provided interconnection of several Spei cher and register units, the word length and so that the available number of channels can be expanded as required.

In diesem Zusammenhang ist es ferner möglich, daß ge gebenenfalls vorhandene weitere Adressenleitungen der einzel nen Speicher an einer gemeinsamen Programmwähleinrichtung zusammengeschaltet sind. Durch diese Maßnahme besteht auch im Falle einer Vielkanalerweiterung die Möglichkeit, mehrere Impulsfolgen gleichzeitig abzuspeichern, die in Abhängigkeit von der durch die Programmwähleinrichtung getroffenen Auswahl aufgerufen werden.In this context it is also possible that ge any existing additional address lines of the individual memory on a common program selection device are interconnected. This measure also means In the case of a multi-channel expansion, the option of several Simultaneously store pulse trains which are dependent from the selection made by the program selector be called.

Schließlich erweist es sich als zweckmäßig, daß die Speichereinrichtung durch mindestens einen EPROM gebildet ist. EPROMs haben sich weithin als wirtschaftliches Speichermedium mit beliebig oft erneuerbarem Inhalt bewährt. Insbesondere kann daher die Impulsfolge in der Entwicklungsphase der Vorrichtung leicht geändert werden. Dasselbe gilt für einen späteren Austausch der Impulsfolgen, beispielsweise im Fall nachträglicher Erweiterungen.Finally, it proves useful that the Memory device is formed by at least one EPROM. EPROMs have been widely used as an economical storage medium Proven with any number of renewable content. In particular can therefore the pulse train in the development phase of Device can be easily changed. The same goes for one later exchange of the pulse sequences, for example in the case subsequent extensions.

In der folgenden Beschreibung wird die Erfindung anhand der Zeichnung näher erläutert, auf die bezüglich einer erfin dungswesentlichen Offenbarung aller im Text nicht aufgeführten Einzelheiten ausdrücklich hingewiesen wird. Hierin zeigt:The invention is described in the following description the drawing explained in more detail with respect to an invented essential disclosure of all not listed in the text Details are expressly pointed out. Herein shows:

Fig. 1 ein Blockschaltbild einer Vorrichtung zum Er zeugen einer bestimmten Impulsfolge, und Fig. 1 is a block diagram of an apparatus for generating a certain pulse train, and

Fig. 2 eine mehr ins einzelne gehende Schaltungsdar stellung einer nach dem Prinzip von Fig. 1 aufgebauten Vorrichtung mit mehreren parallel geschalteten Speichern und Registereinheiten. Fig. 2 shows a more detailed circuit representation of a device constructed according to the principle of Fig. 1 with a plurality of memories and register units connected in parallel.

Wie aus Fig. 1 hervorgeht, weist eine Vorrichtung zum Erzeugen einer bestimmten Impulsfolge eine Speichereinrichtung 1, beispielsweise einen EPROM, auf, an dessen Ausgang 2 ein erstes Register 3 und ein zweites Register 4 angeschlossen sind. Die Wortlänge der Speichereinrichtung 1 könnte bei spielsweise 8 Bit betragen und der Ausgang 2 daher 8 einzelne Bitleitungen umfassen, die mit den entsprechenden Bitstellen des ersten und zweiten Registers 3, 4 eingangsseitig verbunden sind. Der Ausgang 5 des ersten Registers 3 ist an den Adres seneingang der Speichereinrichtung 1 zurückgekoppelt. Sofern wie vorstehend beispielhaft angegeben das erste Register 3 eine Wortlänge von 8 Bit aufweist, belegt also der Ausgang 5 des ersten Registers 3 8 Adressenleitungen der Speicherein richtung 1.As can be seen from FIG. 1, a device for generating a specific pulse sequence has a memory device 1 , for example an EPROM, to the output 2 of which a first register 3 and a second register 4 are connected. The word length of the memory device 1 could be, for example, 8 bits and the output 2 could therefore comprise 8 individual bit lines which are connected on the input side to the corresponding bit positions of the first and second registers 3 , 4 . The output 5 of the first register 3 is fed back to the address input of the memory device 1 . If the first register 3 has a word length of 8 bits, as stated above by way of example, the output 5 of the first register 3 thus occupies 8 address lines of the memory device 1 .

Eine von den mit dem Ausgang 5 des ersten Registers 3 gekoppelten Adressenleitungen verschiedene weitere Adressen leitung 6 der Speichereinrichtung 1 ist an den Taktsignalaus gang eines Taktgenerators 7 angeschlossen. Die Taktperiode des von dem Taktgenerator 7 erzeugten und an die weitere Adressen leitung 6 angelegten Taktsignals besteht aus zwei Teilperio den, nämlich einer Austastperiode und einer Auftastperiode des Taktsignals, wobei das Taktverhältnis zwischen Auftast- und Austastperiode beispielsweise 1 : 1 betragen oder auch einen anderen Wert aufweisen kann. In der Austastperiode des Taktsi gnals liegt somit an der weiteren Adressenleitung 6 ein dem Binärwert Null entsprechender Spannungswert an, während in der Auftastperiode dieser Spannungswert dem Binärwert Eins ent spricht.One of the address lines coupled to the output 5 of the first register 3 different further address line 6 of the memory device 1 is connected to the clock signal output of a clock generator 7 . The clock period of the clock signal generated by the clock generator 7 and applied to the further address line 6 consists of two subperiods, namely a blanking period and a blanking period of the clock signal, the clock ratio between blanking and blanking periods being, for example, 1: 1 or another value can have. In the blanking period of the clock signal, a voltage value corresponding to the binary value zero is thus present on the further address line 6 , while in the blanking period this voltage value corresponds to the binary value one.

Die nicht mit dem Ausgang 5 oder dem Taktgenerator 7 verbundenen übrigen Adressenleitungen 8 der Speichereinrich tung 1 sind gegebenenfalls an eine in Fig. 1 nicht dargestell te Programmwähleinrichtung angeschlossen, durch die diese übrigen Adressenleitungen 8 auf einen von der Programmwählein richtung bestimmten festen Binärwert geschaltet werden.The not connected to the output 5 or the clock generator 7 remaining address lines 8 of the device 1 are optionally connected to a program selector, not shown in FIG. 1, through which these remaining address lines 8 are switched to a fixed binary value determined by the program selector.

Das erste Register 3 sowie das zweite Register 4 weisen je einen Taktanschluß 9 bzw. 10 auf, an denen beispielsweise der Anstieg eines daran angelegten Signals die Übernahme der am ersten und zweiten Register 3, 4 anliegenden Daten vom Ausgang 2 der Speichereinrichtung 1 bewirkt. Dabei ist der Taktanschluß 10 des zweiten Registers 4 über eine vom Takt generator 7 herführende Leitung 11 mit dem Taktsignal beauf schlagt, während ein an die Leitung 11 angeschlossener Inver ter 12 eine phasenumgekehrte Version des Taktsignals erzeugt und über eine Leitung 13 an den Taktanschluß 9 des ersten Re gisters 3 anlegt.The first register 3 and the second register 4 each have a clock connection 9 or 10 , at which, for example, the rise of a signal applied to them causes the data present at the first and second registers 3 , 4 to be taken over from the output 2 of the memory device 1 . Here, the clock connection 10 of the second register 4 is struck by a clock 11 from the clock generator 7 with the clock signal while a connected to the line 11 inverter 12 generates a phase-reversed version of the clock signal and via a line 13 to the clock terminal 9 of the first registers 3 created .

Im Betrieb der Vorrichtung enthält also das erste Regi ster 3 ein vom Ausgang 2 der Speichereinrichtung 1 übernom menes binäres Signal, sofern es nicht gerade durch eine nicht näher dargestellte Einrichtung auf einen extern vorgegebenen Anfangswert gesetzt worden ist. Letzteres ist beispielsweise am einfachsten dadurch möglich, daß auf einen in Fig. 1 dar gestellten Rücksetzanschluß 14 des ersten Registers 3 ein ex ternes Löschsignal gegeben wird, wodurch alle Binärstellen des ersten Registers 3 auf Null zurückgesetzt werden. Die Einstel lung eines vorgegebenen Anfangswertes in dem ersten Register 3 dient beispielsweise zur Initialisierung der gesamten Vorrich tung beim Beginn des Betriebs.In operation of the device, therefore, the first register 3 contains a binary signal taken over from the output 2 of the memory device 1 , provided that it has not just been set to an externally predetermined initial value by a device (not shown). The latter is most easily possible, for example, by giving an ex-tern erase signal to a reset connection 14 of the first register 3 shown in FIG. 1, whereby all binary positions of the first register 3 are reset to zero. The setting of a predetermined initial value in the first register 3 serves, for example, to initialize the entire device at the start of operation.

Der in dem ersten Register 3 momentan vorhandene Wert dient somit infolge der Tatsache, daß das erste Register 3 in der vorstehend beschriebenen Weise zu dem Adresseneingang der Speichereinrichtung 1 zurückgekoppelt ist, als Adressenteil, der zusammen mit dem auf der weiteren Adressenleitung 6 auf tretenden Signal und dem an den übrigen Adressenleitungen 8 vorhandenen, festen Signal den augenblicklich adressierten Speicherplatz der Speichereinrichtung 1 bestimmt.The value currently present in the first register 3 thus serves, as a result of the fact that the first register 3 is fed back to the address input of the memory device 1 in the manner described above, as an address part which, together with the signal and occurring on the further address line 6 determines the currently addressed memory location of the memory device 1 from the fixed signal present on the other address lines 8 .

Zu dem Zeitpunkt, in dem der Ausgang des Taktgenerators 7 von der Auftastperiode auf die Austastperiode des Takt signals übergeht, liegt am Ausgang 2 der Speichereinrichtung 1 zunächst noch der Inhalt des während der Auftastperiode adressierten Speicherplatzes an, dessen Adresse an der der weiteren Adressenleitung 6 entsprechenden Binärstelle den Bitwert Eins, an den den übrigen Adressenleitungen 8 ent sprechenden Binärstellen die auf den übrigen Adressenleitungen 8 fest vorgegebenen Bitwerte und auf den mit dem Ausgang 5 des ersten Registers 3 verbundenen Adressenleitungen die durch den im ersten Register 3 gespeicherten Adressenteil bestimmten Bitwerte aufweist. Da die beim Auftreten der Austastperiode negative Übergangsflanke des Taktsignals in dem Inverter 12 invertiert wird, wird also der Inhalt des solchermaßen adres sierten Speicherplatzes als neuer Adressenteil in das erste Register 3 übernommen wird. Damit wird beim Übergang von der Auftastperiode auf die Austastperiode des Taktsignals der neue Adressenteil an die entsprechenden Adressenleitungen der Speichereinrichtung 1 angelegt.At the time when the output of the clock generator 7 passes from the blanking period to the blanking period of the clock signal, the content of the memory location 1 addressed during the blanking period is present at the output 2 of the memory device 1 , the address of which corresponds to that of the further address line 6 binary digit to bit value of one, the other address lines 8 ent speaking binary digits on the remaining address lines 8 fixed predetermined bit values and connected to the output 5 of the first register 3 address lines having the determined by the value stored in the first register 3 address part of bit values. Since the negative transition edge of the clock signal in the inverter 12 is inverted when the blanking period occurs, the content of the address space thus addressed is adopted as a new address part in the first register 3 . Thus, the new address part is applied to the corresponding address lines of the memory device 1 during the transition from the blanking period to the blanking period of the clock signal.

Wenn anschließend am Ende dieser Austastperiode der Übergang des Taktsignals auf seine Auftastperiode auftritt, liegt am Ausgang 2 der Speichereinrichtung 1 also der Inhalt des Speicherplatzes an, dessen Adresse durch den von dem ersten Register 3 gehaltenen neuen Adressenteil, den an den übrigen Adressenleitungen 8 anliegenden festen Adressenteil und an der der weiteren Adressenleitung 6 entsprechenden Bi närstelle durch den Binärwert Null der unmittelbar vorange gangenen Austastperiode bestimmt ist. Also steht beim Übergang des Taktsignals von seiner Austastperiode zu seiner Auftast periode am Ausgang 2 der Speichereinrichtung 1 der Inhalt eines dem durch den neuen Adressenteil adressierten Speicher platz zugeordneten weiteren Speicherplatzes zur Verfügung, dessen Adresse sich von der Adresse des durch den neuen Adres senteil adressierten Speicherplatzes lediglich an der der wei teren Adressenleitung 6 entsprechenden Bitstelle durch den komplementären Bitwert unterscheidet, während die allen üb rigen Adressenleitungen entsprechenden Binärstellen der beiden Adressen in ihren Bitwerten übereinstimmen. Der Inhalt dieses zuletzt adressierten, zugeordneten Speicherplatzes wird in das zweite Register 4 übernommen, weil der Übergang des Taktsi gnals von seiner Austastperiode zu seiner Auftastperiode in folge dessen positiver Übergangsflanke am Taktanschluß 10 des zweiten Registers 4 ein entsprechendes Übernahmesignal lie fert.If the transition of the clock signal to its blanking period then occurs at the end of this blanking period, the content of the memory location is present at the output 2 of the memory device 1 , the address of which is determined by the new address part held by the first register 3 and the fixed address on the other address lines 8 Part of the address and at the corresponding address line 6 is determined by the binary value zero of the immediately preceding blanking period. So at the transition of the clock signal from its blanking period to its blanking period at the output 2 of the memory device 1, the content of a further memory location allocated to the memory address addressed by the new address part is available, the address of which is different from the address of the memory location addressed by the new address part distinguishes only at the bit position corresponding to the further address line 6 by the complementary bit value, while the binary positions of the two addresses corresponding to all other address lines correspond in their bit values. The content of this last addressed, allocated memory location is transferred to the second register 4 because the transition of the clock signal from its blanking period to its blanking period as a result of its positive transition edge at the clock terminal 10 of the second register 4 produces a corresponding takeover signal.

Dieser vorstehend für eine Austastperiode und eine dar an anschließende Auftastperiode des Taktsignals beschriebene Ablauf wiederholt sich für jede Taktperiode des Taktsignals. Somit bilden bei dem anhand von Fig. 1 beschriebenen Ausfüh rungsbeispiel die während der Austastperioden des Taktsignals adressierten Speicherplätze eine erste Gruppe, deren Adressen sich dadurch auszeichnen, daß die der weiteren Adressenleitung 6 entsprechende Binärstelle der Adressen den Bitwert Null auf weist. Die in der Auftastperiode des Taktsignals adressierten, der ersten Gruppe von Speicherplätzen zugeordneten Speicher plätze bilden folglich eine zweite Gruppe, wobei deren Adres sen an der der weiteren Adressenleitung 6 zugeordneten Binär stelle den komplementären Bitwert Eins annehmen. Dabei wird der Inhalt der Speicherplätze der ersten Gruppe jeweils für eine volle Taktperiode in das zweite Register 4 übernommen, während der Inhalt der Speicherplätze der zweiten Gruppe je weils für eine volle Taktperiode in das erste Register 3 über nommen wird. Also bestimmt der Inhalt des jeweils adressierten Speicherplatzes der zweiten Gruppe jeweils den als nächstes an die mit dem Ausgang 5 des ersten Registers 3 gekoppelten Adressenleitungen anzulegenden nächsten Adressenteil. This procedure described above for a blanking period and a subsequent blanking period of the clock signal is repeated for every clock period of the clock signal. Thus, in the embodiment described with reference to FIG. 1, the memory locations addressed during the blanking periods of the clock signal form a first group, the addresses of which are characterized in that the binary position of the addresses corresponding to the further address line 6 has the bit value zero. The memory locations addressed in the blanking period of the clock signal and assigned to the first group of memory locations consequently form a second group, their addresses assuming the complementary bit value one at the binary location assigned to the further address line 6 . The contents of the memory locations of the first group are each transferred to the second register 4 for a full clock period, while the contents of the memory locations of the second group are each transferred to the first register 3 for a full clock period. The content of the respectively addressed memory location of the second group thus determines the next address part to be applied next to the address lines coupled to the output 5 of the first register 3 .

Zur Erzeugung einer bestimmten gewünschten Impulsfolge brauchen also lediglich die jeder einzelnen Taktperiode des Taktsignals entsprechenden Amplitudenwerte der Impulsfolge in den Speicherplätzen der ersten Gruppe abgespeichert zu werden und in den zugeordneten Speicherplätzen der zweiten Gruppe die zu den mit dem Ausgang des ersten Registers 3 verbundenen Adressenleitungen gehörenden Adressenteile in der der Impuls folge entsprechenden Reihenfolge der gewünschten Impulsampli tuden abgespeichert zu werden. Dann wird synchron zum Takt des Taktsignals jeweils der gewünschte Wert der Impulsamplitude in das zweite Register 4 und der zur Fortschaltung auf die nächstfolgende Impulsamplitude dienende Adressenteil in das erste Register 3 ausgelesen. Am Ausgang 15 des zweiten Regi sters 4 tritt damit die gewünschte Impulsfolge mit der Fre quenz des Taktsignals auf.To generate a specific desired pulse sequence, it is therefore only necessary to store the amplitude values of the pulse sequence corresponding to each individual clock period of the clock signal in the memory locations of the first group and the address parts belonging to the address lines connected to the output of the first register 3 in the assigned memory locations of the second group to be saved in the order of the desired pulse amplitudes corresponding to the pulse sequence. Then, the desired value of the pulse amplitude is read into the second register 4 and the address part serving to advance to the next following pulse amplitude is read into the first register 3 in synchronism with the clock of the clock signal. At the output 15 of the second regi sters 4 , the desired pulse sequence occurs with the frequency of the clock signal.

Wenngleich es zur Erzeugung einer bestimmten Impulsfol ge bereits ausreicht, wenn das zweite Register 4 nur eine einzige Binärstelle aufweist, an die ein bestimmtes Bit des jeweils ausgelesenen Speicherplatzes übergeben wird, macht die Vorrichtung zweckmäßigerweise von der Tatsache Gebrauch, daß die Speicherplätze gewöhnlich eine größere Wortlänge, bei spielsweise von 8 Bit, aufweisen, so daß durch eine entspre chende Auslegung der Stellenzahl des zweiten Registers 4 diese mehreren Bitstellen parallel übergeben werden und am Ausgang 15 des zweiten Registers 4 mit der Frequenz des Taktsignals parallel zur Verfügung stehen. Auf diese Weise weist die Vor richtung eine der Anzahl der Binärstellen des zweiten Regi sters 4 entsprechende Anzahl von Ausgangskanälen auf.Although it is sufficient to generate a specific pulse sequence if the second register 4 has only a single binary position to which a specific bit of the respectively read memory location is transferred, the device expediently makes use of the fact that the memory locations usually have a longer word length , for example of 8 bits, so that by a corresponding interpretation of the number of positions in the second register 4 these several bit positions are transferred in parallel and are available in parallel at the output 15 of the second register 4 with the frequency of the clock signal. In this way, the device has a number of output channels corresponding to the number of binary positions of the second register 4 .

Wie die in Fig. 2 dargestellte Ausführungsform zeigt, ist es auch ohne weiteres möglich, die Zahl der Kanäle über die Wortlänge der Speicherplätze hinaus zu erhöhen. Zu diesem Zweck weist in dem in Fig. 2 dargestellten Ausführungsbeispiel die Speichereinrichtung 1 mehrere, nämlich drei gleiche Spei cher 16, 17, 18, beispielsweise EPROMs, auf, von denen jeder mit einer der weiteren Adressenleitung 6 des Ausführungsbeispiels von Fig. 1 entsprechenden Adressenleitung 19, 20, 21 an einen gemeinsamen Taktanschluß 22 angeschlossen ist, dem das Taktsi gnal aus dem in Fig. 2 nicht näher dargestellten Taktgenerator 7 (siehe Fig. 1) zugeleitet wird. In weiterer Übereinstimmung mit dem Ausführungsbeispiel von Fig. 1 sind auch den übrigen Adressenleitungen 8 von Fig. 1 entsprechende Adressenleitungen 23, 24, 25 jedes Speichers 16, 17, 18 an gemeinsamen Anschlußlei tungen 26, 27, 28 zusammengeführt, denen wie im Fall des Ausfüh rungsbeispiels von Fig. 1 ein fester Adressenanteil aus einer gemeinsamen Programmwähleinrichtung zugeführt wird.As the embodiment shown in FIG. 2 shows, it is also easily possible to increase the number of channels beyond the word length of the memory locations. For this purpose, in the exemplary embodiment shown in FIG. 2, the memory device 1 has a plurality, namely three identical memories 16 , 17 , 18 , for example EPROMs, each of which corresponds to an address line corresponding to the further address line 6 of the exemplary embodiment from FIG. 1 19 , 20 , 21 is connected to a common clock terminal 22 , to which the clock signal is supplied from the clock generator 7 (see FIG. 1), which is not shown in detail in FIG. 2. In further accordance with the embodiment of Fig. 1, the other address lines 8 of Fig. 1 corresponding address lines 23 , 24 , 25 of each memory 16 , 17 , 18 are merged to common connecting lines 26 , 27 , 28 , which as in the case of exporting approximately example of FIG. 1, a fixed address portion is supplied from a common program selection.

Die übrigen Adressenleitungen 29 der drei Speicher 16, 17, 18 sind ebenfalls jeweils gemeinsam an den Ausgang 5 des ersten Registers 3 angeschlossen, so daß das Register 3 auf diese Adressenleitungen 29 gleichzeitig ein und denselben Adressenteil ausgibt. Die Adressenleitungen 29 dienen damit wie im Fall des Ausführungsbeispiels von Fig. 1 zur Durch adressierung der ersten und zweiten Gruppe von Speicherplätzen jedes Speichers 16, 17, 18. Da bei dem Ausführungsbeispiel von Fig. 2 die der Durchadressierung dienenden Adressenleitungen 29 einem Adressenteil mit einer Länge von 9 Bit entsprechen und beispielsweise übliche Registerbausteine nur eine Länge von 8 Bit aufweisen, ist in Fig. 2 das erste Register 3 als eine Kombination eines 8-Bit-Registers 30 mit einem Flip-Flop 31 dargestellt. Wie in der Ausführungsform gemäß Fig. 1 ist auch im Falle von Fig. 2 der Rücksetzanschluß 14 des ersten Registers 3 mit einer zur Erzeugung eines Rücksetzsignals für die Initialisierung der Vorrichtung dienenden Logik 32 gekop pelt, die also als Einrichtung zur Einstellung des Anfangswer tes Null für das erste Register 3 dient.The remaining address lines 29 of the three memories 16 , 17 , 18 are also each connected together to the output 5 of the first register 3 , so that the register 3 outputs one and the same address part on these address lines 29 at the same time. The address lines 29 thus serve, as in the case of the exemplary embodiment in FIG. 1, for addressing the first and second groups of memory locations of each memory 16 , 17 , 18 . Since in the exemplary embodiment of FIG. 2 the address lines 29 used for through-addressing correspond to an address part with a length of 9 bits and, for example, conventional register modules only have a length of 8 bits, in FIG. 2 the first register 3 is shown as a combination of an 8- Bit register 30 shown with a flip-flop 31 . As in the embodiment according to FIG. 1, the reset connection 14 of the first register 3 is also coupled in the case of FIG. 2 with a logic 32 serving to generate a reset signal for the initialization of the device, that is to say as a device for setting the initial value zero serves for the first register 3 .

Während also die einander entsprechenden Adressenlei tungen der drei Speicher 16, 17, 18 jeweils zusammengeschaltet und somit gemeinsam an den Ausgang des der Durchadressierung dienenden ersten Registers 3 angeschlossen sind, das wie im Falle von Fig. 1 aus der Speichereinrichtung 1 den jeweils zur Durchadressierung dienenden Adressenteil aufnimmt, besteht das zweite Register 4 aus einer der Anzahl der Speicher 16, 17, 18 entsprechenden Anzahl von Registereinheiten 33, 34, 35, von denen die Registereinheit 33 das Ausgangssignal des Speichers 16, die Registereinheit 34 das Ausgangssignal des Speichers 17 und die Registereinheit 35 das Ausgangssignal des Speichers 18 aufnimmt. Die Datenübertragung in die Registereinheiten 33, 34, 35 erfolgt wie im Falle von Fig. 1 durch die entsprechende Übergangsflanke des dem jeweiligen Taktanschluß 10 zugeführten Taktsignals, dessen dazu entgegengesetzte Übergangsflanke wie im Falle von Fig. 1 über den Inverter 12 die Datenübernahme in das erste Register 3 triggert. Also bewirkt die in Fig. 2 dargestellte Ausführungsform bei im übrigen gleicher Funktion eine Vervielfachung der verfügbaren Kanäle entsprechend den durch die drei Registereinheiten 33, 34, 35 verfügbaren Binär stellen.So while the corresponding address lines of the three memories 16 , 17 , 18 are each interconnected and thus connected together to the output of the first address serving for addressing 3 , which, as in the case of FIG. 1 from memory device 1, is used for addressing each Includes part of the address, the second register 4 consists of a number of register units 33 , 34 , 35 corresponding to the number of memories 16 , 17 , 18 , of which register unit 33 is the output signal of memory 16 , register unit 34 is the output signal of memory 17 and Register unit 35 receives the output signal of the memory 18 . The data transfer to the register units 33 , 34 , 35 takes place, as in the case of FIG. 1, by the corresponding transition edge of the clock signal supplied to the respective clock connection 10 , the opposite transition edge of which, as in the case of FIG. 1, the data transfer into the first via the inverter 12 Register 3 triggers. Thus, the embodiment shown in FIG. 2, with otherwise the same function, causes a multiplication of the available channels in accordance with the binary positions available through the three register units 33 , 34 , 35 .

Wie im Falle der Fig. 1 kann auch hier durch eine Än derung des den Anschlußleitungen 26, 27, 28 zugeführten festen Adressenanteils jeweils ein anderer Speicherbereich angewählt werden, der die zur Erzeugung einer anderen Impulsfolge nöti gen Informationen enthält.As in the case of FIG. 1, a different memory area can be selected by changing the fixed address portion supplied to the connecting lines 26 , 27 , 28 , which contains the information necessary to generate another pulse train.

Verzeichnis der BezugszeichenList of reference symbols

1 Speichereinrichtung
2 Ausgang
3 erstes Register
4 zweites Register
5 Ausgang
6 weitere Adressenleitung
7 Taktgenerator
8 übrige Adressenleitungen
9 Taktanschluß
10 Taktanschluß
11 Leitung
12 Inverter
13 Leitung
14 Rücksetzanschluß
15 Ausgang
16 Speicher
17 Speicher
18 Speicher
19, 20, 21 Adressenleitung
22 gemeinsamer Taktanschluß
23, 24, 25 Adressenleitungen
26, 27, 28 Anschlußleitungen
29 übrige Adressenleitungen
30 8-Bit-Register
31 Flip-Flop
32 Logik
33, 34, 35 Registereinheiten 1 storage device
2 output
3 first register
4 second registers
5 exit
6 additional address lines
7 clock generator
8 remaining address lines
9 clock connection
10 clock connection
11 line
12 inverters
13 line
14 Reset connection
15 exit
16 memories
17 memory
18 memory
19, 20, 21 address line
22 common clock connection
23, 24, 25 address lines
26, 27, 28 connecting lines
29 remaining address lines
30 8-bit registers
31 flip-flop
32 logic
33, 34, 35 register units

Claims

1. A device for generating a certain pulse sequence with a clock generator, the clock period consists of two sub-periods, which represent a blanking period corresponding to a binary value of zero or a blanking period corresponding to a binary value of one of its clock signal, characterized in that a memory device ( 1 ) is seen before, in which in a first group of memory locations at each memory location one of the pulse amplitudes assigned to a pulse period of the pulse sequence corresponding to amplitude information is stored, the addresses of the memory locations of the first group at the same predetermined binary location have the same specific binary value and the address lines corresponding to the address parts required for binary addresses representing binary locations are coupled to the output ( 5 ) of a first register ( 3 ), and in which the first group of locations a second group pe of memory locations is assigned, the addresses of which correspond to the addresses of the first group except for the predetermined binary location at which the addresses of the second group have the binary value complementary to the specific binary value, and in each case a specific memory location of the first group for the assigned memory location of the second group, the address part required for the full addressing of the memory location of the first group containing the amplitude information value of the allocated memory location of the first group is stored,
that the address line ( 6 ) corresponding to the given binary position is acted upon by the clock signal
and that the respective output signal of the memory device ( 1 ) is taken over into the first register ( 3 ) in one partial period and into a second register ( 4 ) in the other partial period, at whose output ( 15 ) the pulse train is tapped.

2. Apparatus according to claim 1, characterized in that the first register ( 3 ) by the one transition period from the transition edge and the second register ( 4 ) by the other transition period, opposite ge directed transition edge of the clock signal to take over the output signal of Storage device ( 1 ) is clocked.

3. Apparatus according to claim 1 or 2, characterized in that the data transfer clock connection ( 10 ) one of the two registers ( 4 ) and one of the data transfer clock connection ( 9 ) of the other register ( 3 ) upstream inverter ( 12 ) each acted upon with the clock signal are.

4. Device according to one of claims 1 to 3, characterized in that the first register ( 3 ) is coupled to a device for setting an initial value.

5. Device according to one of claims 1 to 4, characterized in that, if necessary, the address lines corresponding to the given binary position ( 6 ) and the address lines required for addressing ent address lines different address lines ( 8 ) delivering a certain binary value Program selection device are connected.

6. Device according to one of claims 1 to 5, characterized in that the memory device ( 1 ) has two or more memories ( 16 , 17 , 18 ) and the second register has a corresponding number of register units ( 33 , 34 , 35 ) , one of which is provided with a register unit for taking over the output signal, and that the address lines ( 29 ) of the individual memories ( 16, 17, 18 ) on the common first register ( 3 ) corresponding to the address parts required for numbering and the depending on the given binary position corresponding address lines ( 19 , 20 , 21 ) of the individual memories ( 16 , 17 , 18 ) are connected together at a common clock signal connection ( 22 ).

7. The device according to claim 6, characterized in that any additional address lines ( 23 , 24 , 25 ) of the individual memories ( 16 , 17 , 18 ) are connected together on a common program selection device.

8. Device according to one of claims 1 to 7, characterized in that the memory device ( 1 ) is formed by at least one EPROM.