DE3837821A1 - High-precision CMOS Schmitt trigger - Google Patents
High-precision CMOS Schmitt triggerInfo
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Abstract
Description
Die Erfindung bezieht sich auf einen CMOS-Präzisions- Schmitt-Trigger nach dem Zwei-Komparator-Speicher-Prin zip zum Auswerten von analogen Eingangssignalen auf ei nen oberen und unteren Schwellwert und Umformen in ein binäres Ausgangssignal.The invention relates to a CMOS precision Schmitt trigger according to the two comparator memory principle zip for evaluating analog input signals on egg NEN upper and lower threshold and forming in one binary output signal.
Bekannte Schaltungen mit Schmitt-Triggern werden in der schematischen Zeichnung durch die Fig. 1 bis 3 ge zeigt.Known circuits with Schmitt triggers are shown in the schematic drawing by FIGS. 1 to 3 ge.
Nach Fig. 1 gibt es sehr einfache Schmitt-Trigger, die in Standard-CMOS-Schaltkreisen eingesetzt sind, wie z.B. LOCMOS, COSMOS, HCMOS. Die Schaltung besteht aus einem Inverter (N 1, N 2, P 2, P 1), dessen Schwellwert oder Kipp- Punkt typisch in der Mitte des Versorgungsspannungsbe reiches liegt. Bedingt durch Fertigungstoleranzen streut der Schwellwert sehr stark, z.B. zwischen 30% VDD und 70% VDD, wobei VDD der Wert der positiven Versorungs spannung ist. Diese Toleranzen stören nicht, wenn man festlegt, daß das LOW-Signal am Eingang E kleiner als 30% VDD und das HIGH-Signal größer als 70% VDD sein muß.According to FIG. 1, there are very simple Schmitt trigger, which are used in standard CMOS circuits, such as LOCMOS, COSMOS, HCMOS. The circuit consists of an inverter ( N 1 , N 2 , P 2 , P 1 ), the threshold or breakpoint is typically in the middle of the supply voltage range. Due to manufacturing tolerances, the threshold value varies widely, for example between 30% VDD and 70% VDD, where VDD is the value of the positive supply voltage. These tolerances do not interfere if you specify that the LOW signal at input E must be less than 30% VDD and the HIGH signal must be greater than 70% VDD.
Der beschriebene Inverter wird dadurch zum Schmitt-Trig ger, daß beim LOW-Signal am Eingang E das korrespondie rende HIGH-Signal am Ausgang A den Transistor N 3 leitend macht, was zu einer Erhöhung der Schaltschwelle am Ein gang E führt und den Kippvorgang beschleunigt. Bei HIGH-Signal an Eingang E macht das korrespondierende LOW-Signal am Ausgang A den Transistor P 3 leitend, was zu einer Erniedrigung der Schaltschwelle an Eingang E führt und den Kippvorgang in die andere Richtung be schleunigt.The inverter described is characterized ger to Schmitt Trig that makes at the LOW signal at the input E, the korrespondie Rende HIGH signal at the output A of the transistor N3 conducting, which transition to an increase of the switching threshold of the A E guides and drives the tilting . With a HIGH signal at input E , the corresponding LOW signal at output A makes transistor P 3 conductive, which leads to a lowering of the switching threshold at input E and accelerates the tilting process in the other direction.
Ein Zahlenbeispiel soll dies verdeutlichen:
Liegt die Schwelle des Inverters ohne N 3 und P 3, z.B.
bei 2 V, so verschiebt sich mit N 3 und P 3 die Schwelle
bei LOW-Signal am Eingang E auf 2.5 V nach oben und bei
HIGH-Signal auf 1.5 V nach unten. Im vorliegenden Bei
spiel hat der Schmitt-Trigger einen unteren Schwellwert
von 1.5 V und einen oberen Schwellwert von 2.5 V. Die Dif
ferenz der beiden Schwellwerte wird Hysterese genannt
und beträgt 1 V.
Wenn das Eingangssignal in diesem Hysteresebereich
liegt, so hängt der Signalzustand am Ausgang davon ab,
ob das Eingangssignal von unten oder von oben in den
Hysteresebereich gelangt ist.A numerical example should clarify this:
If the threshold of the inverter is without N 3 and P 3 , e.g. at 2 V, then with N 3 and P 3 the threshold shifts up to 2.5 V for LOW signal at input E and down to 1.5 V for HIGH signal . In the present example, the Schmitt trigger has a lower threshold value of 1.5 V and an upper threshold value of 2.5 V. The difference between the two threshold values is called hysteresis and is 1 V. If the input signal is in this hysteresis range, the signal state depends on Output depends on whether the input signal has entered the hysteresis area from below or from above.
Ein weiteres Kennzeichen des einfachen Schmitt-Triggers nach Fig. 1 - und das gilt auch für alle digitalen CMOS-Schaltungen - ist die Tatsache, daß die gesamte Anordnung keinen Strom aus der Versorgungsspannung zieht, wenn das Signal am Eingang E kleiner ist als die Thresholdspannung des Transistors N 1 (entsprechend einem kleinen LOW-Signal) oder um die Thresholdspannung des Transistors P 1 kleiner als die Versorgungsspannung ist (entsprechend einem hohen HIGH-Signal). Thresholdspan nung ist dabei der Spannungswert, der überschritten wer den muß, um einen Stromfluß zu ermöglichen.Another characteristic of the simple Schmitt trigger according to FIG. 1 - and this also applies to all digital CMOS circuits - is the fact that the entire arrangement does not draw any current from the supply voltage if the signal at input E is less than the threshold voltage of transistor N 1 (corresponding to a small LOW signal) or by the threshold voltage of transistor P 1 is smaller than the supply voltage (corresponding to a high HIGH signal). Threshold voltage is the voltage value that must be exceeded in order to allow current to flow.
Ein Anwendungsschwerpunkt des Schmitt-Triggers nach Fig. 1 ist die Pegelanpassung und Flankenformung beliebiger binärer Eingangssignale in systemgerechte interne Signa le.An application focus of the Schmitt trigger according to FIG. 1 is the level adjustment and edge shaping of any binary input signals into system-compatible internal signals.
Vorteile des Schmitt-Triggers nach Fig. 1 sind der sehr geringe Schaltungsaufwand und Platzbedarf sowie die Ei genschaft, in definierten Betriebszuständen keinen Strom aus der Versorgungsspannung zu benötigen. Der stromlose Betriebszustand wird vorteilhaft genutzt in Anwendungen, die von Batterien gespeist werden, und zum sogenannten Idd-Test.The advantages of the Schmitt trigger according to FIG. 1 are the very small amount of circuitry and space as well as the property of not requiring any current from the supply voltage in defined operating states. The currentless operating state is used to advantage in applications that are powered by batteries and for the so-called Idd test.
Der Idd-Test ist der erste Schritt in der Fertigungs- Endkontrolle und dient zur groben Gut/Schlecht-Selekti on. Wird beim Idd-Test ein Strom gemessen, der höher ist als eine vorgegebene Leckstromgrenze, so besteht Ver dacht auf Kurzschlüsse oder andere Fertigungsfehler, und der Prüfling wird von weiteren Tests ausgeschlossen und ausselektiert. Auf diese Weise spart man teure Testzeit.The Idd test is the first step in manufacturing Final inspection and serves for the rough good / bad selecti on. If the Idd test measures a current that is higher as a predetermined leakage current limit, Ver thinks of short circuits or other manufacturing defects, and the examinee is excluded from further tests and selected. This saves expensive testing time.
Nachteil des Schmitt-Triggers nach Fig. 1 ist die große Toleranz der Schwellwerte für Anwendungen, die präzise Schwellwerte verlangen. The disadvantage of the Schmitt trigger according to FIG. 1 is the large tolerance of the threshold values for applications that require precise threshold values.
Fig. 2 zeigt die Schaltungsanordnung für einen sogenann ten Präzisions-Schmitt-Trigger, wie er beispielsweise bekannt ist aus: "Halbleiter-Schaltungstechnik", Tiet ze, Schenk, Springer-Verlag 1980, Seite 418 und Abbildung 17.36. Hierbei werden mit zwei Komparatoren ein unterer Schwellwert U su und ein oberer Schwellwert U so vergli chen und die Ausgangssignale einem RS-Flip-Flop zuge führt. Fig. 2 shows the circuit arrangement for a so-called precision Schmitt trigger, as is known for example from: "Semiconductor circuit technology", Tiet ze, Schenk, Springer-Verlag 1980, page 418 and Figure 17.36. Here, two comparators are used to compare a lower threshold U su and an upper threshold U so that the output signals are fed to an RS flip-flop.
Die Präzision der Schwellen dieses Schnitt-Triggers hängt ab von der Genauigkeit der angelegten Spannungen U su und U so sowie der Eingangsspannungs-Offset der Kom paratoren. Offset bedeutet dabei Eingangsfehlspannung der Komparatoren.The precision of the thresholds of this cut trigger depends on the accuracy of the applied voltages U su and U so and the input voltage offset of the comparators. Offset here means input voltage failure of the comparators.
Nachteilig ist, daß ein Komparator - auch in CMOS-Tech nologie - dauernd einen Ruhestrom aus der Versorgungs spannungsquelle benötigt, weil die Transistoren im er forderlichen Arbeitspunkt definierte Spannungs- und Stromwerte haben.It is disadvantageous that a comparator - also in CMOS technology - continuously requires a quiescent current from the supply voltage source because the transistors in the required operating point have defined voltage and current values.
Besonders nachteilig bei diesem Präzisions-Schmitt-Trig ger ist, daß der bei Fig. 1 beschriebene Idd-Test nicht ohne Zusatzeinrichtungen durchführbar ist. Eine ge bräuchliche Anordnung für den Idd-Test ist in Fig. 3 dargestellt. Die Ruhestrom aufnehmende Analogschaltung kann über eine Testlogik von der Versorgungsspannung zu und abgeschaltet werden. Im Testmodus ist der Schalter S geöffnet; der Stromfluß von VDD über die Analogschaltung nach VSS (Bezugspunkt) ist unterbrochen. Damit ist die Analogschaltung außer Funktion. Da die Testlogik und die Logik nach Fig. 3 keinen Ruhestrom ziehen, ist somit die Gesamtschaltung ohne Ruhestromaufnahme. A particular disadvantage of this precision Schmitt trigger is that the Idd test described in FIG. 1 cannot be carried out without additional devices. A common arrangement for the Idd test is shown in Fig. 3. The quiescent current-absorbing analog circuit can be switched on and off from the supply voltage via a test logic. Switch S is open in test mode; the current flow from VDD via the analog circuit to VSS (reference point) is interrupted. The analog circuit is therefore out of function. Since the test logic and the logic according to FIG. 3 do not draw any quiescent current, the entire circuit is therefore without quiescent current consumption.
Wie Fig. 3 andeutet, wird für die Testlogik ein zusätz licher Außenanschluß benötigt. Dieser steht in vielen Fällen nicht zur Verfügung oder ist vom Anwender nicht erwünscht.As indicated in FIG. 3, an additional external connection is required for the test logic. In many cases this is not available or is not desired by the user.
Es ist deshalb Aufgabe der Erfindung, eine Schaltungsan ordnung zu schaffen, die die genannten Vorteile der be kannten Schaltungen nach Fig. 1 und Fig. 2 und Fig. 3 nutzt und deren Nachteile vermeidet. Es soll zudem mit einer Testeinrichtung ein Abschalten der analogen Schal tungsteile ohne Zuhilfenahme eines zusätzlichen Testan schlusses möglich sein.It is therefore an object of the invention to provide a Schaltungsan order that uses the mentioned advantages of the known circuits be of FIG. 1 and FIG. 2 and FIG. 3, and avoids the disadvantages. It should also be possible to switch off the analog circuit parts with the aid of a test facility without the aid of an additional test connection.
Erfindungsgemäß wird diese Aufgabe durch die kennzeich nenden Merkmale des Patentanspruchs 1 gelöst. Ausgestal tungen sind aus den Unteransprüchen ersichtlich.According to the invention, this object is characterized by nenden features of claim 1 solved. Designed are evident from the subclaims.
Erfindungsgemäß wird das analoge Eingangssignal in zwei Schritten verarbeitet, nämlich in einer "Grobauswertung" und einer "Feinauswertung".According to the invention, the analog input signal is divided into two Steps processed, namely in a "rough evaluation" and a "fine evaluation".
Die Grobauswertung stellt fest, ob das Eingangssignal innerhalb oder außerhalb des exakten Auswertebereiches (Hysterese) liegt und meldet am Ausgang, ob das Ein gangssignal LOW oder HIGH ist.The rough evaluation determines whether the input signal inside or outside the exact evaluation range (Hysteresis) lies and reports at the output whether the on is LOW or HIGH.
Befindet sich das Eingangssignal außerhalb des Hystere sebereiches, so sind alle Analogteile abgeschaltet und die Gesamtanordnung nimmt keinen Strom auf. Das Ausgangssignal wird durch eine logische Schaltung ein deutig definiert: es ist LOW, wenn das Eingangssignal unterhalb des Hysteresebereiches liegt, und es ist HIGH, wenn das Eingangssignal oberhalb des Hysteresebereiches liegt. The input signal is outside the hysteresis range, all analog parts are switched off and the overall arrangement does not draw any current. The Output signal is through a logic circuit clearly defined: it is LOW when the input signal is below the hysteresis range and it's HIGH, if the input signal is above the hysteresis range lies.
In dieser Betriebsart ist ein Idd-Test möglich. Die Schaltung belastet nicht die Versorgungsspannungsquelle, was insbesondere bei Batteriebetrieb von Vorteil ist.An Idd test is possible in this operating mode. The Circuit does not stress the supply voltage source, which is particularly advantageous when using batteries.
Befindet sich das analoge Eingangssignal in Nähe oder innerhalb des Hysteresebereiches, so sind alle Schal tungsteile mit der Versorgungsspannung verbunden und der Feinauswerter ist aktiv. Die Gesamtanordnung arbeitet in diesem Fall als Präzisions-Schmitt-Trigger.Is the analog input signal near or within the hysteresis range, so are all scarf parts connected to the supply voltage and the Fine evaluator is active. The overall arrangement works in in this case as a precision Schmitt trigger.
Ein Ausführungsbeispiel der Erfindung ist nachstehend anhand der schematischen Zeichnung näher erläutert.An embodiment of the invention is as follows explained in more detail using the schematic drawing.
Es zeigen:Show it:
Fig. 4 Blockschaltbild des erfindungsgemäßen CMOS- Präzisions-Schnitt-Triggers, Fig. 4 is a block diagram of the invention CMOS Precision-cut trigger,
Fig. 5 Spannungs-Zeit-Diagramm des erfindungsgemäßen CMOS-Präzisions-Schmitt-Triggers zur Erläute rung des Signalverlaufs. Fig. 5 voltage-time diagram of the CMOS precision Schmitt trigger according to the invention to explain tion of the signal curve.
Der Schmitt-Trigger gemäß Fig. 4 der Erfindung besteht aus einem Feinauswerter 10, einem Grobauswerter 11 sowie einer Umschalt- und Speichereinrichtung 12. Er weist wie üblich je einen Anschluß für die Versorgungsspannung VDD und Bezugspotential VSS auf. Angesteuert am Eingang E wird der Schmitt-Trigger durch ein analoges Eingangssig nal. Am Ausgang A tritt ein binäres Ausgangssignal auf.The Schmitt trigger according to FIG. 4 of the invention consists of a fine evaluator 10 , a rough evaluator 11 and a switching and storage device 12 . As usual, it has a connection for the supply voltage VDD and the reference potential VSS. The Schmitt trigger is controlled by an analog input signal at input E. A binary output signal appears at output A.
Der Grobauswerter 11 besteht aus fünf Schwellwertschal tern 1, 2, 3, 4 und 5 sowie zwei UND-Gliedern 6 und 7. Die Eingänge der fünf Schwellwertschalter sind gemeinsam mit dem Eingangssignal E verbunden. The rough evaluator 11 consists of five threshold switches 1 , 2 , 3 , 4 and 5 and two AND gates 6 and 7 . The inputs of the five threshold switches are connected together with the input signal E.
Der Ausgang vom Schwellwertschalter 1
führt zu dem wahren Eingang vom UND-Glied 6,
der Ausgang vom Schwellwertschalter 2
führt zu dem wahren Eingang vom UND-Glied 7,
der Ausgang vom Schwellwertschalter 3
führt zu dem einen Eigang eines Umschalters S 2
und zu dem Eingang eines Inverters 8,
der Ausgang vom Schwellwertschalter 4
führt zu dem inversen Eingang vom UND-Glied 7,
der Ausgang vom Schwellwertschalter 5
führt zu dem inversen Eingang vom UND-Glied 6.The output from the threshold switch 1 leads to the true input from the AND gate 6 ,
the output from the threshold switch 2 leads to the true input from the AND gate 7 ,
the output from the threshold switch 3 leads to the one input of a changeover switch S 2 and to the input of an inverter 8 ,
the output from the threshold switch 4 leads to the inverse input from the AND gate 7 ,
the output from the threshold switch 5 leads to the inverse input from the AND gate 6 .
Der Ausgang vom UND-Glied 6 ist mit dem Steuereingang eines Schalters S 1 verbunden und der Ausgang vom UND- Glied 7 mit dem Steuereingang des Umschalters S 2. Der Feinauswerter 10 besteht aus zwei Komparatoren Comp 1 und Comp 2 sowie einem davor geschalteten Spannungsteiler R 1, R 2 und R 3.The output from the AND gate 6 is connected to the control input of a switch S 1 and the output from the AND gate 7 to the control input of the switch S 2 . The fine evaluator 10 consists of two comparators Comp 1 and Comp 2 and a voltage divider R 1 , R 2 and R 3 connected in front of them.
Die positiven Versorgungsspannungs-Anschlüsse der Kompa ratoren und des Spannungsteilers sind direkt mit VDD verbunden, während die negativen Versorgungsanschlüsse der Komparatoren als auch des Spannungsteilers über den Schalter S 1 mit VSS verbunden sind.The positive supply voltage connections of the comparators and the voltage divider are connected directly to VDD, while the negative supply connections of the comparators and of the voltage divider are connected to VSS via switch S 1 .
Das Eingangssignal E führt direkt an den positiven Sig naleingang vom Komparator Comp 2 und an den negativen Signaleingang vom Komparator Comp 1. Der negative Signa leingang vom Komparator Comp 2 ist mit der gemeinsamen Verbindung der Spannungsteilerwiderstände R 1 und R 2 ver bunden und bildet den oberen Schwellwert 13 des Feinaus wertes 10. Der gemeinsame Anschluß der Spannungsteiler widerstände R 2 und R 3 bildet den unteren Schwellwert 14 des Feinauswerters 10 und führt zum positiven Eingang des Comp 1.The input signal E leads directly to the positive signal input from the comparator Comp 2 and to the negative signal input from the comparator Comp 1 . The negative signal input from the comparator Comp 2 is connected to the common connection of the voltage divider resistors R 1 and R 2 and forms the upper threshold value 13 of the fine value 10 . The common connection of the voltage divider resistors R 2 and R 3 forms the lower threshold 14 of the fine evaluator 10 and leads to the positive input of the Comp 1 .
Der Ausgang des Komparators Comp 1 ist mit einem Eingang des Umschalters S 2 verbunden, dessen Ausgang an den Rücksetzeingang R eines Ausgangs-Flipflops 9 führt. Der andere Eingang dieses Teiles des Umschalters S 2 ist mit dem Ausgang des Inverters 8 verbunden. Der Eingang des Inverters 8 führt das Eingangssignal E.The output of the comparator Comp 1 is connected to an input of the switch S 2 , the output of which leads to the reset input R of an output flip-flop 9 . The other input of this part of the switch S 2 is connected to the output of the inverter 8 . The input of the inverter 8 carries the input signal E.
Der Setzeingang S des Ausgangs-Flipflops 9 ist mit dem anderen Ausgang des Umschalters S 2 verbunden, dessen Eingänge - wie bereits beschrieben - mit dem Ausgang des Komparators Comp 2 bzw. dem Eingangssignal E verbunden sind.The set input S of the output flip-flop 9 is connected to the other output of the switch S 2 , the inputs of which - as already described - are connected to the output of the comparator Comp 2 or the input signal E.
Die Wirkungsweise der Schaltung nach Fig. 4 läßt sich am
besten mit Hilfe des Signalablaufplanes nach Fig. 5 er
läutern:
Die Spannung Ue am Eingang E ist als aufsteigende und
abfallende Rampe dargestellt, und es sind die Schwell
spannungen eingetragen, die das Eingangssignal durch
läuft, und bei deren Passieren eine Reaktion in der
Schaltung erfolgt.The mode of operation of the circuit according to FIG. 4 can best be explained with the aid of the signal flow chart according to FIG. 5:
The voltage Ue at the input E is shown as an ascending and descending ramp, and the threshold voltages are entered, which the input signal passes through, and when they pass through, a reaction occurs in the circuit.
Die Schwellen 1 bis 7 sind folgenden Schaltungsteilen aus Fig. 4 zugeordnet:The thresholds 1 to 7 are assigned to the following circuit parts from FIG. 4:
Schwelle 1 - Schwellwertschalter 1
Schwelle 2 - Schwellwertschalter 2
Schwelle 3 - Spannungsteilerabgriff 14
Schwelle 4 - Schwellwertschalter 3
Schwelle 5 - Spannungsteilerabgriff 13
Schwelle 6 - Schwellwertschalter 4
Schwelle 7 - Schwellwertschalter 5 Threshold 1 - threshold switch 1
Threshold 2 - threshold switch 2
Threshold 3 - voltage divider tap 14
Threshold 4 - threshold switch 3
Threshold 5 - voltage divider tap 13
Threshold 6 - threshold switch 4
Threshold 7 - threshold switch 5
Zur Zeit t = 0 ist die Eingangsspannung Ue = 0 und die Ausgangsspannung Ua = 0, weil das Ausgangs-Flipflop 9 vom Ausgangssignal des Schwellwertschalters 3 bzw. In verter 8 über den Schalter S 2 zurückgesetzt ist. Ebenso sind die Ausgangsspannungen der Schwellwertschalter 1, 2, 3, 4, und 5 gleich 0, was zur Folge hat, daßAt time t = 0, the input voltage Ue = 0 and the output voltage Ua = 0, because the output flip-flop 9 is reset by the output signal of the threshold switch 3 or in verter 8 via the switch S 2 . Likewise, the output voltages of the threshold switches 1 , 2 , 3 , 4 , and 5 are 0, which has the consequence that
- - der Ausgang des UND-Gliedes 6 auf LOW liegt, wodurch der Schalter S 1 geöffnet und der Feinauswerter von der Versorgungsspannung getrennt ist,the output of the AND gate 6 is LOW, which opens the switch S 1 and the fine evaluator is disconnected from the supply voltage,
- - der Ausgang des UND-Gliedes 7 auf LOW liegt, wodurch der Umschalter S 2 in der gezeichneten Ruhelage das Ausgangs-Flipflop 9 mit dem Ausgang des Schwellwert schalters 3 bzw. mit dem Ausgang des Inverters 8 ver bindet. Der Schwellwertschalter 3 erkennt, daß das Eingangssignal logisch LOW ist, so daß er an den Setzeingang S des Ausgangs-Flipflops LOW-Signal legt und an den Rücksetzeingang R HIGH-Signal.- The output of the AND gate 7 is LOW, whereby the switch S 2 in the drawn rest position, the output flip-flop 9 with the output of the threshold switch 3 or with the output of the inverter 8 binds ver. The threshold switch 3 recognizes that the input signal is logic LOW, so that it applies a LOW signal to the set input S of the output flip-flop and a HIGH signal to the reset input R.
Da der Feinauswerter 10 - wie oben beschrieben - über den geöffneten Schalter S 1 von der Versorgungsspannung getrennt ist, sind die Ausgangssignale der Komparatoren Comp 1 und Comp 2 nicht definiert.Since the fine evaluator 10 - as described above - is separated from the supply voltage via the open switch S 1 , the output signals of the comparators Comp 1 and Comp 2 are not defined.
Wenn das ansteigende Eingangssignal Ue die Schwelle 1 erreicht, wechselt das Ausgangssignal des Schwellwert schalters 1 von LOW nach HIGH, am Ausgang des UND-Glie des 6 entsteht ein HIGH-Signal und der Schalter S 1 wird geschlossen. In diesem Moment ist der Feinauswerter 10 an die Versorgungsspannung angeschlossen und aktiviert. Sobald der Feinauswerter eingeschwungen ist, entsteht an Ausgang von Comp 1 ein HIGH-Signal, weil das Eingangssig nal Ue unterhalb von Schwelle 3 am Spannungsteilerabgriff 14 liegt und der Komparator Comp 1 an seinem Signaleingang invertiert. Das Ausgangssignal von Comp 2 wird LOW, weil an seinen Eingängen dieselbe Situation vorliegt, er aber nicht invertiert.When the rising input signal Ue reaches the threshold 1 , the output signal of the threshold switch 1 changes from LOW to HIGH, at the output of the AND gate of the 6 a HIGH signal is produced and the switch S 1 is closed. At this moment the fine evaluator 10 is connected to the supply voltage and activated. As soon as the fine evaluator has settled, a HIGH signal is produced at the output of Comp 1 , because the input signal Ue is below threshold 3 at the voltage divider tap 14 and the comparator Comp 1 inverts at its signal input. The output signal from Comp 2 goes LOW because the same situation exists at its inputs, but it does not invert.
Erreicht die Eingangsspannung Ue die Schwelle 2, so er scheint am Ausgang vom Schwellwertschalter 2 ein HIGH- Signal und der Ausgang vom UND-Glied 7 wechselt von LOW nach HIGH, wodurch der Schalter S 2 in die Arbeitslage umschaltet und somit die Eingänge S und R des Ausgangs- Flipflops 9 mit den Ausgängen der Komparatoren Comp 1 und Comp 2 verbindet. Von dieser Situaton ausgehend arbeitet die Gesantschaltung als Präzision-Schmitt-Trigger.If the input voltage Ue reaches the threshold 2 , then a HIGH signal appears at the output from the threshold switch 2 and the output from the AND gate 7 changes from LOW to HIGH, as a result of which the switch S 2 switches to the working position and thus the inputs S and R of the output flip-flop 9 connects to the outputs of the comparators Comp 1 and Comp 2 . Starting from this situation, the overall circuit works as a precision Schmitt trigger.
Wenn die Eingangsspannung in Höhe der Schwelle 3 ist, wechselt das Ausgangssignal vom Comp 1 auf LOW, so daß der Setzeingang S und der Rücksetzeingang R des Aus gangs-Flipflops 9 LOW sind, ohne am Ausgang A eine Ände rung hervorzurufen.When the input voltage is at the threshold 3 , the output signal changes from Comp 1 to LOW, so that the set input S and the reset input R of the output flip-flop 9 are LOW, without causing a change at the output A.
Sobald die Eingangsspannung Ue die Schwelle 4 erreicht, schaltet der Ausgang des Schwellwertschalters 3 auf HIGH um. Das analoge Eingangssignal Ue hat nun den binären Wert HIGH durch die Grobauswertung zugeordnet bekommen, der jedoch nicht auf den Ausgang A durchgeschaltet wird, weil der Feinauswerter 10 abgefragt wird.As soon as the input voltage Ue reaches the threshold 4 , the output of the threshold switch 3 switches to HIGH. The analog input signal Ue has now been assigned the binary value HIGH by the rough evaluation, which, however, is not switched through to output A because the fine evaluator 10 is queried.
Die Schwelle 5 ist der obere Schaltpunkt der Hysterese. Wenn das Eingangssignal diesen Wert erreicht, schaltet zuerst der Komparator Comp 2 auf HIGH und aktiviert den Setzeingang S des Flipflops 9, so daß der Ausgang A von LOW nach HIGH wechselt.The threshold 5 is the upper switching point of the hysteresis. When the input signal reaches this value, the comparator Comp 2 first switches to HIGH and activates the set input S of the flip-flop 9 , so that the output A changes from LOW to HIGH.
Steigt das Eingangssignal Ue weiter an bis zum Wert der Schwelle 6, so geht der Ausgang des UND-Gliedes 7 auf LOW zurück und somit der Umschalter S 2 in seine Ruhelage. Bei diesem Umschalten von Feinauswertung auf Grobauswertung ändern sich die Eingänge S und R des Ausgangs-Flipflops 9 nicht, da die entsprechenden Eingänge des Umschalters S 2 dasselbe Signal haben. Der Grobauswerter, der bereits bei Schwelle 4 umgeschaltet hat, liefert wie der Feinauswerter das gewünschte HIGH-Signal.If the input signal Ue continues to rise to the value of the threshold 6 , the output of the AND gate 7 returns to LOW and thus the changeover switch S 2 is in its rest position. When switching from fine evaluation to rough evaluation, the inputs S and R of the output flip-flop 9 do not change, since the corresponding inputs of the switch S 2 have the same signal. The rough evaluator, which has already switched at threshold 4 , delivers the desired HIGH signal like the fine evaluator.
Der Feinauswerter 10 wird bei Erreichen der Schwelle 7 von der Versorgungsspannung abgeschaltet, weil der Aus gang vom UND-Glied 6 auf LOW wechselt und der Schalter S 1 in die Ruhelage zurückfällt.The fine evaluator 10 is switched off when the threshold 7 is reached by the supply voltage because the output from the AND gate 6 changes to LOW and the switch S 1 falls back into the rest position.
Bei der abfallenden Flanke der Eingangsspannung Ue läuft
im Prinzip der gleiche Vorgang ab wie für die aufstei
gende Flanke beschrieben. Daher folgt hier nur eine ge
raffte Darstellung:
Schwelle 7: Feinauswerter wird über S 1 an die
Versorgungsspannung gelegt.
Schwelle 6: Wechseln von Grob- auf Feinauswertung
über Umschalter S 2.
Schwelle 5: Komparatorausgangs Comp 2 geht von
HIGH auf LOW zurück ohne den Speicher
zustand des Flipflops 9 zu ändern.
Schwelle 4: Der Schwellwertschalter 3 erkennt,
daß das analoge Eingangssignal
Ue den Binärwert LOW erreicht hat.
Schwelle 3: Der Komparator Comp 1 wechselt an seinem
Ausgang von LOW auf HIGH, weil das
Eingangssignal Ue hier den unteren Wert
des Hysteresebereichs erreicht hat.
Somit wird das Ausgangs-Flipflop 9
zurückgesetzt, und der Ausgang A
wechselt auf LOW.
Schwelle 2: Umschalten von Fein- auf Grobaus
wertung über S 2.
Schwelle 1: Trennen des Feinauswerters 10 von
der Versorgungsspannung über S 1.On the falling edge of the input voltage Ue , the same process as described for the rising edge basically takes place. Therefore, here is just a neat illustration:
Threshold 7 : Fine evaluator is connected to the supply voltage via S 1 .
Threshold 6 : Change from coarse to fine evaluation using switch S 2 .
Threshold 5 : Comparator output Comp 2 goes from HIGH to LOW without changing the memory state of flip-flop 9 .
Threshold 4 : The threshold switch 3 recognizes that the analog input signal Ue has reached the binary value LOW. Threshold 3 : The comparator Comp 1 changes from LOW to HIGH at its output because the input signal Ue has reached the lower value of the hysteresis range. Thus, the output flip-flop 9 is reset and the output A changes to LOW.
Threshold 2 : Switching from fine to rough evaluation via S 2 .
Threshold 1 : Disconnect the fine evaluation device 10 from the supply voltage via S 1 .
Die Schaltung hat ihren Ausgangszustand erreicht.The circuit has reached its initial state.
Im Prinzip werden für die Schwellwertschalter 1, 2, 3, 4 und 5 Komparatoren benötigt, um sicherzustellen, daß z.B. die Schwelle 3 höher ist als die Schwelle 2 und daß die Toleranzen der Schwellen sich nicht überlappen. Komparatoren an dieser Stelle scheiden jedoch wegen ih rer dauernd erforderlichen Betriebsbereitschaft und dem damit dauernd fließenden Querstrom aus. Für die Schwell wertschalter 1 bis 5 werden gemäß einer Ausgestaltung der Erfindung einfache Inverter verwendet, die aus je einem N-Kanal- und P-Kanal-MOSFet bestehen. Durch geeig nete Dimensionierung der Kanallängen und Kanalweiten er geben sich dadurch unterschiedliche Kippspannungen, die den geforderten Schwellwerten entsprechen.In principle, comparators are required for threshold switches 1 , 2 , 3 , 4 and 5 to ensure that, for example, threshold 3 is higher than threshold 2 and that the tolerances of the thresholds do not overlap. Comparators at this point, however, are ruled out because of their constantly required operational readiness and the consequently constantly flowing cross current. According to one embodiment of the invention, simple inverters are used for the threshold switches 1 to 5 , each consisting of an N-channel and P-channel MOSFET. Appropriate dimensioning of the channel lengths and channel widths results in different breakdown voltages that correspond to the required threshold values.
Da es bei den Schwellwertschaltern 1 bis 5 im Grob auswerter 11 also nur auf die relative Lage der Schwellen ankommt, genügen Schaltungen mit geringer absoluter Genauigkeit. Hingegen müssen die präzisen Aus werteschwellen des Schmitt-Triggers im Feinauswerter 10 absolut genau sein und erfordern den Einsatz von Komparatoren mit exakten Vergleichswerten.Since it is only the relative position of the thresholds that matters in the case of the threshold switches 1 to 5 in the rough evaluator 11 , circuits with low absolute accuracy are sufficient. On the other hand, the precise evaluation thresholds of the Schmitt trigger in the evaluator 10 must be absolutely precise and require the use of comparators with exact comparison values.
Der Schalter S 1, der in Fig. 4 als mechanischer Schalter dargestellt ist, läßt sich in vorteilhafter Weise in weiterer Ausgestaltung als N-MOS-Transistor verwirklichen. The switch S 1 , which is shown in FIG. 4 as a mechanical switch, can advantageously be implemented in a further embodiment as an N-MOS transistor.
Als vorteilhafte Ausgestaltung ist der Umschalter S 2 in Fig. 4 anstatt des mechanischen Umschalters mit vier Transmissionsgates, d.h., mit vier paarig angeordneten P- und N-Kanal Transistoren, realisierbar.As an advantageous embodiment, the changeover switch S 2 in FIG. 4 can be implemented instead of the mechanical changeover switch with four transmission gates, ie with four P and N-channel transistors arranged in pairs.
Für die Komparatoren Comp 1 und Comp 2 lassen sich belie bige Komparatorschaltungen verwenden. Je nach geforder ten Daten des Schnitt-Triggers ist jedoch auf Eingangs- Offset, Eingangs-Gleichtaktbetrieb, Verzögerungszeit, Stromaufnahme und ähnliche Anforderungen zu achten.Any comparator circuits can be used for the comparators Comp 1 and Comp 2 . Depending on the required data of the cut trigger, however, attention must be paid to input offset, input common mode, delay time, current consumption and similar requirements.
Der Erfindungsgegenstand läßt sich vorteilhaft einsetzen in Applikationen, wie Kurzzeitglied (präzises Auswerten der Lade- und Entladespannung eine RC-Gliedes), Mini mun/Maximim-Auswerter, Zweipunktregler, binäre Sig naleingabe mit Störunterdrückung, Eingangsschaltung für Standard-CMOS-Schaltkreise und ASICs, (d.h. Anwender spezifische integrierte Schaltung). Besonders vorteil haft gemäß der Erfindung ist für alle Applikationen die selbsttätige Abschaltung der Stromaufnahme durch das Eingangssignal, wodurch ein stromsparender Betrieb bei Batteriespannung und ein problemloser Idd-Test ermög licht wird.The subject of the invention can be used advantageously in applications such as short-term elements (precise evaluation the charging and discharging voltage of an RC element), Mini mun / Maximim evaluator, two-point controller, binary sig input with noise suppression, input circuit for Standard CMOS circuits and ASICs, (i.e. users specific integrated circuit). Particularly advantageous is according to the invention for all applications automatic shutdown of the current consumption by the Input signal, resulting in a power-saving operation at Battery voltage and a trouble-free Idd test enables light becomes.
Claims (7)
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Legal Events
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| 8139 | Disposal/non-payment of the annual fee |