DE3836396C1

DE3836396C1 - Digital 90@ phase shifter circuit

Info

Publication number: DE3836396C1
Application number: DE19883836396
Authority: DE
Inventors: Frank Dipl.-Ing. Koerber (Fh), 8038 Groebenzell, De
Original assignee: Rohde and Schwarz GmbH and Co KG
Current assignee: Rohde and Schwarz GmbH and Co KG
Priority date: 1988-10-26
Filing date: 1988-10-26
Publication date: 1990-02-15
Anticipated expiration: 2008-10-27

Abstract

In this circuit, in which a gate flip flop circuit is used for generating, from an input signal, an I signal and a Q signal which is phase shifted by 90@ compared with the I signal, in each case with half the input frequency, the I signal and Q signal is in each case temporarily stored in a buffer memory controlled by twice the input frequency. <IMAGE>

Description

Die Erfindung geht aus von einer digitalen 90°-Phasen schieberschaltung laut Oberbegriff des Hauptanspruches.The invention is based on a digital 90 ° phase slide control according to the preamble of the main claim.

Phasenschieberschaltungen dieser Art aufgebaut aus im I- bzw. Q-Zweig angeordneten Gatterschaltungen und mit einander verknüpften Flip-Flops sind bekannt. Durch die Gatter werden gegeneinander invertierte Eingangssignale im I- bzw. Q-Zweig erzeugt, aus denen durch die an schließenden miteinander verknüpften Flip-Flops die gegen seitig vorzugsweise um plus 90° phasenverschobenen I- bzw. Q-Signale mit der halben Eingangsfrequenz erzeugt werden.Phase shifter circuits of this type are constructed from im I or Q branch arranged gate circuits and with linked flip-flops are known. Through the Gates become inverted input signals generated in the I or Q branch, from which by the closing linked flip-flops against each other on the side, preferably phase-shifted by 90 ° or Q signals generated with half the input frequency will.

Bei diesen bekannten Schaltungen ist die 90°-Phasenver schiebung jedoch nicht genau, da in beiden Zweigen die Schaltkreisaufbauten nicht gleich und die Gatterlaufzeiten stark temperaturabhängig sind und deshalb in den beiden Zweigen unterschiedliche Laufzeiten und damit Phasenver schiebungen auftreten. In these known circuits, the 90 ° phase ver However, the shift is not exact, since in both branches the Circuit structures are not the same and the gate runtimes are strongly temperature dependent and therefore in the two Branches have different terms and thus phase ver shifts occur.

Zum Erzeugen eines in Schritten von jeweils 18°-Phasenver schiebung gegenüber einem Referenztaktsignal einstellbaren phasenvariablen Taktsignals ist es auch bekannt, unter Verwendung eines Zählers eine zehnfach höhere Ausgangs taktfrequenz durch den Faktor 10 zu teilen und daraus über einen Flip-Flop-Schaltungen steuernden Decoder das gewünschte phasenvariable Taktsignal zu erzeugen (RAO, Vittal: "Phase shifter varies clock-generator output", Electronic Design, 17. Febr. 1983, S. 153, 154) .For generating a phase ver. In steps of 18 ° shift compared to a reference clock signal adjustable phase variable clock signal, it is also known under Using a counter a ten times higher output clock frequency to divide by a factor of 10 and from it the decoder controlling the flip-flop circuits generate the desired phase-variable clock signal (RAO, Vittal: "Phase shifter varies clock-generator output", Electronic Design, Feb. 17, 1983, pp. 153, 154).

Es ist Aufgabe der Erfindung, eine digitale 90°-Phasen schieberschaltung der eingangs erwähnten Art so weiter zubilden und zu verbessern, daß die in einem großen Fre quenzbereich mögliche 90°-Phasenverschiebung auch bei Temparaturänderungen immer exakt 90° ist. It is an object of the invention to have a digital 90 ° phase slide circuit of the type mentioned above educate and improve that in a great Fre possible 90 ° phase shift also at Temperature changes are always exactly 90 °.

Diese Aufgabe wird ausgehend von einer Schaltung laut Oberbegriff des Hauptanspruches durch dessen kennzeich nende Merkmale gelöst. Vorteilhafte Weiterbildungen er geben sich aus den Unteransprüchen.This task is based on a circuit Preamble of the main claim characterized by its characteristics solved. Advantageous further training he give themselves from the subclaims.

Durch die erfindungsgemäße Zwischenspeicherung der gegen seitigen 90°-phasenverschobenen I- und Q-Signale mit der doppelten Eingangsfrequenz ist die Schaltung unab hängig von eventuellen Temperaturänderungen; bei Tempera turänderungen fallen nur noch die Laufzeitunterschiede innerhalb des Zwischenspeichers ins Gewicht, die jedoch vernachlässigt werden können. Die stark temperaturab hängigen unterschiedlichen Gatterlaufzeiten in den beiden Zweigen werden durch die Zwischenspeicherung kompensiert. Außerdem können in einem breiten Bereich von einigen Hz bis Größenordnung 100 MHz mit der gleichen Schaltung zwei exakt 90° phasenverschobene Signale erhalten werden. Klassische Methoden wie 90° Powersplitter, PLL-Schaltungen oder Resonanzschaltungen arbeiten nur in einen schmalen Bereich oder gar nur bei einer festen Frequenz und müssen abgeglichen werden.Due to the temporary storage of the counter 90 ° phase-shifted I and Q signals the circuit is independent of twice the input frequency depending on possible temperature changes; at tempera only changes in the runtime differences within the cache weight, which however can be neglected. The strongly temperature-dependent dependent different gate terms in the two Branches are compensated for by the intermediate storage. They can also be in a wide range of some Hz up to the order of 100 MHz with the same circuit two exactly 90 ° phase-shifted signals are obtained. Classic methods such as 90 ° power splitters, PLL circuits or resonance circuits only work in a narrow Range or even at a fixed frequency and must be compared.

Die Erfindung wird im folgenden anhand schematischer Zeichnungen an zwei Ausführungsbeispielen näher erläutert. The invention will now be described more schematically Drawings explained in more detail using two exemplary embodiments.

Fig. 1 zeigt das Prinzipschaltbild einer Schaltung 1 zum digitalen Erzeugen von zwei gegenseitig um 90° phasenverschobenen Signalen I und Q. Am Eingang 2 wird ein Eingangssignal mit der Frequenz f zugeführt, die mittels eines Frequenzteilers 3 durch Frequenzhalbierung aus einem Signal der Frequenz 2 f erzeugt ist. Das Ein gangssignal wird im Q-Zweig durch ein Exklusiv-Oder-Gatter 4 invertiert. Um möglichst gleiche Gatterlaufzeiten in beiden Zweigen zu erhalten, ist im I-Zweig ein gleiches Exklusiv-Oder-Gatter 5 als Treiber angeordnet. Die beiden um 180° gegeneinander phasenverschobenen Ausgangssignale der beiden Gatter 4 und 5 mit der Eingangsfrequenz f werden den beiden Flip-Flops 6 und 7 zugeführt, wobei der Q-Ausgang des Flip-Flops 7 über eine Querverbindung 8 mit dem Dateneingang D des anderen Flip-Flops 6 ver knüpft ist. Die Ausgänge der Gatter 4 und 5 sind mit den Clock-Eingängen der Flip-Flops 6 und 7 verbunden. Durch diese Schaltung 1 werden an den Q-Ausgängen 9 und 10 der beiden Zweige zwei gegeneinander um plus 90° phasenverschobene Ausgangssignale erzeugt. Fig. 1 shows the basic circuit diagram of a circuit 1 for digitally generating two mutually 90 ° phase-shifted I and Q signals. At the input 2 , an input signal with the frequency f is supplied, which is generated by means of a frequency divider 3 by halving the frequency from a signal of the frequency 2 f . The input signal is inverted in the Q branch by an exclusive-OR gate 4 . In order to obtain gate runtimes that are as identical as possible in both branches, the same exclusive-OR gate 5 is arranged as a driver in the I branch. The two output signals of the two gates 4 and 5 with the input frequency f which are phase-shifted with respect to one another are fed to the two flip-flops 6 and 7 , the Q output of the flip-flop 7 being connected via a cross connection 8 to the data input D of the other flip -Flops 6 is linked. The outputs of gates 4 and 5 are connected to the clock inputs of flip-flops 6 and 7 . This circuit 1 produces two output signals phase-shifted by plus 90 ° at the Q outputs 9 and 10 of the two branches.

Zur Kompensation der temperaturabhängigen Gatterlaufzei ten, die in beiden Zweigen unterschiedlich sein können, ist an den Ausgängen 9 und 10 sowohl des I-Zweiges als auch des Q-Zweiges ein Zwischenspeicher (Latch) 11 bzw. 12 angeschaltet, die über ihren Clock-Eingang jeweils mit der doppelten Eingangsfrequenz f angesteuert sind, in denen also mit der doppelten Eingangsfrequenz f als Taktfrequenz die an den Ausgängen 9 und 10 auftretenden gegenseitig 90° phasenverschobenen Signale zwischenge speichert werden. An den Q-Ausgängen dieser beiden Zwischenspeicher 11 und 12 entstehen also zwei digitale Signale mit der Frequenz f 1/2, die im gesamten Frequenz bereich temperaturunabhängig eine exakte gegenseitige Phasenverschiebung von plus 90° besitzen. Durch nachge schaltete steile Tiefpaßfilter 13 und 14 mit einer Sperr frequenz f können so zwei Sinussignale S 1 und S 2 erzeugt werden, die exakt gegenseitig 90° phasenverschoben sind und deren Qualität im Nebenwellenabstand nur durch die Qualität des das Eingangssignal liefernden Oszillators abhängt. Die beiden Zwischenspeicher 11 und 12 sind vor zugsweise im gleichen Gehäuse untergebracht, damit sich eventuelle Temperaturänderungen auf beide Bauteile in gleicher Weise auswirken.To compensate for the temperature-dependent Gatterlaufzei th, which can be different in the two branches, an intermediate memory (latch) 11 and 12 is connected to the outputs 9 and 10 of both the I branch and the Q branch, via their clock input are each controlled with twice the input frequency f , in which the mutually 90 ° phase-shifted signals occurring at the outputs 9 and 10 are stored temporarily at twice the input frequency f as the clock frequency. At the Q outputs of these two buffers 11 and 12 , two digital signals with the frequency f 1/2 arise, which have an exact mutual phase shift of plus 90 ° in the entire frequency range regardless of temperature. By downstream steep low-pass filter 13 and 14 with a blocking frequency f two sine signals S 1 and S 2 can be generated, which are exactly 90 ° out of phase with each other and whose quality depends on the auxiliary wave spacing only by the quality of the oscillator supplying the input signal. The two buffers 11 and 12 are preferably housed in the same housing so that any temperature changes affect both components in the same way.

Fig. 2 zeigt eine andere Möglichkeit für die Erzeugung der doppelten Eingangsfrequenz 2 f für die Ansteuerung der Zwischenspeicher 11 und 12. Hier wird die doppelte Taktfrequenz 2 f durch ein Verzögerungsglied 15 erzeugt, beispielsweise ein digitales Gatter, das mit dem Ausgang des Exklusiv-Oder-Gatters 5 verbunden ist. In einem nach geschalteten Exklusiv-Oder-Gatter 16 wird das verzögerte Signal des I-Zweiges mit dem unverzögerten Signal des Q-Zweiges (Ausgang des XOR 4) so verknüpft, daß aus der Eingangsfrequenz f die erforderliche doppelte Frequenz 2 f entsteht. FIG. 2 shows another possibility for the generation of the double input frequency 2 f for the control of the buffer stores 11 and 12 . Here, the double clock frequency 2 f is generated by a delay element 15 , for example a digital gate, which is connected to the output of the exclusive-OR gate 5 . In an after-connected exclusive-OR gate 16, the delayed signal of the I-branch with the undelayed signal of the Q-branch (output of the XOR 4) is linked so that, from the input frequency, the required double frequency 2 f f is created.

Die zugehörigen Impulsdiagramme, aus denen die Erzeugung der 90° phasenverschobenen Ausgangssignale und deren Abspeicherung in den Zwischenspeichern 11 und 12 hervor geht, sind in Fig. 3 dargestellt.The associated pulse diagrams, from which the generation of the 90 ° phase-shifted output signals and their storage in the buffers 11 and 12 can be seen, are shown in FIG. 3.

Claims

1. Digital 90 ° phase shifter circuit in which an I signal and a 90 ° phase-shifted Q signal is generated from an input signal by means of a gate flip-flop circuit, each with half the input frequency, characterized in that I and the Q signal ( I , Q ) are each temporarily stored in a buffer ( 11 , 12 ) controlled by twice the input frequency ( 2 f ).

2. Circuit according to claim 1, characterized in that the input signal ( f ) is generated by halving a signal with twice the input frequency ( 2 f ) and the control of the buffer is carried out directly by this signal ( 2 f ).

3. A circuit according to claim 1, characterized in that the clock frequency ( 2 f ) required for driving the intermediate memory ( 11 , 12 ) is generated by frequency doubling of the input signal ( 2 f ).

4. Circuit according to one of the preceding claims with low-pass filters arranged at the output of the I and Q branches, characterized in that the intermediate memories ( 11 , 12 ) between the outputs ( 9 , 10 ) of the flip-flops ( 6,7 ) and these low-pass filters ( 13 , 14 ) are arranged.

5. Circuit according to one of the preceding claims, characterized in that the two buffers ( 11 , 12 ) are arranged in a common housing.