DE3820314C2

DE3820314C2 -

Info

Publication number: DE3820314C2
Application number: DE19883820314
Authority: DE
Inventors: Burhanettin Dipl.-Ing. Keles; Berkan Dipl.-Ing. 6100 Darmstadt De Artun
Original assignee: Telenorma Telefonbau und Normalzeit GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1988-06-15
Filing date: 1988-06-15
Publication date: 1991-06-13
Also published as: DE3820314A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Überwachung von mit einander zu synchronisierenden Takten nach dem Oberbegriff des Patentan spruches 1.The invention relates to a circuit arrangement for monitoring with clocks to be synchronized according to the preamble of the patent saying 1.

Eine Schaltungsanordnung zum Synchronisieren des empfangsseitig erzeugten Taktsignals mit bei digitaler Informationsübertragung empfangenen Takt signalen in Fernmeldeanlagen ist aus der DE-PS 34 31 419 bekannt. Es ist dort ein spannungsgesteuerter Taktgeber vorgesehen, dessen Regelspannung durch einen digitalen Phasendetektor so eingestellt wird, daß die Phasen lage des empfangsseitig erzeugten Taktes immer an die Phasenlage des Empfangs signals angeglichen wird. Der digitale Phasendetektor besteht im wesentlichen aus Verknüpfungsgattern und Flipflops, wovon eines dafür zuständig ist, den Taktgeber zu beschleunigen, und ein anderes anspricht, wenn der Taktgeber verlangsamt werden muß. Ob eine derartige Schaltungsanordnung ihre Funktion tatsächlich erfüllt, kann nur festgestellt werden, wenn ein dazu geeignetes Meßgerät, z. B. ein Oszilloskop an entsprechende Meßpunkte angeschlossen wird. Auch das Vorhandensein der einzelnen Takte kann ebenfalls nur durch ein derartiges Meßgerät erkannt werden. A circuit arrangement for synchronizing the generated at the receiving end Clock signal with clock received in digital information transmission Signals in telecommunications systems is known from DE-PS 34 31 419. It is there a voltage controlled clock generator is provided, the control voltage is set by a digital phase detector so that the phases position of the clock generated at the receiving end always depends on the phase position of the reception signals is adjusted. The digital phase detector essentially exists from link gates and flip-flops, one of which is responsible for the Accelerate clock, and another one responds when the clock must be slowed down. Whether such a circuit arrangement its function actually fulfilled can only be determined if a suitable one Measuring device, e.g. B. an oscilloscope connected to corresponding measuring points becomes. The presence of the individual bars can also only be determined by such a measuring device can be recognized.

Aus dem "Patent Abstracts of Japan", Sect. E, Vol. 4 (1980) Nr. 137 (E-27) ist unter der Nummer JP 55-88 454 ein Fehlererkennungsschaltkreis bekannt, der ein Ausgangssignal liefert, wenn das Phasensteuersystem einen Fehler aufweist. Mit dieser einfachen Schaltungsanordnung kann lediglich erkannt werden, daß ein Fehler vorliegt, wozu das Ausgangssignal noch in geeigneter Weise weiterverarbeitet werden muß, damit es direkt erkennbar ist. Es kann dabei nicht festgestellt werden, welcher der Takte gestört ist.From the "Patent Abstracts of Japan", Sect. E, Vol. 4 (1980) No. 137 (E-27) is an error detection circuit under the number JP 55-88 454 known, which provides an output signal, if the phase control system has a fault. With this simple circuit arrangement can only be recognized that there is an error, for which purpose the output signal is still more suitable Way needs to be processed to make it direct is recognizable. It cannot be determined which one the clock is disturbed.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung anzugeben, womit durch ein direktes Ablesen einer Anzeige das Vorhandensein der miteinander zu synchronisierenden Takte einzeln feststellbar ist, und auch die Funktion der Synchronisation erkannt werden kann. The object of the invention is a circuit arrangement indicate what a direct reading of a Indicates the presence of those to be synchronized with each other Bars can be determined individually, and also the function synchronization can be recognized.

Zur Lösung dieser Aufgabe ist eine Schaltungsanordnung vorgesehen, wie sie im Patentanspruch 1 beschrieben ist.A circuit arrangement is provided to solve this problem, as described in claim 1.

Damit wird in vorteilhafter Weise erreicht, daß mit einer relativ einfachen Schaltungsanordnung an mindestens einem Anzeigeelement erkannt werden kann, ob die zu überwachenden Takte vorhanden sind und in richtiger Phasenlage zueinander stehen.This is advantageously achieved with a relative simple circuit arrangement on at least one display element can be recognized whether the clocks to be monitored are present and are in the correct phase to each other.

Mit den in den Unteransprüchen angegebenen Weiterbildungen der Erfin dung wird erreicht, daß eine eindeutige Anzeige nur dann erfolgt, wenn die Taktphasen synchron zueinander sind, und daß auch die richtige Polarität des zu überwachenden Taktes angezeigt wird.With the further training of the Erfin specified in the subclaims It is achieved that a clear display only occurs if the clock phases are synchronous to each other, and that also the right one Polarity of the clock to be monitored is displayed.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert.An embodiment of the invention is described below with reference to Drawings explained in more detail.

In der Fig. 1 ist dargestellt, auf welche Weise ein zu überwachender Empfangstakt ET und ein von einem Taktgeber TG erzeugter Generatortakt GT an eine Reihe von Flipflops FF1 bis FF4 angeschlossen sind. Die Flanken der beiden Takte werden von einem Phasenregelkreis PRK in be kannter Weise laufend miteinander verglichen, und eine daraus resul tierende Steuerspannung wird dem Taktgeber TG zugeführt, damit dieser in seine Frequenz sich gegebenenfalls ändern kann. Da der von dem Takt geber TG erzeugte Takt GT zum Abtasten von zu empfangenden Daten benutzt werden soll, ist ein Phasenschieber PS vorgesehen, der diesen Takt um 90 Grad verschiebt, damit in bekannter Weise das Abtasten einer Information jeweils in der Mitte eines empfangenen Bits erfolgen kann.In Fig. 1 there is shown how a are connected to be monitored reception clock ET and a current generated by a clock generator TG GT clock to a series of flip-flops FF 1 to FF. 4 The edges of the two clocks are continuously compared with one another by a phase locked loop PRK in a known manner, and a control voltage resulting therefrom is supplied to the clock generator TG so that its frequency can change if necessary. Since the clock GT generated by the clock generator GT is to be used for sampling data to be received, a phase shifter PS is provided which shifts this clock by 90 degrees so that the sampling of information takes place in the middle of a received bit in a known manner can.

Für die Überwachung eines Taktes, z. B. ET sind zwei Flipflops FF1 und FF2 vorgesehen. Entsprechend gilt für die Überwachung des Generatortaktes GT, daß dafür zwei andere Flipflops FF3 und FF4 zuständig sind. Der zu überwachende Takt ET bzw. GT ist jeweils an die Dateneingänge der beiden zuständigen Flipflops FF1 und FF2 bzw. FF3 und FF4 angeschlossen. For monitoring a clock, e.g. B. ET two flip-flops FF 1 and FF 2 are provided. Correspondingly, for monitoring the generator clock GT, two other flip-flops FF 3 and FF 4 are responsible for this. The clock ET or GT to be monitored is connected to the data inputs of the two responsible flip-flops FF 1 and FF 2 or FF 3 and FF 4 .

Anhand der Fig. 2 und 3 wird nun die Wirkungsweise eines Flipflop-Paares, z. B. FF1 und FF2 beschrieben, die in gleicher Weise auch für das andere Flipflop-Paar FF3 und FF4 gilt. Es sei angenommen, daß nach dem Einschal ten der Einrichtung der Empfangstakt ET und der Generatortakt GT Impuls strukturen aufweisen, wie sie in den Fig. 2 und 3 angegeben sind. Dabei wird das erste Flipflop FF1 mit einer positiven Flanke des Generatortaktes GT angesteuert, so daß an seinem ersten Ausgang Q1.1 der Logikpegel 1 er scheint, weil zu dieser Zeit am Dateneingang der Empfangstakt ET ebenfalls mit einer logischen 1 anliegt. Mit der abfallenden Flanke des Generator taktes GT, welcher durch eine Umkehrstufe U1 in eine positive Flanke in vertiert wird, wird das zweite Flipflop FF2 angesteuert, welches an seinem Ausgang Q2.1 den Logikpegel 0 abgibt, weil zu diesem Zeitpunkt der Empfangs takt ET ebenfalls mit einem Logikpegel 0 am zweiten Flipflop FF2 ankommt. Da nun an den Anschlüssen des Anzeigeelementes L1 unterschiedliche Potentiale anliegen, wird dieses aktiviert und zeigt an, daß der Empfangstakt ET in der richtigen Polarität vorliegt. Wenn der Empfangstakt ET infolge einer Steuerung ausfällt, so herrscht auf der betreffenden Leitung ein konstanter Ruhepegel, welcher mit den Taktflanken des Generatortaktes GT von beiden Flipflops FF1 und FF2 übernommen wird. Infolgedessen ergibt sich, daß an den Ausgängen Q1.1 und Q2.1 der beiden Flipflops FF1 und FF2 gleiche Potentiale vorliegen, so daß das Anzeigeelement L1 nicht ansprechen kann. Wenn als Anzeigeelement L1 eine Leuchtdiode verwendet wird, welche in bekannter Weise nur bei der richtigen Stromrichtung anspricht, so ist mit dem aktivierten Anzeigeelement L1 gleichzeitig ausgesagt, daß die Polarität des Empfangstaktes ET richtig ist.Referring to Figs. 2 and 3, the operation will now be a flip-flop pair eg. B. FF 1 and FF 2 described, which also applies in the same way to the other flip-flop pair FF 3 and FF 4 . It is assumed that after switching on the device, the receive clock ET and the generator clock GT have pulse structures as indicated in FIGS. 2 and 3. The first flip-flop FF 1 is driven with a positive edge of the generator clock GT, so that at its first output Q 1.1 the logic level 1 appears, because at this time the receive clock ET is also present with a logic 1 at the data input. With the falling edge of the generator clock GT, which is inverted by a reversing stage U 1 into a positive edge, the second flip-flop FF 2 is driven, which outputs the logic level 0 at its output Q 2.1 , because at this time the reception clock ET also arrives at the second flip-flop FF 2 with a logic level 0. Since different potentials are now present at the connections of the display element L 1 , this is activated and indicates that the reception clock ET is in the correct polarity. If the reception clock ET fails as a result of a control, there is a constant idle level on the line in question, which is taken over by the two flip-flops FF 1 and FF 2 with the clock edges of the generator clock GT. As a result, it results that the same potentials are present at the outputs Q 1.1 and Q 2.1 of the two flip-flops FF 1 and FF 2 , so that the display element L 1 cannot respond. If a light-emitting diode is used as the display element L 1 , which responds in a known manner only in the correct current direction, it is simultaneously stated with the activated display element L 1 that the polarity of the reception clock ET is correct.

Die gleiche Funktion ergibt sich bei den beiden anderen Flipflops FF3 und FF4, welche mit dem Empfangstakt ET getaktet werden und den Generatortakt GT überwachen. Das dazu gehörige Impulsdiagramm ist in Fig. 3 dargestellt.The same function results for the other two flip-flops FF 3 and FF 4 , which are clocked with the receive clock ET and monitor the generator clock GT. The associated pulse diagram is shown in Fig. 3.

Bei der in der Fig. 1 dargestellten Schaltungsanordnung zeigt also das Anzeigeelement L1 das Vorhandensein und die richtige Polarität des Empfangs taktes ET an, und das Anzeigeelement L2 spricht an, wenn der Generator takt GT in der richtigen Polarität vorhanden ist. In the circuit arrangement shown in FIG. 1, the display element L 1 thus indicates the presence and the correct polarity of the reception clock ET, and the display element L 2 responds when the generator clock GT is present in the correct polarity.

Es wird nun beschrieben, wie die Schaltungsanordnung reagiert, wenn die Phasensynchronisation der beiden Takte ET und GT nicht mehr stimmt. Wenn sich die Taktflanken der an den Takteingängen der Flipflops FF1 bis FF4 angeschlossenen Takte (GT bzw. ET) soweit verschieben, daß sie jeweils zu der Zeit auftreten, wo die entgegengesetzte Polarität des zu überwachenden Taktes (ET bzw. GT) vorherrscht, so nehmen die besagten Flipflops die jeweils andere Schaltstellung ein. Bei einer nicht mehr funktionsfähigen Synchronisation werden daraufhin alle Flip flops FF1 bis FF4 in einer nicht genau definierbaren Frequenz aber mit gleichem Tastverhältnis ihre Schaltzustände ändern. Es werden sich daraufhin an den Anschlüssen der Anzeigeelemente L1 und L2 jeweils Spannungsmittel werte einstellen, die einander gleich sind, so daß die Anzeigeelemente L1 und L2 nicht ansprechen können. Mit den Widerstands-Kondensator- Kombinationen R1 bis R4 und C1 bis C4, wie sie in Fig. 1 dargestellt sind, wird jeweils bewirkt, daß die sich einstellenden Spannungsmittel werte so gesiebt werden, daß kein Flimmern oder keine Dunkelsteuerung der Anzeigeelemente L1 und L2 auftritt. Wenn also beide Anzeigeelemente L1 und L2 nichts anzeigen, so ist dies ein Indiz dafür, daß die Syn chronisation ausgefallen ist. Umgekehrt wird der ordnungsgemäße Zustand der beiden zu überwachenden Takte ET und GT dadurch charakterisiert, daß beide Anzeigeelemente L1 und L2 aktiviert sind.It will now be described how the circuit arrangement reacts when the phase synchronization of the two clocks ET and GT is no longer correct. If the clock edges of the clocks connected to the clock inputs of the flip-flops FF 1 to FF 4 shift (GT or ET) to such an extent that they occur at the time when the opposite polarity of the clock to be monitored (ET or GT) prevails, so said flip-flops assume the other switching position. If synchronization is no longer functional, then all flip-flops FF 1 to FF 4 will change their switching states at a frequency that cannot be defined exactly but with the same pulse duty factor. There will then be voltage means at the connections of the display elements L 1 and L 2 which are equal to one another, so that the display elements L 1 and L 2 cannot respond. With the resistor-capacitor combinations R 1 to R 4 and C 1 to C 4 , as shown in Fig. 1, each causes the resulting voltage means to be screened so that no flickering or no darkening of the display elements L 1 and L 2 occurs. So if both display elements L 1 and L 2 show nothing, this is an indication that the synchronization has failed. Conversely, the correct state of the two clocks ET and GT to be monitored is characterized in that both display elements L 1 and L 2 are activated.

Claims

1. Circuit arrangement for monitoring clocks to be synchronized, the phase position of a clock generated by a local clock generator being continuously compared with the phase position of a reception clock by a phase-locked loop in order to adjust the phase position of the locally generated clock to the phase position of the received clock, and for Clock monitoring two flip-flops are provided, which are controlled with the locally generated clock and deliver an output signal if the phase control fails,
characterized by
that two flip-flop pairs (FF 1 and FF 2 , FF 3 and FF 4 ) are provided, of which one pair (FF 1 and FF 2 ) is controlled with the locally generated clock and the other pair (FF 3 and FF 4 ) is clocked by the receiving clock,
that the respective identical outputs (Q 1.1 / Q 2.1 , or Q 3.1 / Q 4.1 ) of the flip-flops (FF 1 to FF 4 ) with resistors (R 1 to R 4 ) and with capacitors (C 1 to C 4 ) are connected, which form RC elements,
and that a display element (L 1 or L 2 ) is connected to the RC elements belonging to a flip-flop pair (FF 1 and FF 2 ; FF 3 and FF 4 ), the proper condition of the two to be monitored Cycles (ET and GT) is characterized in that both display elements (L 1 and L 2 are activated.

2. Circuit arrangement according to claim 1, characterized in that a light-emitting diode is used as the display element (L 1 ), so that the correct polarity of the clock (ET) to be monitored can also be displayed.