DE3729174C2 - Bit serial comparator - Google Patents
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Description
Die Erfindung betrifft eine Anordnung nach dem Oberbegriff des Anspruchs 1.The invention relates to an arrangement according to the preamble of Claim 1.
Die serielle Signalverarbeitung gewinnt mit zunehmender Miniatu risierung und damit verbundenem Geschwindigkeitsgewinn der Schaltungen für bestimmte Anordnungen bspw. in Sortiernetzwer ken für nichtlineare Bildfilter, oder in der digitalen Vermit tlungstechnik immer mehr an Bedeutung.Serial signal processing wins with increasing Miniatu rization and the associated speed gain Circuits for certain arrangements, for example in a sorting network ken for nonlinear image filters, or in digital Vermit technology is becoming increasingly important.
Komparatorschaltungen für binär codierte, bitserielle Signale stellen hierbei wichtige Komponenten für die serielle Signalver arbeitung dar. Der Vorteil in einem bitseriellen Vergleich zweier binär codierter Zahlen durch einen entsprechenden Kom parator liegt darin, daß der hierfür benötigte Komparator selbst eine kleine Chipfläche erfordert, während ein paralleler Kompa rator mit großer Chipfläche bei besonders hohen Geschwindigkeits anforderungen zur Anwendung kommt.Comparator circuits for binary coded, bit serial signals represent important components for serial signal processing work. The advantage in a bit-serial comparison two binary-coded numbers by a corresponding comm parator is that the comparator required for this itself requires a small chip area, while a parallel compa rator with a large chip area at particularly high speeds requirements is applied.
Im Fall des seriellen Komparators muß zwischen zwei Arbeitswei sen unterschieden werden: Beginn des binären Wortvergleichs (bitweise von i = l bis n) beim niedrigstwertigen Bit (lowest significant bit = LSB) oder beim höchstwertigen Bit (most significant bit = MSB). Bei beiden Varianten ist eine Rück setzmöglichkeit (R) notwendig, welche den Vergleichsprozeß steuert und den Anfang bzw. das Ende des Wortvergleichs an zeigt.In the case of the serial comparator, there must be two working modes A distinction must be made between: Beginning of the binary word comparison (bit by bit from i = 1 to n) for the least significant bit (lowest significant bit = LSB) or the most significant bit (most significant bit = MSB). There is a back in both variants setting possibility (R) necessary, which the comparison process controls and the beginning or end of the word comparison shows.
Mit der ersten Methode (Typ 1) beginnt man den Vergleich der binären Worte A und B mit den beiden Bits niedrigster Wertig keit (LSB) und speichert, vergleichbar dem Carry-Signal in einem Addierer, die getroffene Entscheidung (A < B) bzw. (A B) als Basis für die nächste Entscheidung ab. Anschließend wird der Vergleich der Bits nächsthöherer Wertigkeit durchge führt und die Entscheidung in Abhängigkeit von den Eingangsbits überschrieben, bis der Wortvergleich nach dem höchstwertigen Bit (MSB) beendet ist. Hierbei wird die gespeicherte Entschei dung (A B) von der neuen Entscheidung (A < B) überschrieben, nicht jedoch (A < B) von der neuen Entscheidung (A = B). Die Entscheidungszeit ist somit linear abhängig von der Wortbreite n der zu vergleichenden Worte. Serielle Komparatoren dieser Klasse lassen sich äußerst flächengünstig realisieren, da nur ein Speicherelement benötigt wird. Sollen die zu vergleichenden Worte A und B nach dem Vergleich weiterverarbeitet werden, so müssen sie bis zum Durchlauf der höchstwertigen Bits (MSB) zwi schengespeichert werden.The first method (type 1) starts the comparison of the binary words A and B with the two least significant bits speed (LSB) and stores, comparable to the carry signal in an adder, the decision made (A <B) or (A B) as the basis for the next decision. Subsequently the comparison of the next higher order bits is carried out leads and the decision depending on the input bits overwritten until the word comparison after the most significant Bit (MSB) has ended. Here the saved decision overwritten (A B) by the new decision (A <B), not however (A <B) from the new decision (A = B). The Decision time is therefore linearly dependent on the word width n of the words to be compared. Serial comparators of this Class can be realized extremely cheaply because only a storage element is required. Should be compared Words A and B are processed after the comparison, see above they have to pass between the most significant bits (MSB) cached.
Die zweite Methode (Typ 2) besteht darin, daß der Wortvergleich mit den höchstwertigen Bits (MSBs) begonnen wird und anschließend die nächstniedrigeren Bits bis hin zu den niedrigstwertigen Bits (LSB) verglichen werden. In diesem Fall werden alle drei Möglich keiten (A < B, A = B, A < B) der Entscheidung aus dem vorherge henden Vergleich für die weiteren Vergleiche benötigt.The second method (type 2) is that word comparison starting with the most significant bits (MSBs) and then the next lower bits down to the least significant bits (LSB) can be compared. In this case, all three are possible (A <B, A = B, A <B) of the decision from the previous comparison needed for further comparisons.
Sobald der binäre Vergleich erstmals eine Ungleichheit zwischen A und B ergibt, wird die durch die Rücksetzmöglichkeit (R) ein gestellte Anfangsentscheidung (A = B) mit (A < B) bzw. (A < B) überschrieben und danach nicht mehr geändert. Die zu vergleichen den Worte A und B können, z. B. in einem Sortierer, ohne Zwi schenspeicherung weiterverarbeitet, zum Beispiel vertauscht werden, da sie bis zum ersten ungleichen Bit identisch sind. Mit dem ersten ungleichen Bitpaar ist eindeutig festgelegt, ob A größer als B ist; der Vergleich kann danach abgebrochen wer den. Serielle Komparatoren, die nach dieser Methode arbeiten, werden oft als "Finite-State-Machine" realisiert.Once the binary comparison first made an inequality between A and B results in the reset option (R) initial decision (A = B) with (A <B) or (A <B) overwritten and not changed afterwards. To compare the the words A and B can e.g. B. in a sorter, without intermediate further processed, for example exchanged because they are identical up to the first unequal bit. The first unequal bit pair clearly defines whether A is greater than B; the comparison can then be canceled the. Serial comparators that use this method are often implemented as a "finite state machine".
Die Realisierung einer sogenannten "Finite-State-Machine" auf Gatterebene zeigt Fig. 9.55 auf Seite 439 der Veröffent lichung N. Weste und K. Eshraghian "Principles Of CMOS VLSI Design - A Systems Perspective", Addison-Wesley Publ. Comp. Die zur Realisierung dieser Finite-State-Machine mit fünf Eingängen und vier Ausgängen, benötigte Zustandstabelle (state table) und der entsprechende Zustandsgraph (state diagram) ist in Fig. 19.54 auf Seite 438 der obengenannten Veröffentlichung angege ben. Ein weiterer bitserieller Komparator ist in den Electro nics Letters, Vol. 23, No. 1, Januar 1987, mit dem Titel "Novel Sorter Architecture For Image Processing Rank Order Filters" auf den Seiten 45 und 46 beschrieben. Es wird in Fig. 1 dieser Veröffentlichung ein getaktetes Schaltwerk zum bitseriellen Vergleich zweier Eingangsgrößen vorgestellt. Seine Realisierung erfolgt entsprechend den aufgestellten logischen Gleichungen 1a und 1b in der oben angegebenen zweiten Veröffentlichung. Es handelt sich um eine bezüglich der internen Speichersignale völlig symmetrische Realisierung.The realization of a so-called "finite state machine" Gate level is shown in Fig. 9.55 on page 439 of the publisher Lichung N. Weste and K. Eshraghian "Principles Of CMOS VLSI Design - A Systems Perspective, "Addison-Wesley Publ. Comp. Die to implement this finite state machine with five inputs and four outputs, required state table and the corresponding state diagram is shown in Fig. 19.54 on page 438 of the above publication ben. Another bit-serial comparator is in the electro nics Letters, Vol. 23, No. January 1, 1987, entitled "Novel Sorter Architecture For Image Processing Rank Order Filters " described on pages 45 and 46. It is shown in Fig. 1 Publication of a clocked switching mechanism for bit serial Comparison of two input variables presented. Its realization takes place in accordance with the established logical equations 1a and 1b in the second publication given above. It is a regarding the internal memory signals completely symmetrical realization.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung zur Realisierung eines bitseriellen Komparators vorzustellen, der mit einer Minimalzahl von logischen Gattern herzustellen ist.The invention has for its object a method and an arrangement for realizing a bit serial comparator imagine the one with a minimum number of logic gates is to be produced.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst.This object is achieved by the features of Claim 1 solved.
Eine weitere Ausgestaltung der erfindungsgemäßen Anordnung ist Gegenstand des Patentanspruchs 2 und wird dort näher erläutert.Another embodiment of the arrangement according to the invention is Subject of claim 2 and is explained in more detail there.
Die mit der Erfindung erzielten Vorteile bestehen in einer Flä cheneinsparung bei der Realisierung auf einem Chip, die sich insbesondere bei mehrfachem Einsatz zum Beispiel innerhalb eines Sortierfeldes sehr vorteilhaft auswirkt. Neben der Flä cheneinsparung bewirkt die erfindungsgemäße Schaltung auch eine Erhöhung der Arbeitsgeschwindigkeit gegenüber herkömmli chen bitseriellen Komparatoren.The advantages achieved by the invention consist in a surface Chen savings when realizing on a chip that itself especially when used multiple times within of a sorting field has a very advantageous effect. In addition to the area Chen saves the circuit according to the invention also an increase in working speed compared to conventional bit serial comparators.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung Fig. 6 dargestellt und wird im folgenden näher beschrieben. Es zeigen im einzelnen: An embodiment of the invention is shown in the drawing Fig. 6 and is described in more detail below. The individual shows:
Fig. 1 Tabelle einer Entscheidungsfolge für einen bitseriellen Komparator vom Typ 1 (Vergleich der niedrigsten Bits zuerst), Fig. 1 table of a decision sequence for a bit-serial comparator type 1 (Comparison of the least significant bit first),
Fig. 2 Tabelle einer Entscheidungsfolge für einen bitseriellen Komparator vom Typ 2 (Vergleich der höchsten Bits zu erst), Fig. 2 table of a decision sequence for a bit-serial comparator type 2 (Comparison of the most significant bits first),
Fig. 3 Tabelle möglicher optimaler Zuordnungen der vier Spei cherzustände zu den drei Komparatorzuständen unter der Annahme, daß ein Speichersignal zum Steuern einer nach folgenden Datenverarbeitungseinheit benutzt wird, Fig. 3 table of possible optimal mappings of the four SpeI cherzustände to the three Komparatorzuständen assuming that a memory is used for controlling a signal according to the following data processing unit,
Fig. 4 Zustandstabelle für einen bitseriellen Komparator vom Typ 2 mit einer speziellen Zustandskodierung entspre chend dem erfindungsgemäßen Verfahren, Fig. 4 state table for a bit-serial comparator of type 2 with a specific state coding accordingly the method according to the invention,
Fig. 5 Prinzip eines Leitungszuordnungssystems zur Verwendung in einem Sortiernetzwerk, das mit Hilfe des erfindungs gemäßen Komparators realisiert ist, und Fig. 5 principle of a line allocation system for use in a sorting network, which is realized with the aid of the comparator according to the invention, and
Fig. 6 Gatterschaltung des erfindungsgemäßen bitseriellen Kom parators. Fig. 6 gate circuit of the bit serial comparator according to the invention.
Fig. 1 zeigt die Entscheidungsfolge für einen bitseriellen Komparator vom Typ 1, an dem die binären Worte A = A₇, A₆, A₅, A₄, A₃, A₂, A₁, A₀ = 1, 1, 0, 1, 0, 0, 0, 0 und B = B₇, B₆, B₅, B₄, B₃, B₂, B₁, B₀ = 1, 0, 1, 0, 1, 0, 1, 0 angelegt werden. Fig. 1 shows the decision sequence for a bit-serial comparator of type 1, on which the binary words A = A₇, A₆, A₅, A₄, A₃, A₂, A₁, A₀ = 1, 1, 0, 1, 0, 0, 0 , 0 and B = B₇, B₆, B₅, B₄, B₃, B₂, B₁, B₀ = 1, 0, 1, 0, 1, 0, 1, 0 are applied.
Der Vergleich beginnt mit den beiden Bits niedrigster Wertigkeit und die getroffene Entscheidung ENT wird im Speicher SP abgelegt und dient als Basis für die nächste Entscheidung. Anschließend wird der Vergleich der Bits nächsthöherer Wertigkeit durchge führt und die Entscheidung in Abhängigkeit von den Eingangsbits überschrieben bis der Wortvergleich bei den höchstwertigen Bits beendet ist. Man erkennt das im Speicher SP für die Entschei dungen der vier untersten Bitpaare (A₀ B₀), (A₁ B₁), (A₂ B₂) und (A₃ B₃) abgelegt wurde, obwohl beispielsweise die Entscheidung (A₂ = B₂) lautete. Im nächsthöheren Vergleich A₄ B₄ wird jedoch aufgrund der Entscheidung (A₄ < B₄) im Speicher (A₄ < B₄) abgelegt. Das heißt, die gespeicherte Entscheidung (A₃ B₃) wird von einer neuen Entscheidung (A₄ < B₄) über schrieben. Umgekehrt wird jedoch die gespeicherte Entscheidung (A₆ < B₆) durch eine Entscheidung (A₇ = B₇) nicht überschrie ben. Die Entscheidungszeit ist direkt linear abhängig von der Wortbreite n der zu vergleichenden Worte, da alle Vergleiche der niedrigstwertigen Bitpaare bis zu den höchstwertigsten Bit paaren durchgeführt werden müssen.The comparison begins with the two bits with the lowest value and the decision ENT is stored in the memory SP and serves as the basis for the next decision. Subsequently the comparison of the next higher order bits is carried out leads and the decision depending on the input bits overwritten until the word comparison for the most significant bits is finished. This can be seen in the memory SP for the decision of the four lowest pairs of bits (A₀ B₀), (A₁ B₁), (A₂ B₂) and (A₃ B₃) was filed, although for example the Decision (A₂ = B₂) was. In the next higher comparison A₄ However, B₄ is stored in memory due to the decision (A₄ <B₄) (A₄ <B₄) filed. That is, the saved decision (A₃ B₃) is from a new decision (A₄ <B₄) over wrote. However, the saved decision is reversed (A₆ <B₆) not exceeded by a decision (A₇ = B₇) ben. The decision time depends directly on the linear Word length n of the words to be compared, since all comparisons the least significant bit pairs to the most significant bits pairs must be performed.
Nach einer umgekehrten Vergleichsmethode arbeitet ein bitseriel ler Komparator vom Typ 2 wie aus Fig. 2 zu erkennen ist. Die zweite Methode, nach der ebenfalls der erfindungsgemäße Kompa rator arbeitet, besteht darin, daß ein Wortvergleich mit den höchstwertigsten Bitpaaren beginnt und anschließend der Ver gleich mit den nächstniedrigsten Bitpaaren durchgeführt wird. Im Speicher ist es hierfür erforderlich, alle drei Entschei dungsmöglichkeiten (A < B, A = B, A < B) aus dem vorangegan genen Vergleich abzuspeichern, da diese abgespeicherte Ent scheidungsmöglichkeit für den Vergleich des nächstniedrigsten Bitpaares benötigt wird. In Fig. 2 wird am bitseriellen Komparator ein Signal mit A = A₇, A₆, A₅, A₄, A₃, A₂, A₁, A₀ = 1, 1, 0, 1, 0, 0, 0, 0 und B = B₇, B₆, B₅, B₄, B₃, B₂, B₁, B₀ = 1, 0, 1, 0, 1, 1, 1, 0 angelegt. Im ersten Bitvergleich mit A₇, B₇ wird die Entscheidung (A₇ = B₇) ebenfalls in den Speicher übernommen, jedoch wird im nächstfolgenden Vergleich mit A₆, B₆ bei der Entscheidung (A₆ < B₆) die gespeicherte Entscheidungs möglichkeit überschrieben und es wird (A₆ < B₆) im Speicher SP abgelegt. Sobald jedoch der binäre Vergleich erstmals eine Ungleichheit ergibt, wird die getroffene Entscheidung in den Speicher abgelegt und anschließend nicht mehr verändert. Dies ist in Fig. 2 auch dadurch zu erkennen, daß trotz der Ent scheidung (A₂ < B₂) die abgespeicherte Entscheidungsmöglich keit nicht mehr verändert wird. Mit dem ersten ungleichen Bitpaar ist daher eindeutig festgelegt, ob A größer als B ist, der Vergleich kann anschließend abgebrochen werden.According to an inverse comparison method, a type 2 bit-series comparator operates as can be seen from FIG. 2. The second method, according to which the comparator according to the invention also works, is that a word comparison begins with the most significant bit pairs and then the comparison is carried out with the next lowest bit pairs. For this purpose, it is necessary to store all three decision options (A <B, A = B, A <B) from the previous comparison in the memory, since this stored decision option is required for the comparison of the next lowest pair of bits. In Fig. 2 is a bit serial comparator a signal with A = A₇, A₆, A₅, A₄, A₃, A₂, A₁, A₀ = 1, 1, 0, 1, 0, 0, 0, 0 and B = B₇, B₆ , B₅, B₄, B₃, B₂, B₁, B₀ = 1, 0, 1, 0, 1, 1, 1, 0 created. In the first bit comparison with A₇, B₇ the decision (A₇ = B₇) is also transferred to the memory, however in the next comparison with A₆, B₆ the decision decision (A₆ <B₆) is overwritten and it becomes (A₆ <B₆ ) stored in the memory SP. However, as soon as the binary comparison shows an inequality for the first time, the decision made is stored in the memory and is then no longer changed. This can also be seen in Fig. 2 that despite the decision (A₂ <B₂) the stored decision-making speed is no longer changed. The first unequal bit pair therefore clearly defines whether A is greater than B, and the comparison can then be terminated.
Da es sich bei dem erfindungsgemäßen bitseriellen Komparator um einen Komparator vom Typ 2 handelt, müssen drei verschiedene Komparatorzustände (A < B, A = B, A < B) festgehalten wer den. Hierfür sind mindestens zwei Speicherelemente notwendig womit insgesamt vier verschiedene Speicherzustände realisiert werden können. Diese jeweils 2 Bit breiten Speicherzustände (0/0, 0/1, 1/0, 1/1) müssen den drei verschiedenen Komparator zuständen (A < B, A = B, A < B) zugeordnet werden. Durch die Auswahl von drei aus vier Speicherzuständen und deren möglicher Zuordnung zu den drei verschiedenen Komparatorzuständen ergeben sich insgesamt 24 verschiedene Zuordnungsmöglichkeiten. Durch eine in Fig. 3 angegebene besondere Zuordnungsmöglichkeit der Speicherzustände zu den Komparatorzuständen ergibt sich eine vereinfachte Realisierungsmöglichkeit für den erfindungsgemäßen Komparator. Da nur drei von vier Speicherzuständen für diese Zuordnung zu den Komparatorzuständen ausgenutzt werden, ergibt sich jeweils ein unbenutzter Speicherzustand, der mit einem der drei Komparatorzustände zusammengefaßt wird. Nunmehr läßt sich einer der drei Komparatorzustände durch zwei verschiedene Spei cherzustände repräsentieren, was zu einer erheblichen Vereinfa chung in der Realisierung der Komparatorschaltung führt. In Fig. 4 werden die Speicherzustände (0/0, 0/1, 1/0, 1/1) durch die Speichersignale G/L repräsentiert und es wird angenommen, daß nur ein Speichersignal, nämlich das Speichersignal G, zum Steuern einer nachfolgenden Datenverarbeitungseinheit benutzt werden soll. Besteht diese Datenverarbeitungseinheit lediglich aus einem Leitungszuordnungssystem (siehe Fig. 5) zum Sortie ren der Eingangsvariablen A und B entsprechend ihrer Größe, so genügt die Unterscheidung beispielsweise von (A B) bzw. (A < B). Zur Unterscheidung dieser zwei Zustände ist bekannt lich ein Bit ausreichend. Um den Dekodieraufwand für das ent sprechende Komparatorausgangssignal gering zu halten, ist es deshalb notwendig, daß sich ein Speichersignal, in diesem Falle das Speichersignal G für den Komparatorzustand (A < B), der durch zwei Speicherzustände repräsentiert wird, von dem glei chen Speichersignal der beiden anderen Komparatorzustände (A = B und A < B) unterscheidet. In diesem Falle kann das spätere Komparatorausgangssignal ohne jegliche Kodierung direkt an einem der beiden Speicherelemente des erfindungsgemäßen Kompa rators entnommen werden. Die erste optimale Zuordnungsmöglich keit, der auch die Realisierung des erfindungsgemäßen Kompara tors zugrundeliegt, wird mit dem Speicherzustand 0/0 für den Komparatorzustand (A = B), mit dem Speicherzustand 0/1 für den Komparatorzustand (A < B) und mit dem Speicherzustand 1/X für den Komparatorzustand (A < B) angegeben. Dabei kennzeichnet ein X eine "don′t care" Stelle, das heißt diese Stelle kann sowohl mit einer 1 oder mit einer 0 realisiert werden. Diese Speicherzustände entsprechen den Speichersignalen G/L in der späteren Realisierung in der Komparatorschaltung. Aus dieser ersten optimalen Zuordnungsmöglichkeit erkennt man, daß das Speichersignal G für den Komparatorzustand (A 8) und den Komparatorzustand (A < B) mit 0 angegeben ist, und für den Komparatorzustand (A < B) 1 beträgt. Somit kann dieses Spei chersignal direkt als Komparatorausgangssignal ohne Dekodierung weiterverwendet werden. In Fig. 3 ist der Komparatorzustand (A < B) durch Zuordnung von zwei Speicherzuständen besonders hervorgehoben. Es kann aber auch jede der beiden anderen Komparatorzustände (A = B bzw. A < B) hervorgehoben werden, falls die angeschlossene Datenverarbeitungseinheit eine andere Zuordnungsmöglichkeit erfordert.Since the bit serial comparator according to the invention is a type 2 comparator, three different comparator states (A <B, A = B, A <B) must be recorded. For this, at least two memory elements are necessary, with which a total of four different memory states can be implemented. These 2-bit wide memory states ( 0/0 , 0/1 , 1/0 , 1/1 ) must be assigned to the three different comparator states (A <B, A = B, A <B). The selection of three from four memory states and their possible assignment to the three different comparator states result in a total of 24 different assignment options. A special possibility of assigning the memory states to the comparator states indicated in FIG. 3 results in a simplified implementation possibility for the comparator according to the invention. Since only three out of four memory states are used for this assignment to the comparator states, an unused memory state results which is combined with one of the three comparator states. Now one of the three comparator states can be represented by two different memory states, which leads to a considerable simplification in the implementation of the comparator circuit. In Fig. 4 the memory states ( 0/0 , 0/1 , 1/0 , 1/1 ) are represented by the memory signals G / L and it is assumed that only one memory signal, namely the memory signal G, for controlling a subsequent one Data processing unit to be used. If this data processing unit only consists of a line allocation system (see FIG. 5) for sorting the input variables A and B according to their size, the distinction between (AB) and (A <B) is sufficient, for example. To distinguish these two states, one bit is known to be sufficient. In order to keep the decoding effort for the corresponding comparator output signal low, it is therefore necessary that a memory signal, in this case the memory signal G for the comparator state (A <B), which is represented by two memory states, from the same memory signal distinguishes two other comparator states (A = B and A <B). In this case, the later comparator output signal can be taken directly from one of the two memory elements of the comparator according to the invention without any coding. The first optimal assignment possibility, which is also the basis of the realization of the comparator according to the invention, is with the memory state 0/0 for the comparator state (A = B), with the memory state 0/1 for the comparator state (A <B) and with the memory state 1 / X specified for the comparator state (A <B). An X denotes a "don't care" digit, which means that this digit can be implemented with a 1 or with a 0. These memory states correspond to the memory signals G / L in the later implementation in the comparator circuit. From this first optimal assignment option, it can be seen that the memory signal G is specified as 0 for the comparator state (A 8) and the comparator state (A <B), and is 1 for the comparator state (A <B). Thus, this storage signal can be used directly as a comparator output signal without decoding. The comparator state (A <B) is particularly emphasized in FIG. 3 by assigning two memory states. However, each of the two other comparator states (A = B or A <B) can also be highlighted if the connected data processing unit requires a different assignment option.
Nachdem eine aus vier optimalen Zuordnungsmöglichkeiten in diesem Falle für (A = B) 0/0, (A < B) 0/1 und (A < B) 1/X ausgewählt worden ist, ist eine Zustandstabelle für die momentanen und zukünftigen Speicherzustände in Abhängigkeit von den angelegten Eingangsvariablen A, B und der Rücksetzmög lichkeit R anzugeben. Zum Abspeichern der geforderten drei Komparatorzustände (A < B, A = B und A < B) verwendet man Speicherelemente mit insgesamt vier Speicherzuständen (0/0, 0/1, 1/0, 1/1), die durch die Speichersignale G und L reprä sentiert werden. In der Fig. 4 bezeichnen daher die Speicher signale Gi-1 und Li-1 momentane Speicherzustände, während Speichersignale Gi und Li zukünftige Speicherzustände kenn zeichnen, wobei sich die zukünftigen Speichersignale aus den momentanen Speichersignalen durch Anlegen der Eingangsvariablen und der Rücksetzmöglichkeit ergeben. Aus der letzten Zeile in Fig. 4 erkennt man, daß der momentane Speicherzustand Gi-1/Li-1 = 1/1 für die Rücksetzmöglichkeit R = 1 stabil ist, das heißt momentaner Speicherzustand und zukünftiger Spei cherzustand sind identisch. Die Schaltung verläßt diesen Zu stand nur unter der Bedingung, daß die Rücksetzmöglichkeit R gleich 0 angelegt wird (siehe die ersten vier Zeilen). Jedoch ist es für die spätere Schaltung möglich, aus dem momentanen Speicherzustand Gi-1/Li-1 = 1/0, welche ein Komparatorzustand (A < B) repräsentiert, in den zukünftigen Speicherzustand Gi/Li = 1/1 unter Anlegen der Rücksetzmöglichkeit R = 1 und den Eingangsvariablen A = 0 und B = 1 zu gelangen. Ohne diese in der drittletzten Zeile angegebenen Übergangsbedingungen wäre es für die spätere Schaltung nicht möglich gewesen, in den momen tanen oder zukünftigen Speicherzustand von 1/1 unter Anlegen einer bestimmten Kombination aus Rücksetzmöglichkeit R und Eingangsvariablen A, B zu gelangen, und der Speicherzustand 1/1, wie in der letzten Zeile angegeben, wäre lediglich im Einschaltzustand möglich gewesen. Da jedoch der erste Vergleich dann mit der Rücksetzmöglichkeit R = 0 erfolgen würde, wäre dieser Zustand sofort verlassen worden, falls er sich beim Einschalten des Komparators zufällig eingestellt haben sollte. Durch das zusätzliche Einbringen der drittletzten Zeile in der Zustandstabelle ergibt sich für die aufzubauenden logischen Funktionen eine erhebliche Vereinfachung. Oder anders ausge drückt, da das Speichersignal G auch als Steuersignal einer nachfolgenden Datenverarbeitungseinheit benutzt wird und für dieses Steuersignal kein Unterschied zwischen den internen Speicherzuständen 1/0 und 1/1 spürbar ist, lassen sich die logischen Funktionen für die Speicherzustände, insbesondere für den Speicherzustand, der durch das Speichersignal Li repräsen tiert wird, durch das Zulassen des Speicherzustandes 1/1 noch im regulären Betrieb wesentlich vereinfachen. Aus dieser sich ergebenden Zustandstabelle nach Fig. 4 ergeben sich für die Speichersignale Gi und Li folgende logische Gleichungen:After one of four optimal allocation options has been selected in this case for (A = B) 0/0, (A <B) 0/1 and (A <B) 1 / X, a state table for the current and future memory states is shown in Dependency on the input variables A, B and the reset option R. To store the required three comparator states (A <B, A = B and A <B), memory elements with a total of four memory states ( 0/0 , 0/1 , 1/0 , 1/1 ) are used, which are determined by the memory signals G and L are represented. In FIG. 4, therefore, the memory signals G i-1 and L denote i-1 instantaneous storage states, drawing during storage signals G i and L i future memory states characteristic, wherein the future memory signals from the current memory signals by application of the input variables and the reset option surrender. From the last line in Fig. 4 it can be seen that the current memory state G i-1 / L i-1 = 1/1 for the reset option R = 1 is stable, that is, the current memory state and future memory state are identical. The circuit leaves this state only under the condition that the reset option R is created equal to 0 (see the first four lines). However, it is possible for the later switching from the current storage state G i-1 / L i-1 = 1/0, which represents a comparator state (A <B), to the future storage state G i / L i = 1/1 by creating the reset option R = 1 and the input variables A = 0 and B = 1. Without these transition conditions given in the third to last line, it would not have been possible for the later switching to go into the current or future memory state of 1/1 by applying a certain combination of reset option R and input variables A, B, and the memory state 1 / 1 , as indicated in the last line, would only have been possible when switched on. However, since the first comparison would then take place with the reset option R = 0, this state would have been left immediately if it should have happened accidentally when the comparator was switched on. By adding the third to last line in the status table, the logical functions to be set up are considerably simplified. In other words, since the memory signal G is also used as a control signal of a subsequent data processing unit and no difference between the internal memory states 1/0 and 1/1 is noticeable for this control signal, the logical functions for the memory states, in particular for the memory state , which is represented by the memory signal L i , considerably simplify by allowing the memory state 1/1 in regular operation. The following logic equations result for the memory signals G i and L i from this resulting state table according to FIG. 4:
Durch Umformungen können diese logische Gleichung in eine für die Schaltungsrealisierung besser geeignete Form gebracht werden:By transforming this logical equation into a for the circuit implementation brought more suitable form will:
Eine zugehörige Realisierung dieser logischen Gleichungen ist in der Schaltung Fig. 6 dargestellt.An associated implementation of these logical equations is shown in the circuit in FIG. 6.
Die Verwendung eines realisierten bitseriellen Komparators nach den logischen Gleichungen (3) und (4) zeigt Fig. 5. Hier han delt es sich um ein Leitungszuordnungssystem, welches von einem bitseriellen Komparator K0 gesteuert wird. Die Eingangsvariab len A und B werden dem Komparator jeweils an den Eingängen AE und BE zugeführt. Gleichzeitig werden diese Eingangsvariablen A und B auch jeweils zwei 1 Bit-Speichern FF1 und FF2 zugeführt. Diese 1 Bit Speicher können beispielsweise durch D-Flipflops realisiert werden. Weiterhin weist der nach der Zustandstabelle aus Fig. 4 aufgebaute Komparator K0 einen Takteingang CLE, sowie einen Steuerausgang für die Vergleichsentscheidung (A B) auf. Dieser Steuerausgang schaltet den Doppelschalter S1, S2, der beispielsweise mit Hilfe von Feldeffekttransistoren realisiert werden kann, in die eingezeichnete Position, falls der Komparator K0 aus einem Vergleich zwischen den Eingangs variablen A und B (A B) feststellt. Der Ausgang der ersten Speichereinheit FF1 ist dabei mit dem Ausgang K (A, B) und der Ausgang der zweiten Speichereinheit FF2 mit dem Ausgang G (A, B) verbunden. Hierbei deutet der Ausgang K (A, B) an, daß an diesem Ausgang der kleinere Wert aus den Eingangsvariablen A und B und am Ausgang G (A, B) der größere Wert aus beiden Eingangsvariablen anliegt. Ergibt der Vergleich der Eingangs variablen A, B im Komparator K0 eine Vergleichsentscheidung (A < B) so wird der Doppelschalter S1, S2 umgeschaltet und der Ausgang der ersten Speichereinheit FF1 ist mit dem Ausgang G (A, B) und der Ausgang der zweiten Speichereinheit FF2 ist mit dem Ausgang K (A, B) verschaltet. Bei den angegebenen Ver gleichsentscheidungen werden immer Bitpaare der jeweiligen Eingangsvariablen A, B miteinander verglichen, wie dies bereits in den Fig. 1 und 2 erläutert wurde. Fig. 5 shows the use of a realized bit-serial comparator according to the logic equations (3) and (4) . This is a line allocation system which is controlled by a bit-serial comparator K0. The input variables A and B are fed to the comparator at inputs A E and B E, respectively. At the same time, these input variables A and B are also each fed to two 1-bit memories FF1 and FF2. These 1-bit memories can be implemented, for example, by D flip-flops. Furthermore, the comparator K0 constructed according to the state table from FIG. 4 has a clock input CL E and a control output for the comparison decision (AB). This control output switches the double switch S1, S2, which can be implemented, for example, with the aid of field effect transistors, into the position shown, if the comparator K0 determines from a comparison between the input variables A and B (AB). The output of the first memory unit FF1 is connected to the output K (A, B) and the output of the second memory unit FF2 to the output G (A, B). Output K (A, B) indicates that the smaller value from input variables A and B is present at this output and the larger value from both input variables is present at output G (A, B). If the comparison of the input variables A, B in the comparator K0 results in a comparison decision (A <B), the double switch S1, S2 is switched over and the output of the first memory unit FF1 is connected to the output G (A, B) and the output of the second memory unit FF2 is connected to the output K (A, B). In the given comparison decisions, bit pairs of the respective input variables A, B are always compared with one another, as has already been explained in FIGS . 1 and 2.
Sowohl die beiden Speicherelemente FF1 und FF2 als auch der Komparator K0 werden gemeinsam mit einem Takt CL versorgt. Man erkennt, daß der Komparator K0 an seinem Steuerausgang ledig lich eine 1 Bit Information zur Steuerung der Doppelschalter S1, S2 abgibt, während er intern mit drei Komparatorzuständen nämlich (A , B, A = B und A< B) arbeiten muß. Über eine Rück setzmöglichkeit R, die am Eingang RE des Komparators K0 ange legt wird, wird der Komparator in einen Grundzustand überführt, von dem ein neuer Vergleich zweier Eingangsvariablen gestartet werden kann.Both the two memory elements FF1 and FF2 and the comparator K0 are supplied together with a clock CL. It can be seen that the comparator K0 only outputs 1 bit information for the control of the double switches S1, S2 at its control output, whereas it has to work internally with three comparator states namely (A, B, A = B and A <B). Via a reset option R, which is applied to the input R E of the comparator K0, the comparator is transferred to a basic state from which a new comparison of two input variables can be started.
Fig. 6 zeigt einen bitseriellen Komparator, der nach den logi schen Gleichungen (3) und (4) realisiert ist. Dieser bitseriel le Komparator dient zum Vergleich zweier binär codierter Ein gangsvariablen A, B und beinhaltet über den Rücksetzeingang RE eine Rücksetzmöglichkeit. Ein Takteingang CLE′ bietet die Mög lichkeit der Synchronisation mit peripheren Einheiten, bei spielsweise zu zwei Speichereinheiten FF1 und FF2 aus Fig. 5 mittels eines angeschlossenen Taktsignals. Der Komparator be steht aus einem getakteten Schaltwerk mit ebenfalls zwei Spei chereinheiten FF1′ und FF2′, wobei je ein Ausgang einer Spei chereinheit in das Schaltwerk rückgekoppelt ist. Das Schalt werk enthält fünf NAND-Gatter 1, 2, 3, 4, 5, drei Inverter 7, 8, 9 sowie ein ORNAND-Gatter 6. Fig. 6 shows a bit serial comparator, which is realized according to the logic equations (3) and (4). This bit-series comparator is used to compare two binary-coded input variables A, B and contains a reset option via the reset input R E. A clock input CL E 'offers the possibility of synchronization with peripheral units, for example two storage units FF1 and FF2 from FIG. 5 by means of a connected clock signal. The comparator consists of a clocked switching mechanism with two storage units FF1 'and FF2', with one output of a storage unit being fed back into the switching mechanism. The switching mechanism contains five NAND gates 1 , 2 , 3 , 4 , 5 , three inverters 7 , 8 , 9 and an ORNAND gate 6 .
Die Realisierung der Gleichungen im einzelnen: FürThe realization of the equations in detail: For
wird der erste Teil der logischen Gleichung mit durch den Inverter 7 mit nachgeschalteten NAND-Gatter 1, der zweite Teil der Gleichung R * Li-1 durch das NAND-Gatter 3 mit nachgeschal tetem Inverter 9 und der letzte Teil der Gleichung (3) mit durch das NAND-Gatter 2 realisiert. Anschließend werden die beiden ersten Teile der logischen Gleichung (3) in dem ODER-Eingangsgatter des ORNAND-Gatters 6 oder-verknüpft und gemeinsam mit dem letzten Teil der Gleichung (3) in dem ORNAND-Gatter 6 zusammengefaßt.is the first part of the logic equation with by the inverter 7 with a downstream NAND gate 1 , the second part of the equation R * L i-1 with the NAND gate 3 with a downstream inverter 9 and the last part of the equation (3) realized by the NAND gate 2 . Then the first two parts of the logic equation (3) are OR-linked in the OR input gate of the ORNAND gate 6 and combined together with the last part of the equation (3) in the ORNAND gate 6 .
Für die GleichungFor the equation
wird der erste Teil der Gleichung (4) mit durch einen Inverter 8 mit nachgeschaltetem NAND-Gatter 4 und der zweite Teil der Gleichung (4) mit durch das NAND-Gatter 3 realisiert ist. Beide Ausdrücke gemeinsam werden im NAND-Gatter 5 abschließend miteinander verknüpft.the first part of equation (4) is realized by an inverter 8 with a downstream NAND gate 4 and the second part of equation (4) by the NAND gate 3 . Both expressions are finally linked together in the NAND gate 5 .
Die Verschaltung der einzelnen Gatter untereinander sowie mit den Speicherelementen FF1′ und FF2′ sieht vor, daß eine erste Eingangsvariable A auf einen ersten Eingang eines ersten NAND- Gatters 1 und über einen ersten Inverter 8 mit einem ersten Ein gang eines zweiten NAND-Gatters 4 verschaltet ist, eine zweite Eingangsvariable B ist mit einem zweiten Eingang des zweiten NAND-Gatters 4 und über einen zweiten Inverter 7 mit einem zwei ten Eingang des ersten NAND-Gatters 1 verbunden. Für eine Rück setzmöglichkeit (R) ist der Rücksetzeingang RE′ an einen ersten Eingang eines dritten NAND-Gatters 3 und an einen ersten Eingang eines vierten NAND-Gatters 2 angeschlossen. Ein Ausgang des ersten NAND-Gatters 1 ist mit einem ersten ODER-Eingang des ORNAND-Gatters 6, ein Ausgang des dritten NAND-Gatters 3 über einen dritten Inverter 9 mit dem zweiten ODER-Eingang des ORNAND-Gatters 5 und mit einem ersten Eingang des fünften NAND- Gatters 5 verbunden. Der Ausgang des vierten NAND-Gatters 2 wird hierbei mit dem UND-Eingang des ORNAND-Gatters 6 verschal tet und ein Ausgang des zweiten NAND-Gatters 4 ist dann am zwei ten Eingang des fünften NAND-Gatters 5 angeschlossen. Der Aus gang des ORNAND-Gatters 6 ist an den Eingang der ersten Spei chereinheit FF1′ und der Ausgang des fünften NAND-Gatters 5 ist mit der zweiten Speichereinheit FF2′ verbunden. Die zwei Rück kopplungspfade ergeben sich aus dem Ausgang der ersten Spei chereinheit FF1′ auf den zweiten Eingang des vierten NAND-Gat ters 2 und dadurch, daß der Ausgang der zweiten Speichereinheit FF2′ mit dem zweiten Eingang des dritten NAND-Gatters 3 verbun den ist. Das Speichersignal G kann weiterhin zur Steuerung einer Datenverarbeitungseinheit benutzt werden und wird deshalb über einen Steuerausgang aus dem Komparator herausgeführt. Die bei den Speichereinheiten FF1′ und FF2′ werden jeweils gemeinsam durch ein Taktsignal, welches am Eingang CLE′ angelegt wird, versorgt, wodurch die Speicherelemente entweder die 1 Bit- Information halten oder an den Ausgang weitergeben.The interconnection of the individual gates with each other and with the memory elements FF1 'and FF2' provides that a first input variable A to a first input of a first NAND gate 1 and via a first inverter 8 with a first input of a second NAND gate 4th is connected, a second input variable B is connected to a second input of the second NAND gate 4 and via a second inverter 7 to a second input of the first NAND gate 1 . For a reset option (R), the reset input R E 'is connected to a first input of a third NAND gate 3 and to a first input of a fourth NAND gate 2 . An output of the first NAND gate 1 is with a first OR input of the ORNAND gate 6 , an output of the third NAND gate 3 is connected via a third inverter 9 to the second OR input of the ORNAND gate 5 and with a first input of the fifth NAND gate 5 connected. The output of the fourth NAND gate 2 is connected to the AND input of the ORNAND gate 6 and an output of the second NAND gate 4 is then connected to the second input of the fifth NAND gate 5 . The output of the ORNAND gate 6 is at the input of the first storage unit FF1 'and the output of the fifth NAND gate 5 is connected to the second storage unit FF2'. The two feedback paths result from the output of the first storage unit FF1 'on the second input of the fourth NAND gate 2 and in that the output of the second storage unit FF2' is connected to the second input of the third NAND gate 3 . The memory signal G can also be used to control a data processing unit and is therefore led out of the comparator via a control output. The memory units FF1 'and FF2' are each supplied together by a clock signal, which is applied to the input CL E ', whereby the memory elements either hold the 1-bit information or pass it on to the output.
Die Schaltungsanordnung nach Fig. 6 eines bitseriellen Kompara tors entsprechend der ersten gewählten optimalen Zuordnungsmög lichkeit aus Fig. 3 stellt eine Möglichkeit eines vereinfach ten Komparators dar. Für alle anderen Zuordnungen aus Fig. 3 erhält man ähnliche einfache logische Gleichungen und einen ein facheren Schaltungsaufbau im Vergleich zu herkömmlichen bitse riellen Komparatoren.The circuit arrangement according to Fig. 6 a bit-serial Kompara gate corresponding to the first selected optimum Zuordnungsmög friendliness of FIG. 3 provides a means of simplifying th comparator For all other mappings from Fig. 3 is similar simple logical equations and a simpler circuit configuration obtained in the. Comparison to conventional bit-serial comparators.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873729174 DE3729174C2 (en) | 1987-09-01 | 1987-09-01 | Bit serial comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873729174 DE3729174C2 (en) | 1987-09-01 | 1987-09-01 | Bit serial comparator |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3729174A1 DE3729174A1 (en) | 1989-03-09 |
DE3729174C2 true DE3729174C2 (en) | 1996-04-18 |
Family
ID=6334969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19873729174 Expired - Fee Related DE3729174C2 (en) | 1987-09-01 | 1987-09-01 | Bit serial comparator |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3729174C2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19841371B4 (en) * | 1998-09-10 | 2006-04-20 | Grundig Multimedia B.V. | Method and device for evaluating a digital data stream |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3959589A (en) * | 1975-06-23 | 1976-05-25 | Bell Telephone Laboratories, Incorporated | Digital bit stream synchronizer |
US4328541A (en) * | 1980-05-23 | 1982-05-04 | American Standard Inc. | Fail-safe digital comparator |
-
1987
- 1987-09-01 DE DE19873729174 patent/DE3729174C2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE3729174A1 (en) | 1989-03-09 |
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