DE3727517C2 - Method for producing isolated semiconductor regions in a semiconductor body and structured semiconductor bodies produced therewith - Google Patents
Method for producing isolated semiconductor regions in a semiconductor body and structured semiconductor bodies produced therewithInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung isolierter Halbleiterbereiche in einem Halbleiterkörper und damit herge stellte strukturierte Halbleiterkörper.The invention relates to a method for producing isolated Semiconductor areas in a semiconductor body and thus forth introduced structured semiconductor bodies.
Die Erfindung ist insbesondere anwendbar zur Herstellung hochin tegrierter Schaltungen aus einer Vielzahl von elektronischen und/oder optoelektronischen Halbleiterbauelementen, die eine hohe Packungsdichte erfordern.The invention is particularly applicable for manufacturing hochin integrated circuits from a variety of electronic and / or optoelectronic semiconductor components that have a high Require packing density.
Zur Herstellung hochintegrierter Schaltungen auf Si-Basis wird beispielsweise ein Verfahren verwendet, wobei in ein Si-Substrat Gräben geätzt werden. Die Grabenwände werden mit einem Isolierma terial beschichtet, z. B. mit SiO₂, und anschließend wird mit ei nem selektiven CVD (chemical vapor deposition)-Verfahren Silizium in den Gräben aufgewachsen. Durch bekannte Prozeßschritte lassen sich daraus z. B. CMOS (complementary metal oxid)-Schaltungen her stellen, (z. B. JP 61-256739 A oder N. Kasai, N. Endo, A. Ishi tani, H. Kitayima, "1/4 µm CMOS isolation technique with sidewall insulator and selective epitaxy" IEDM 85, 419).For the production of highly integrated circuits based on Si used a method, for example, in an Si substrate Trenches are etched. The trench walls are covered with an insulating mat material coated, e.g. B. with SiO₂, and then with egg a selective CVD (chemical vapor deposition) process silicon grew up in the trenches. Leave through known process steps z. B. CMOS (complementary metal oxide) circuits ago (e.g. JP 61-256739 A or N. Kasai, N. Endo, A. Ishi tani, H. Kitayima, "1/4 µm CMOS isolation technique with sidewall insulator and selective epitaxy "IEDM 85, 419).
Dieses Verfahren hat jedoch den Nachteil, daß in den seitlichen Bereichen der aufgewachsenen Halbleiterschichten, in denen die Halbleiterschichten an die oxidbeschichteten Grabenwände angren zen, Stapelfehler auftreten und/oder an den Grabenwänden polykri stallines Wachstum stattfindet. Außerdem ist die Morphologie der aufgewachsenen Halbleiteroberflächen in den Randbereichen ge stört. Diese negativen Randeffekte, die auf die oxidbeschichteten Grabenwände zurückzuführen sind, wirken sich nachteilig auf die Bauelementherstellung aus.However, this method has the disadvantage that in the lateral Areas of the grown semiconductor layers in which the Attach semiconductor layers to the oxide-coated trench walls zen, stacking errors occur and / or polycritic on the trench walls stalline growth takes place. In addition, the morphology of the grown semiconductor surfaces in the edge areas ge disturbs. These negative edge effects that affect the oxide coated Trench walls are due to adversely affect the Component manufacture from.
Aus EP 0 184 016 A1 ist ein Verfahren zur Herstellung eines Tran sistors bekannt, bei welchem in eine epitaktisch gewachsene Schichtenfolge zur Herstellung einer Anschlußzone zu einer tie ferliegenden Schicht ein bis zu dieser Schicht reichender Graben geätzt wird, welcher epitaktisch mit gut leitendem Halbleiterma terial aufgefüllt wird. Einzelne Halbleiterbereiche werden durch Ionen-implantierte Halbleiterbereiche isoliert.EP 0 184 016 A1 describes a method for producing a oil known transistor, in which in an epitaxially grown Layer sequence for creating a connection zone to a tie a layer of trench extending up to this layer is etched, which is epitaxially with highly conductive semiconductors material is filled up. Individual semiconductor areas are covered by Ion-implanted semiconductor areas isolated.
Eine Grabenätzung in Halbleitermaterial ist auch aus IEEE Tran sactions on Electron Devices, Vol. ED-34, No. 7, Juli 1987, S. 1415-1428 in Verbindung mit dem Aufdampfen metallischer Kontakte mit seitlichem Abstand zu benachbarten Halbleiterschichten be kannt.A trench etching in semiconductor material is also from IEEE Tran sactions on Electron Devices, Vol. ED-34, No. 7, July 1987, p. 1415-1428 in connection with the vapor deposition of metallic contacts with lateral distance to neighboring semiconductor layers knows.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Her stellung isolierter Halbleiterbereiche in einem Halbleiterkörper, das in den isolierten Halbleiterbereichen des Halbleiterkörpers auch in Randbereichen ein einkristallines Schichtwachstum gewähr leistet und eine kostengünstige und zuverlässige Herstellung von elektronischen und/oder optoelektronischen Bauelementen mit hoher Packungsdichte ermöglicht, sowie damit hergestellte strukturierte Halbleiterkörper anzugeben.The invention has for its object a method for Her position of isolated semiconductor areas in a semiconductor body, that in the isolated semiconductor areas of the semiconductor body Single-crystal layer growth is also guaranteed in peripheral areas provides and an inexpensive and reliable manufacture of electronic and / or optoelectronic components with high Packing density enables, as well as structured structured with it Specify semiconductor body.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Patentanspruchs 1 gelöst. Mit dem erfindungsgemäßen Verfahren hergestellte strukturierte Halbleiterkörper sind in den Ansprüchen 2 bis 6 angegeben.This object is achieved by the features of claim 1 solved. Structured manufactured with the inventive method Semiconductor bodies are specified in claims 2 to 6.
Die Erfindung wird im folgenden anhand von Ausführungsbei spielen näher erläutert unter Bezugnahme auf schematische Zeichnungen.The invention is described below with reference to exemplary embodiments play explained in more detail with reference to schematic Drawings.
Die Fig. 1a-d, und 2a-b zeigen die Verfahrensschritte zur Herstellung isolierter Halbleiterbereiche in einem Halbleiterkörper. In Fig. 3 ist ein strukturierter Halb leiterkörper dargestellt, in dem ein Bipolartransistor (BT) und ein, in einem isolierten Halbleiterbereich herge stellter, Heterobipolartransistor (HBT) monolithisch integriert sind. Figs. 1a-d and 2a-b show the process steps for producing isolated semiconductor regions in a semiconductor body. In Fig. 3 a structured semi-conductor body is shown in which a bipolar transistor (BT) and, Herge in an isolated semiconductor region imputed, hetero (HBT) are monolithically integrated a.
In den Fig. 1a-d ist das Herstellungsverfahren für ein erstes Ausführungsbeispiel eines isolierten Halbleiter bereiches in einem Substrat dargestellt.In FIGS. 1a-d, the manufacturing method of a first embodiment of an isolated semiconductor region is presented in a substrate.
Gemäß Fig. 1a ist auf einem Substrat 1 eine Oxidschicht 2, z. B. SiO₂, aufgebracht. Mit einer derzeit üblichen Lack maskentechnik wird ein Fenster 2a in der Oxidschicht 2 erzeugt. Durch einen weiteren Ätzprozeß, z. B. mit der RIE (reactive ion etching)-Technik, wird im Substrat 1 ein pyramidenförmiger Graben 3 erzeugt. Als reaktives Gas wird z. B. SiCl₄ verwendet. Anschließend wird mit dem MBE (mole cular beim epitaxy)-Verfahren im Graben eine einkristalli ne Halbleiterschichtenfolge erzeugt (Fig. 1b). Der Moleku larstrahl wird senkrecht zur oxidbeschichteten Substrat oberfläche eingestrahlt. Ein Teil des Molekularstrahls tritt durch das Fenster 2b und trifft senkrecht auf dem Grabenboden auf. Dadurch werden im Graben Halbleiter schichten aufgewachsen, deren geometrische Abmessungen durch die Größe des Fensters 2a bestimmt sind. Die Halb leiterschichten wachsen senkrecht auf dem Grabenboden auf und die Höhe der Halbleiterschichtenfolge 4 wird so ge wählt, daß zwischen der Grabenwand 3a und der Halbleiter schichtenfolge 4 eine freie Zone 5 erhalten bleibt. Auf der oxidbeschichteten Substratoberfläche scheidet sich polykristallines Halbleitermaterial 6 ab. Das polykristalline Halbleitermaterial wird dadurch entfernt, daß die Oxid schicht 2, z. B. mit HF, vom Substrat 1 abgelöst wird, sog. strippen (Fig. 1c).According to Fig. 1a is on a substrate 1, an oxide layer 2, z. B. SiO₂ applied. A window 2 a is produced in the oxide layer 2 using a currently customary paint mask technique. Through another etching process, e.g. B. with the RIE (reactive ion etching) technology, a pyramid-shaped trench 3 is generated in the substrate 1 . As a reactive gas z. B. SiCl₄ used. Subsequently, using the MBE (molecular in the epitaxy) method in the trench, a single-crystalline semiconductor layer sequence is generated ( FIG. 1b). The molecular beam is radiated perpendicular to the oxide-coated substrate surface. Part of the molecular beam passes through the window 2 b and strikes the trench bottom perpendicularly. As a result, semiconductor layers are grown in the trench, the geometric dimensions of which are determined by the size of the window 2 a. The semiconductor layers grow vertically on the trench bottom and the height of the semiconductor layer sequence 4 is selected so that between the trench wall 3 a and the semiconductor layer sequence 4, a free zone 5 is preserved. Polycrystalline semiconductor material 6 is deposited on the oxide-coated substrate surface. The polycrystalline semiconductor material is removed in that the oxide layer 2 , z. B. with HF, detached from the substrate 1 , so-called. Stripping ( Fig. 1c).
Anschließend wird durch vorzugsweise plasmaunterstützte Niedertemperatur-Oxidation oder LPCVD (Low pressure chemi cal vapor deposition) oder durch Auffülltechnik die freie Zone 5 zwischen Grabenwand 3a und Halbleiterschichtenfolge 4 mit Oxid 7, z. B. SiO₂ oder Si₃N₄ oder Polyimid gefüllt (Fig. 1d). Das Oxid 7, das sich auf der Substratoberfläche und auf der Halbleiterschichtenfolge ablagert, wird durch einen Ätzprozeß, z. B. mit der RIE-Technik, derart entfernt, daß lediglich im Randbereich 8 (Fig. 1e) zwischen Graben wand 3a und der Oberfläche der Halbleiterschichtenfolge 4 ein sog. Spacer vorhanden bleibt, der zur Selbstjustierung, z. B. bei der Herstellung von Kontakten, vorteilhaft ist.Subsequently, the free zone 5 between the trench wall 3 a and the semiconductor layer sequence 4 with oxide 7 , for example by means of plasma-assisted low-temperature oxidation or LPCVD (Low pressure chemical vapor deposition) or by filling technology. B. SiO₂ or Si₃N₄ or polyimide filled ( Fig. 1d). The oxide 7 , which is deposited on the substrate surface and on the semiconductor layer sequence, is by an etching process, for. B. with the RIE technology, removed so that only in the edge area 8 ( Fig. 1e) between the trench wall 3 a and the surface of the semiconductor layer sequence 4, a so-called spacer remains, which for self-adjustment, z. B. in the production of contacts, is advantageous.
Das erfindungsgemäße Verfahren hat den Vorteil, daß zuerst die Halbleiterschichten epitaktisch aufgewachsen werden und danach die Isolierung der Grabenwände erfolgt, so daß unerwünschte Randeffekte wie Stapelfehler in den Halblei terschichten und polykristallines Wachstum an den Graben wänden vermieden wird. Außerdem hat der eingebrachte Halbleiterbereich eine ebene Oberfläche. Voraussetzung für ein derartiges Herstellungsverfahren von isolierten Halb leiterbereichen in einem Halbleiterkörper ist das MBE-Ver fahren. Durch den gerichteten Molekularstrahl wird ein vertikales, geradliniges Halbleiterschichtenwachstum vom Grabenboden aus erzielt.The process according to the invention has the advantage that first the semiconductor layers are grown epitaxially and then the trench walls are insulated so that undesirable edge effects such as stacking errors in the half lead layers and polycrystalline growth at the trench walls is avoided. In addition, the brought Semiconductor area a flat surface. requirement for such an isolated half manufacturing method lead areas in a semiconductor body is the MBE-Ver drive. Due to the directed molecular beam vertical, straight-line semiconductor layer growth from Trench floor made from.
Andere Epitaxie-Verfahren, wie CVD und LPE (liquid phase epitaxy), sind für das erfindungsgemäße Verfahren nicht geeignet.Other epitaxial processes, such as CVD and LPE (liquid phase epitaxy) are not for the method according to the invention suitable.
Eine weitere Ausführungsform eines isolierten Halbleiter bereiches in einem Substrat ist in Fig. 2a, 2b dargestellt. Anstelle des pyramidenförmigen Grabens wird ein Graben mit senkrechten Grabenwänden geätzt, z. B. mit der RIE-Technik. Als reaktives Gas wird beispielsweise SiCl₄ verwendet. Die Oxidschicht 2, z. B. SiO₂, wird im Bereich des Fensters 2b unterätzt, so daß ein Graben entsteht, dessen Breite b größer ist als die Breite des Fensters 2b (Fig. 2a). Mit dem MBE-Verfahren wird im Graben eine Halbleiterschichten folge 4a aufgewachsen, derart, daß zwischen der Halblei terschichtenfolge und der Grabenwand 3b bzw. dem Fenster 2b eine freie Zone 5a erhalten bleibt. Die weiteren Ver fahrensschritte entsprechen denjenigen des Ausführungs beispiels 1. Es entsteht ein rechteckiger, mit Oxid 7 isolierter Halbleiterbereich, dessen Halbleiterschich tenfolge 4a nahezu mit der Substratoberfläche abschließt (Fig. 2b). Der Vorteil dieser Ausführungsform besteht darin, daß sich die Oberfläche der eingebrachten Halbeiter schicht oder Schichtenfolge planar an die vorhandene Oberfläche des Halbleiterkörpers anpassen läßt.Another embodiment of an isolated semiconductor region in a substrate is shown in Fig. 2a, 2b. Instead of the pyramid-shaped trench, a trench with vertical trench walls is etched, e.g. B. with the RIE technology. SiCl₄, for example, is used as the reactive gas. The oxide layer 2 , e.g. B. SiO₂, is under-etched in the area of the window 2 b, so that a trench is formed, the width b of which is greater than the width of the window 2 b ( FIG. 2a). With the MBE method, a semiconductor layer sequence 4 a is grown in the trench, in such a way that a free zone 5 a is maintained between the semiconductor layer sequence and the trench wall 3 b or the window 2 b. The further procedural steps correspond to those of embodiment 1. A rectangular semiconductor region insulated with oxide 7 is formed , the semiconductor layer sequence 4 a of which almost closes with the substrate surface ( FIG. 2 b). The advantage of this embodiment is that the surface of the semiconductor introduced or layer sequence can be planarly adapted to the existing surface of the semiconductor body.
In einem weiteren Ausführungsbeispiel ist eine dreidimen sionale Anordnung von Halbleiterbauelementen in einem Halbleiterkörper beschrieben, der mit dem erfindungsgemäßen Verfahren hergestellt ist. In a further embodiment, a three-dimensional sional arrangement of semiconductor devices in one Semiconductor body described, with the invention Process is made.
Gemäß Fig. 3 ist beispielsweise auf einem Si-Substrat 1 eine n⁻-dotierte Si-Schicht 9 aufgewachsen. Die Si-Schicht 9 besitzt z. B. eine negative Ladungsträgerkonzentration von 2 · 10¹⁶ cm-3 und eine Schichtdicke von 1,5 µm. In die n--dotierte Si-Schicht 9 ist ein p⁺-dotierter Bereich 10 mit einer Ladungsträgerkonzentration von ungefähr 10¹⁸ cm-3 und ein n++-dotierter Bereich 11 mit einer Ladungsträger konzentration von etwa 10²⁰ cm-3 implantiert. Aus dieser n⁻p⁺n++-Struktur wird ein Bipolartransistor (BT) herge stellt, derart, daß der Basisanschluß 18 den p++-dotierten Bereich 10, der Emitteranschluß 19 den n++-dotierten Be reich 11 und der Kollektoranschluß 20 die n-dotierte Si-Schicht 9 kontaktiert. In einem derartigen Halbleiter körper ist außerdem ein isolierter Halbleiterbereich gemäß der Erfindung ausgebildet, der senkrecht zur Si-Schicht 9 verläuft und bis ins Substrat 1 reicht. Der isolierte Halbleiterbereich besteht z. B. aus einer Halbleiterschich tenfolge, die ausReferring to FIG. 3, for example Si layer 9 grown on a Si substrate 1, a doped n⁻. The Si layer 9 has, for. B. a negative charge carrier concentration of 2 · 10¹⁶ cm -3 and a layer thickness of 1.5 microns. In the n - -doped Si layer 9 , a p⁺-doped region 10 with a charge carrier concentration of approximately 10¹⁸ cm -3 and an n ++ -doped region 11 with a charge carrier concentration of approximately 10²⁰ cm -3 is implanted. From this n⁻p⁺n ++ structure, a bipolar transistor (BT) is produced in such a way that the base connection 18 has the p ++ -doped region 10 , the emitter connection 19 the n ++ -doped region 11 and the collector connection 20 contacts the n-doped Si layer 9 . In such a semiconductor body, an insulated semiconductor region is also formed according to the invention, which extends perpendicular to the Si layer 9 and extends into the substrate 1 . The isolated semiconductor area consists, for. B. from a semiconductor layer sequence from
- - einer n⁻-dotierten SiGe-Schicht 15 mit einer Ladungs trägerkonzentration von 2 · 10¹⁶ cm-3 und einer Schichtdicke von 1 µm,- an n⁻-doped SiGe layer 15 with a charge carrier concentration of 2 · 10¹⁶ cm -3 and a layer thickness of 1 µm,
- - einer p⁺-dotierten SiGe-Schicht 14 mit einer Ladungs trägerkonzentration von 2 · 10¹⁸ cm-3 und einer Schichtdicke von 0,2 µm,- A p⁺-doped SiGe layer 14 with a charge carrier concentration of 2 · 10¹⁸ cm -3 and a layer thickness of 0.2 microns,
- - einer n⁺-dotierten Si-Schicht 13 mit einer Ladungs trägerkonzentration von 10¹⁸ cm-3 und einer Schicht dicke von 1 µm, und- An n⁺-doped Si layer 13 with a charge carrier concentration of 10¹⁸ cm -3 and a layer thickness of 1 micron, and
- - einer n++-dotierten Si-Schicht 12 mit einer Ladungs trägerkonzentration von 10¹⁹ cm-3 und einer Schicht dicke von 0,5 µm- An n ++ -doped Si layer 12 with a charge carrier concentration of 10¹⁹ cm -3 and a layer thickness of 0.5 microns
aufgebaut ist. is constructed.
Aus einer derartigen Halbleiterschichtenfolge ist ein Heterobipolartransistor (HBT) herstellbar, wobei der Basisanschluß 22 über eine p-leitende Kontaktwanne 16 die p⁺-dotierte SiGe-Schicht 14 und der Emitteranschluß 21 die n⁺-dotierte Si-Schicht 13 kontaktiert. Der Kollektor anschluß 20 des BT kann beispielsweise gleichzeitig als Kollektoranschluß 20 für den HBT verwendet werden.A heterobipolar transistor (HBT) can be produced from such a semiconductor layer sequence, the base connection 22 making contact with the p⁺-doped SiGe layer 14 and the emitter connection 21 contacting the n⁺-doped Si layer 13 via a p-type contact trough 16 . The collector connection 20 of the BT can, for example, be used simultaneously as a collector connection 20 for the HBT.
Eine Kontaktierung der n⁻-dotierten SiGe-Schicht 15 erfolgt z. B. über eine n-leitende Kontaktwanne 17. Eine derartige Kontaktierung und Anordnung von HBT und BT hat den Vor teil, daß alle elektrischen Anschlüsse in einer Ebene auf dem strukturierten Halbleiterkörper angeordnet sind.The n der-doped SiGe layer 15 is contacted, for. B. via an n-type contact pan 17th Such contacting and arrangement of HBT and BT has the part before that all electrical connections are arranged in one plane on the structured semiconductor body.
Die mit dem erfindungsgemäßen Verfahren hergestellten strukturierten Halbleiterkörper können aus unterschied lichen Halbleitermaterialien aufgebaut sein. Beispiels weise kann in ein Si-Substrat oder in eine aus Si-Schich ten aufgebaute Halbleiterschichtenfolge ein isolierter Halbleiterbereich aus III/V-Halbleiterverbindungen einge wachsen werden. Weiterhin kann in einen aus III/V-Halb leiterverbindungen aufgebauten Halbleiterkörper ein iso lierter Halbleiterbereich aus Si- und SiGe-Schichten integriert werden.The manufactured with the inventive method structured semiconductor bodies can differ from union semiconductor materials. Example Wise can be in a Si substrate or in a Si layer th built-up semiconductor layer sequence an isolated Semiconductor area made of III / V semiconductor compounds will grow. Furthermore, one of III / V-half semiconductor connections constructed semiconductor body an iso gated semiconductor area from Si and SiGe layers to get integrated.
Mit dem erfindungsgemäßen Verfahren lassen sich insbesondere dreidimensionale Anordnungen aus Si-Bauelementen und III/V-Halbleiterbauelementen herstellen. Beispielsweise kann eine in den isolierten Halbleiterbereichen hergestell te dreidimensionale Schaltung aus III/V-Halbleiterbauele menten mit einer dreidimensionalen Schaltung im Halb leiterkörper integriert werden, die z. B. aus Si-Bauele menten aufgebaut ist.The method according to the invention can be used in particular three-dimensional arrangements of Si components and Manufacture III / V semiconductor devices. For example can be made in the isolated semiconductor areas te three-dimensional circuit made of III / V semiconductor components elements with a three-dimensional circuit in half integrated conductor body, the z. B. from Si-Bauele ment is built up.
Claims (6)
- - daß zwischen Grabenwand (3a) und den aufgewachsenen Halbleiterschichten eine freie Zone (5) entsteht, und
- - daß anschließend die freie Zone (5) mit Isoliermaterial (7) gefüllt wird.
- - That between the trench wall ( 3 a) and the grown semiconductor layers, a free zone ( 5 ) is formed, and
- - That the free zone ( 5 ) is then filled with insulating material ( 7 ).
- - daß der Halbleiterkörper aus einem Substrat (1) und darauf aufgewachsenen Halbleiterschichten aufgebaut ist, und
- - daß isolierte Halbleiterbereiche in das Substrat (1) und/oder in die Halbleiterschichten eingebracht sind.
- - That the semiconductor body is constructed from a substrate ( 1 ) and semiconductor layers grown thereon, and
- - That insulated semiconductor areas are introduced into the substrate ( 1 ) and / or in the semiconductor layers.
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1987
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