DE3711592A1 - Method and circuit arrangement for generating a phase-shifted digital signal - Google Patents

Method and circuit arrangement for generating a phase-shifted digital signal

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Abstract

The invention relates to a method for generating a digital signal which is shifted by an arbitrary adjustable phase value between 0 and pi , particularly a high-frequency clock signal, using conventional phase shifters which can be continuously adjusted between 0 and pi /2 or, respectively, 3 pi /4, and is characterised by the fact that the frequency of the original signal is halved by means of a frequency divider, that frequency shifts of 0, - pi /2 and - pi of the frequency-divided signal are generated, that two controllable phase shifters of the conventional type are used in such a manner that the first one is fed by the undelayed signal and, respectively, the frequency-halved signal phase-shifted by - pi /2 at its two inputs and that the second one is fed with the frequency-halved signal phase-shifted by - pi /2 and, respectively, with the frequency-halved signal phase-shifted by - pi at its two inputs and that they are jointly activated and, as a result, can generate continuous phase values in the ranges from 0 to - pi /2 and - pi /2 to - pi which can be arbitrarily input, that then the frequency of the signal thus phase-shifted is doubled again so that phase shift values of between 0 and pi are produced. <IMAGE>

Description

Die Erfindung bezieht sich auf ein Verfahren zur Erzeugung eines pha­ senverschobenen digitalen Signales gemäß Oberbegriff Patentanspruch 1 bzw. um eine Schaltungsanordnung gemäß Oberbegriff Patentanspruch 5.The invention relates to a method for generating a pha Sen-shifted digital signals according to the preamble of claim 1 or a circuit arrangement according to the preamble of claim 5.

Phasenschieber der üblichen Art ermöglichen Phasenverschiebungen um Be­ träge im Bereich Null bis etwa 120°, s. Aufsatz "An Undersea Fiber-Op­ tic Regenerator Using an Integral-Substrate Package and Flip-Chip SAW Mounting" von Dawson und Rogerson, Journal of Lightwave Technology, Vol. LT-2, No. 6, Dez. 1984, S. 926 bis 932, insbesondere Timing phase adjustment circuit nach Fig. 5 auf S. 929. Der praktische Grenzwert der maximalen Phasenverschiebung wird bei diesen Schaltungen durch die starke Schwankung der Ausgangsamplitude bei Änderung der Phase bestimmt (Faktor 2 bei fmax=120′).Phase shifters of the usual type enable phase shifts by amounts in the range from zero to about 120 °, s. Article "An Undersea Fiber-Optical Regenerator Using an Integral-Substrate Package and Flip-Chip SAW Mounting" by Dawson and Rogerson, Journal of Lightwave Technology, Vol. LT-2, No. 6, Dec. 1984, pp. 926 to 932, in particular the timing phase adjustment circuit according to FIG. 5 on p. 929. The practical limit value of the maximum phase shift is determined in these circuits by the large fluctuation in the output amplitude when the phase changes (factor 2 at f max = 120 ′).

Der vorliegenden Erfindung lag die Aufgabe zugrunde, ein Verfahren bzw. eine Schaltungsanordnung der eingangs genannten Art anzugeben, welche in der Lage sind, Phasenverschiebungen im Bereich zwischen Null und π kontinuierlich zu ermöglichen, ohne daß - wie bei üblichen Phasenschie­ bern - ein Abgleich der Schaltung erforderlich ist, der jeweils an die Signalfrequenz angepaßt werden muß. Dabei soll der Aufwand relativ klein sein.The present invention was based on the object to specify the type mentioned a method and a circuit arrangement which are able to allow phase shifts in the range between zero and π continuously without - bern as conventional phase shift - an adjustment of the circuit is required, which must be adapted to the signal frequency. The effort should be relatively small.

Die Lösung dieser Aufgabe erfolgt durch die kennzeichnenden Merkmale des Patentanspruches 1 bzw. 5.This problem is solved by the characteristic features of claims 1 and 5 respectively.

Vorteilhafte Ausgestaltungen ergeben sich durch die Unteransprüche.Advantageous refinements result from the subclaims.

Das erfindungsgemäße Verfahren bzw. die Schaltungsanordnung weisen die Vorteile auf, daß eine beliebige, kontinuierliche Phasenverschiebung im Bereich zwischen Null und π ermöglicht wird. Der zusätzliche Auf­ wand hierfür ist relativ gering. Mittels einer Invertierung des Aus­ gangssignals kann der Phasenschiebebereich auf Null bis 2 π ausgedehnt werden. Vorteilhafterweise ist weder ein interner Abgleich, noch sind externe Elemente, beispielsweise Laufzeitleitungen, erforderlich, die jeweils an die Signalfrequenz angepaßt werden müßten, beispielsweise durch entsprechende Einstellung der Länge einer Laufzeitleitung. Viel­ mehr erfolgt die Phasenverschiebung unabhängig von der Signalfrequenz.The method and the circuit arrangement according to the invention have the advantages that an arbitrary, continuous phase shift in the range between zero and π is made possible. The additional effort for this is relatively small. The phase shift range can be extended to zero to 2π by inverting the output signal. Advantageously, neither an internal adjustment is necessary, nor are external elements, for example delay lines, which would have to be adapted to the signal frequency, for example by correspondingly adjusting the length of a delay line. The phase shift is much more independent of the signal frequency.

Weiterhin bietet die Schaltung die Möglichkeit einer vollständigen mo­ nolithischen Integration.Furthermore, the circuit offers the possibility of a complete mo nolithic integration.

Es folgt nun die Beschreibung der Erfindung anhand der Figuren.There now follows the description of the invention with reference to the figures.

Die Fig. 1 zeigt ein Ausführungsbeispiel für eine Schaltungsanordnung zur Phasenverschiebung. Fig. 1 shows an embodiment of a circuit arrangement for phase-shifting.

Die Fig. 2a bis 2g enthalten Impulsdiagramme über der Zeit aufge­ tragen für Signale an verschiedenen Punkten der Schaltung gemäß Fig. 1. FIGS. 2a to 2g contain timing diagrams over time up wear for signals at various points in the circuit of FIG. 1.

Die Erfindung geht aus von der Idee, daß ein Master-Slave-D-Flip-Flop, welches zu einem Kaskadenring verkoppelt ist, indem an einer Stelle zwischen den Stufen eine invertierte Kopplung und an der anderen Stelle zwischen den beiden Stufen zwei direkte Aufwärtskopplungen er­ folgen, und wobei die eine Stufe mit einem invertierten Takt und die andere mit einem nichtinvertierten Takt getaktet wird, Takte der halben Frequenz mit der Phase Null, -π/2 und -π, bezogen auf halbierte Fre­ quenz, liefert. Eine solche Kaskade M (Master), S (Slave), welche mit dem Eingangstakt T angesteuert wird, wurde in den Patentanmeldungen P 35 46 131 und P 35 46 132 vorgeschlagen und ist in Fig. 1a links er­ kennbar.The invention is based on the idea that a master-slave D flip-flop, which is coupled to a cascade ring, by an inverted coupling at one point between the stages and two direct upward couplings at the other point between the two stages follow, and wherein one stage is clocked with an inverted clock and the other with a non-inverted clock, clocks of half the frequency with the phase zero, - π / 2 and - π , based on halved frequency, provides. Such a cascade M (master), S (slave), which is controlled with the input clock T , was proposed in patent applications P 35 46 131 and P 35 46 132 and can be seen in FIG. 1a on the left.

Der Takt T ist in der Fig. 2a über der Zeit aufgetragen. Deutlich er­ kennbar sind die Ausgangssignale des Master-Flip-Flops M in Fig. 2b mit der Phase Null und der Ausgang des Slave-Flip-Flops S mit der Phase -π/2, abgebildet in Fig. 2c. Diese beiden Signale M, S werden auf die beiden Eingänge eines ersten Phasenverschiebungsgliedes üblicher Bauart τ1, s. Fig. 5 auf S. 929 der eingangs zitierten Literaturstelle, gege­ ben (Input A und Input B). Entsprechend der eingestellten Regelspannung Ur(control V in) erzeugt das Phasenschiebeglied an seinem Ausgang (V out) ein Signal, das in dem Bereich zwischen der Phase Null und der Phase -π/2 beliebig kontinuierlich einstellbar ist. Das Ausgangssignal τ1 ge­ mäß Fig. 2d, hier wieder als Zeitdiagramm aufgetragen, weist eine Pha­ se von ungefähr -π/4, also etwa in der Mitte des aussteuerbaren Be­ reichs, auf. In einem zweiten Phasenschiebeglied τ2, das von der glei­ chen Bauart ist und dem an seinem ersten Eingang das Slave-Signal S, also Phase -π/2, und an seinem zweiten Eingang das invertierte Master-Signal M, also die Phase - eingegeben werden, erzeugt an seinem Ausgang ein Signal τ2, welches je nach Regelspannung Ur den Bereich von 1-π/2 bis -π kontinuierlich durchfahren kann. Nun werden die beiden Pha­ senschieber t1 und τ2 von derselben Regelspannung gemeinsam ange­ steuert, wodurch die Phasenverschiebung zwischen τ1 und τ2 immer kon­ stant auf π/2 gehalten werden kann. Das Ausgangssignal τ2 am Ausgang des zweiten Phasenschiebers ist in Fig. 2e über der Zeit aufgetragen.The clock T is plotted over time in FIG. 2a. The output signals of the master flip-flop M in FIG. 2b with phase zero and the output of the slave flip-flop S with phase - π / 2, shown in FIG. 2c, are clearly recognizable. These two signals M , S are applied to the two inputs of a first phase shift element of the usual type τ 1, s. Fig. 5 on p. 929 of the initially cited reference, given (input A and input B ). In accordance with the set control voltage Ur (control V in ), the phase shifting element generates a signal at its output ( V out ) which can be continuously adjusted in the range between phase zero and phase - π / 2. . The output signal τ 1 accelerator as Fig 2d, is applied again as a time chart has a Pha se of about - π / 4, or about Empire in the middle of the aussteuerbaren Be, on. In a second phase shift element τ 2, which is of the same type and which has the slave signal S , ie phase - π / 2, and the inverted master signal M , ie the phase - entered at its second input are generated at its output a signal τ 2 which, depending on the control voltage Ur, can continuously pass through the range from 1- π / 2 to - π . Now the two phase shifters t 1 and τ 2 are controlled together by the same control voltage, so that the phase shift between τ 1 and τ 2 can always be kept constant at π / 2. The output signal τ 2 at the output of the second phase shifter is plotted over time in FIG. 2e.

Die beiden Ausgangssignale der Phasenschiebeglieder τ1 und t2 weisen immer noch die halbierte Frequenz auf. Gemäß Fig. 1 wird eine an­ schließende Frequenzverdoppelung mit einem ausschließenden ODER-Glied 01 vorgenommen. Am Ausgang dieses EXOR-Gliedes steht nunmehr ein Signal an mit der Frequenz des eingangsseitigen Taktes T jedoch im Beispiel phasenverschoben um einen Wert von etwa -π/4, s. Zeitdiagramm 01 gemäß Fig. 2f. Die im mittleren Phasenschiebebereich etwas (um ca. 30%) re­ duzierte Ausgangsspannung der Phasenschieber τ1 und τ2 wird i.a. durch das EXOR-Glied 01 wieder auf die binären Einheitspegel (0 bzw. 1) rege­ neriert. Bei Bedarf können Bufferverstärker den beiden Phasenschiebern oder dem EXOR-Glied nachgeschaltet werden (in Fig. 1 nicht eingezeich­ net).The two output signals of the phase shift elements τ 1 and t 2 still have the frequency halved. FIG. 1 is made of a closing frequency doubling with an exclusive OR gate 01. At the output of this EXOR element there is now a signal at the frequency of the clock T on the input side, but in the example out of phase by a value of approximately −π / 4, s. Time diagram 01 according to FIG. 2f. The output voltage of the phase shifters τ 1 and τ 2, which is reduced somewhat (by approx. 30%) in the middle phase shift, is generally regenerated to the binary unit level ( 0 and 1 ) by the EXOR gate 01 . If necessary, buffer amplifiers can be connected downstream of the two phase shifters or the EXOR element (not shown in FIG. 1).

Dem EXOR-Glied 01 nachgeschaltet ist ein weiteres ausschließendes ODER-Glied 02, welches an seinem zweiten Eingang E geschaltet werden kann. Wenn an diesem Eingang E der Binärwert 0 anliegt, so wird ein um 0 bis π phasenverschobenes Signal erzeugt, tritt aber am Eingang E der Binärwert 1 auf, so wird am Ausgang des zweiten EXOR-Gliedes ein Signal 02, s. Fig. 2g, erzeugt, welches im Gegentakt verläuft, also um π ver­ schoben ist. Damit aber ist der Phasenschiebebereich von Null bis π er­ weitert auf π bis 2f.The EXOR gate 01 is followed by another exclusive OR gate 02 , which can be connected to its second input E. If the binary value 0 is present at this input E , a signal which is out of phase by 0 to π is generated, but if the binary value 1 occurs at the input E , a signal 02 , see. Is output at the output of the second EXOR element. Fig. 2g, generated, which runs in push-pull, that is pushed by π ver. However, this means that the phase shift range is from zero to π and extends to π to 2 f .

Mit dieser Schaltungsanordnung ist also eine kontinuierliche Phasenver­ schiebung im Bereich von Null bis 2π möglich.With this circuit arrangement, a continuous phase shift in the range from zero to 2π is possible.

Selbstverständlich kann anstelle des zweiten EXOR-Gliedes 02 auch ein Inverter eingesetzt werden, so daß je nach Bedarf dessen Ausgangssinal oder das Ausgangssignal des EXOR-Gliedes 01 zur Weiterverarbeitung ver­ wendet werden kann.Of course, an inverter can also be used instead of the second EXOR element 02 , so that, depending on requirements, its output terminal or the output signal of the EXOR element 01 can be used for further processing.

Der Inverter kann jedoch insofern sich nachteilig auswirken, als er zu­ sätzliche Laufzeiten aufweist, die sich höheren Frequenzen störend be­ merkbar machen. Deshalb ist es oft günstiger, einen Buffer zu verwen­ den, der neben dem normalen Ausgang einen invertierenden Ausgang be­ sitzt (s. Fig. 1b) und bei dem die Signalverzögerung zwischen seinem Eingang und einem der beiden Ausgänge gleich groß ist. In diesem Fall ist auch bei hohen Frequenzen ein nahtloser Übergang zwischen den bei­ den Phasenbereichen 0...π und π...2π ohne Überlappung möglich. Solche Schaltungen sind z.B. in der bekannten ECL-Schaltungstechnik üblich. Auf einen Inverter bzw. auf eine Bufferstufe mit zusätzlichem invertie­ rendem Ausgang kann u.U. verzichtet werden, wenn das EXOR-Glied 01 - wie z.B. in der ECL-Schaltungstechnik möglich - neben dem normalen Ausgang auch einen invertierenden Ausgang besitzt.However, the inverter can have an adverse effect in that it has additional runtimes that make higher frequencies disturbing. Therefore, it is often cheaper to use a buffer that has an inverting output next to the normal output (see Fig. 1b) and in which the signal delay between its input and one of the two outputs is the same. In this case, even at high frequencies, a seamless transition between the 0 ... π and π ... 2 π phases is possible without overlap. Such circuits are common, for example, in the known ECL circuit technology. An inverter or a buffer stage with an additional inverting output may be dispensed with if the EXOR gate 01 - as is possible in the ECL circuit technology - has an inverting output in addition to the normal output.

Eine andere Möglichkeit besteht darin, anstelle des Zweiges 01, B, 02 ein RS-Flip-Flop zu verwenden, das an seinen Set- bzw. Reset-Eingängen mit den Ausgangssignalen der beiden Phasenschiebeglieder τ1, τ2 beauf­ schlagt wird und an dessen invertierten und nicht invertierten Ausgän­ gen die gewünschten um 0 bis π bzw. π bis 2π-phasenverschobenen Signale abnehmbar sind.Another possibility is to use an RS flip-flop instead of branch 01 , B , 02 , which is acted upon at its set or reset inputs with the output signals of the two phase shift elements τ 1, τ 2 and on the latter inverted and non-inverted outputs, the desired signals can be removed by 0 to π or π to 2 π phase-shifted signals.

Claims (11)

1. Verfahren zur Erzeugung eines um einen beliebigen einstellbaren Pha­ senwert zwischen Null und π verschobenen digitalen Signales, insbe­ sondere Taktsignals hoher Frequenz, unter Verwendung von üb­ lichen kontinuierlich zwischen Null und π/2 bzw. 3π/4 einstellba­ ren Phasenschiebern, dadurch gekennzeichnet,
daß die Frequenz des ursprünglichen Signals (T) mittels eines Fre­ quenzteilers halbiert wird,
daß Phasenverschiebungen des frequenzgeteilten Signals von 0, -π/2 und -π erzeugt werden,
daß zwei steuerbare Phasenschieber (τ1, τ2) üblicher Art derart ein­ gesetzt werden, daß der erste (τ1) an seinen beiden Eingängen mit dem nicht verzögerten bzw. mit dem um -π/2 phasenverschobenen fre­ quenzhalbierten Signal gespeist wird und daß der zweite (τ2) an sei­ nen beiden Eingängen mit dem um -π/2 phasenverschobenen bzw. mit dem um -π phasenverschobenen, frequenzhalbierten Signal gespeist wird und daß sie gemeinsam angesteuert werden (Ur) und dadurch beliebig vorgebbare, kontinuierliche Phasenwerte erzeugen können in den Be­ reichen 0 bis -π/2 und -π/2 bis -π
daß anschließend die Frequenz der so phasenverschobenen Signale wie­ der verdoppelt wird, so daß Phasenverschiebungswerte zwischen 0 und π entstehen.1. A method for generating an arbitrarily adjustable Pha senwert between zero and π shifted digital signals, in particular special clock signal high frequency, using the usual union between zero and π / 2 or 3 π / 4 adjustable phase shifters, characterized ,
that the frequency of the original signal ( T ) is halved by means of a frequency divider,
that phase shifts of the frequency-divided signal of 0, - π / 2 and - π are generated,
that two controllable phase shifters ( τ 1, τ 2) of a conventional type are set in such a way that the first ( τ 1) is fed at its two inputs with the non-delayed or with the - π / 2 phase-shifted fre frequency-halved signal and that the second ( τ 2) at both of its inputs is fed with the - π / 2 phase-shifted or with the - π phase-shifted, frequency-halved signal and that they are controlled together (Ur) and can thus generate arbitrarily definable, continuous phase values ranges from 0 to - π / 2 and - π / 2 to - π
that the frequency of the signals so phase-shifted is then doubled, so that phase shift values between 0 and π arise. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Frequenzteiler, der Phasenwerte von 0, -π/2 und -π bezogen auf die halbierte Frequenz liefert, eine Master-Slave-D-Flip-Flop- Kaskade (M, S) verwendet wird, die durch eine invertierte Rückkopp­ lung zu einem Ring ergänzt ist.2. The method according to claim 1, characterized in that as a frequency divider, which supplies phase values of 0, - π / 2 and - π based on the halved frequency, a master-slave D flip-flop cascade ( M , S ) is used, which is supplemented by an inverted feedback to form a ring. 3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekenn­ zeichnet, daß als Frequenzverdoppler ein ausschließendes ODER-Glied (01) ver­ wendet wird, dessen beiden Eingänge mit den Ausgangssignalen der beiden gemeinsam gesteuerten Phasenschieber (τ1, τ2) gespeist wer­ den.3. The method according to any one of the preceding claims, characterized in that an exclusive OR gate ( 01 ) is used as frequency doubler, the two inputs of which are fed with the output signals of the two jointly controlled phase shifters ( τ 1, τ 2) who the. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Ausgangssignal des ausschließendes ODER-Gliedes invertiert wird.4. The method according to claim 3, characterized in that the output signal of the exclusive OR gate inverts becomes. 5. Schaltungsanordnung zur Erzeugung eines um einen beliebig ein­ stellbaren Phasenwert zwischen 0 und π phasenverschobenen digita­ len Signales, insbesondere Taktsignals hoher Frequenz, unter Ver­ wendung von üblichen kontinuierlich zwischen 0 und π/2 bzw. 3π/4 einstellbaren Phasenschiebern, dadurch gekennzeichnet,
daß ein durch eine invertierte Rückkopplung zu einem Ring ergänz­ tes Master-Slave-D-Flip-Flop (M, S) als Frequenzteiler vorgesehen ist, in dessen Takteingang das zu verschiebende Signal (T) einge­ speist wird und dessen Master- oder Slave-Ausgänge die Phasenver­ schiebungen 0 und -π und dessen einer Slave- oder Master-Ausgang den Phasenwert -π/2 aufweisen,
daß zwei übliche Phasenschiebeglieder (τ1, τ2) vorgesehen sind,
daß diese gemeinsam durch ein Steuersignal (Ur) gesteuert werden,
daß die beiden Eingänge des einen Phasenschiebegliedes (τ2) mit dem unverzögerten bzw. um -π2 verzögerten frequenzhalbierten Signal be­ aufschlagt sind,
daß die beiden Eingänge des anderen Phasenschiebegliedes (2) mit dem um -π/2 bzw. um -π verzögerten frequenzhalbierten Signal beauf­ schlagt sind,
daß ein ausschließendes ODER-Glied (01) vorgesehen ist, dessen Ein­ gänge mit den Ausgängen der beiden Phasenschiebeglieder (τ1, τ2) verbunden sind und
daß das Ausgangssignal dieses ausschließenden ODER-Gliedes (01) das gewünschte phasenverschobene Signal ist.5. A circuit arrangement for generating a one arbitrarily an adjustable phase value between 0 and π phase shifted digita len signal, in particular the clock signal of high frequency, under Ver application of conventional continuously between 0 and π / 2 and 3 π / 4 variable phase shifters, characterized in that
that a master-slave D flip-flop ( M , S ) supplemented by an inverted feedback to form a ring is provided as a frequency divider, in the clock input of which the signal ( T ) to be shifted is fed and the master or slave Outputs with phase shifts 0 and - π and one of the slave or master outputs with the phase value - π / 2
that two common phase shift elements ( τ 1, τ 2) are provided,
that these are controlled together by a control signal (Ur) ,
that the two inputs of the one phase shift element ( τ 2) have the undelayed or - π 2 delayed frequency halved signal be applied,
that the two inputs of the other phase shifting element ( 2 ) are acted upon by the frequency-halved signal delayed by - π / 2 or by - π ,
that an exclusive OR gate ( 01 ) is provided, the inputs of which are connected to the outputs of the two phase shift elements ( τ 1, τ 2) and
that the output signal of this exclusive OR gate ( 01 ) is the desired phase-shifted signal. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß dem ausschließenden ODER-Glied (01) zwei Bufferverstärker (B) vor- bzw. ein Bufferverstärker (B) nachgeschaltet sind. 6. Circuit arrangement according to claim 5, characterized in that the exclusive OR gate ( 01 ) two buffer amplifiers ( B ) upstream or a buffer amplifier ( B ) are connected downstream. 7. Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das ausschließende ODER-Glied (01) einen zusätzlichen, invertie­ renden Ausgang aufweist, an dem das um π bis 2π phasenverschobene Signal abgreifbar ist.7. Circuit arrangement according to claim 5 or 6, characterized in that the exclusive OR gate ( 01 ) has an additional, inverting output, at which the phase-shifted signal by π to 2 π can be tapped. 8. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Buffer (B) einen zusätzlichen, invertierenden Ausgang aufweist.8. Circuit arrangement according to claim 6, characterized in that the buffer ( B ) has an additional inverting output. 9. Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeich­ net, daß dem ausschließenden ODER-Glied (01) ein weiteres ausschließendes ODER-Glied (02) nachgeschaltet ist, das über seinen zweiten Eingang mit einem binären Signal E auf den Phasenbereich 0 bis π oder auf den gegenphasigen Bereich π bis 2π schaltbar ist.9. Circuit arrangement according to claim 5 or 6, characterized in that the excluding OR gate ( 01 ) is followed by a further excluding OR gate ( 02 ), which has a binary signal E to the phase range 0 to π via its second input or switchable to the opposite phase range π to 2 π . 10. Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeich­ net, daß dem ausschließenden ODER-Glied (01) ein Inverter nachgeschaltet ist.10. Circuit arrangement according to claim 5 or 6, characterized in that the exclusive OR gate ( 01 ) is followed by an inverter. 11. Schaltungsanordnung zur Erzeugung eines um einen beliebig ein­ stellbaren Phasenwert zwischen 0 und π phasenverschobenen digita­ len Signales, insbesondere Taktsignals hoher Frequenz, unter Ver­ wendung von üblichen kontinuierlich zwischen 0 und π/2 bzw. 3π/4 einstellbaren Phasenschiebern, dadurch gekennzeichnet,
daß ein durch eine invertierte Rückkopplung zu einem Ring ergänz­ tes Master-Slave-D-Flip-Flop (M, S) als Frequenzteiler vorgesehen ist, in dessen Takteingang das zu verschiebende Signal (T) einge­ speist wird und dessen Master- oder Slave-Ausgänge die Phasenver­ schiebungen 0 und -π und dessen einer Slave- oder Master-Ausgang den Phasenwert -π/2 aufweisen,
daß zwei übliche Phasenschiebeglieder (τ1, τ2) vorgesehen sind,
daß diese gemeinsam durch ein Steuersignal (Ur) gesteuert werden,
daß die beiden Eingänge des einen Phasenschiebegliedes (1) mit dem unverzögerten bzw. um -π/2 verzögerten frequenzhalbierten Signal be­ aufschlagt sind,
daß die beiden Eingänge des anderen Phasenschiebegliedes (τ2) mit dem um -π/2 bzw. um -π verzögerten frequenzhalbierten Signal beauf­ schlagt sind,
daß ein Reset-Set-Flip-Flop (RS) mit invertierendem Ein- und Aus­ gang vorgesehen ist, dessen Eingänge mit den Ausgängen der beiden Phasenschiebeglieder (τ1, τ2) verbunden sind und daß das invertierte oder das nichtinvertierte Ausgangssignal dieses Flip-Flops das ge­ wünschte um 0 bis π bzw. um π bis 2π phasenverschobene Signal ist.11. The circuit arrangement for generating a one arbitrarily an adjustable phase value between 0 and π phase shifted digita len signal, in particular the clock signal of high frequency, under Ver application of conventional continuously between 0 and π / 2 and 3 π / 4 variable phase shifters, characterized in that
that a master-slave D flip-flop ( M , S ) supplemented by an inverted feedback to form a ring is provided as a frequency divider, in the clock input of which the signal ( T ) to be shifted is fed and the master or slave Outputs with phase shifts 0 and - π and one of the slave or master outputs with the phase value - π / 2
that two common phase shift elements ( τ 1, τ 2) are provided,
that these are controlled together by a control signal (Ur) ,
that the two inputs of the one phase shifting element ( 1 ) are supplied with the undelayed or - π / 2 delayed frequency-halved signal,
that the two inputs of the other phase shifting element ( τ 2) are acted upon by the frequency-halved signal delayed by - π / 2 or by - π ,
that a reset set flip-flop (RS) with inverting input and output is provided, the inputs of which are connected to the outputs of the two phase shift elements ( τ 1, τ 2) and that the inverted or non-inverted output signal of this flip Flops is the desired phase-shifted signal by 0 to π or by π to 2 π .
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0349715A2 (en) * 1988-07-06 1990-01-10 ANT Nachrichtentechnik GmbH Method and circuit for producing a phase-delayed clock signal

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3546131C1 (en) * 1985-12-24 1987-02-12 Ant Nachrichtentech Clock generation in a broadband multiplexer or demultiplexer
DE3546132A1 (en) * 1985-12-24 1987-07-02 Ant Nachrichtentech Circuit arrangement to generate two cycles

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3546131C1 (en) * 1985-12-24 1987-02-12 Ant Nachrichtentech Clock generation in a broadband multiplexer or demultiplexer
DE3546132A1 (en) * 1985-12-24 1987-07-02 Ant Nachrichtentech Circuit arrangement to generate two cycles

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DAWSON, P.A., ROGERSON, S.P., An Undersea Fiber-Optic Regenerator Using an Integral- Substrate Package and Flip-Chip SAW Mounting, in: Journal of Lightwave Technology, 1984, No.6, S.926-932 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0349715A2 (en) * 1988-07-06 1990-01-10 ANT Nachrichtentechnik GmbH Method and circuit for producing a phase-delayed clock signal
EP0349715A3 (en) * 1988-07-06 1990-09-26 Ant Nachrichtentechnik Gmbh Method and circuit for producing a phase-delayed clock signal

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