DE3643994A1 - Voltage multiplier circuit - Google Patents
Voltage multiplier circuitInfo
- Publication number
- DE3643994A1 DE3643994A1 DE19863643994 DE3643994A DE3643994A1 DE 3643994 A1 DE3643994 A1 DE 3643994A1 DE 19863643994 DE19863643994 DE 19863643994 DE 3643994 A DE3643994 A DE 3643994A DE 3643994 A1 DE3643994 A1 DE 3643994A1
- Authority
- DE
- Germany
- Prior art keywords
- elements
- voltage multiplier
- multiplier circuit
- capacitors
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 239000012528 membrane Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000010276 construction Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
Die vorliegende Erfindung bezieht sich auf integrierte Schaltkreise und speziell auf eine Spannungsvervielfacherschaltung zur Verwendung mit MNOS-Speicherschaltungen, Flüssigkristallanzeigen od. dgl., welche Vervielfacherschaltung leicht herstellbar ist und die Produktivität bei der Herstellung der Schal tung, bei der sie angewendet wird, steigert.The present invention relates to integrated Circuits and specifically on one Voltage multiplier circuit for use with MNOS memory circuits, liquid crystal displays or Like. Which multiplier circuit easily manufactured is and productivity in the manufacture of the scarf device in which it is used increases.
Es ist bekannt, daß MNOS-Schaltungen ein relativ hohes Potential benötigen, um Information einzuschreiben oder zu löschen, daher hat sich das Problem ergeben, daß sie in Schaltungen nicht einfach verwendbar sind, die mit Standardstromversorgungen und -schnittstellen betrieben werden. Um diesen Nachteil zu überwinden, ist vorgeschla gen worden, einen Spannungsgenerator auf dem Chip anzu ordnen, der die benötigten Potentiale liefert.It is known that MNOS circuits are relatively high Need potential to register information or to delete, therefore the problem arose that they are not easy to use in circuits that use Standard power supplies and interfaces operated will. To overcome this disadvantage, it is suggested gene to turn on a voltage generator on the chip order that provides the required potential.
Fig. 1 der Zeichnungen zeigt ein Beispiel einer Span nungsvervielfacherschaltung zur Verwendung mit E2ROM- Schaltungen, bei denen Daten eingeschrieben und gelöscht werden können. Diese Schaltung hat die Form einer La dungspumpe, die ähnlich einem klassischen Cockcroft- Walton-Spannungsvervielfacher arbeitet und ist in IEEE JOURNAL OF SOLID STATE CIRCUITS Band SC-11, Nr. 3, Juni 1976, Seite 314 beschrieben. Fig. 1 of the drawings shows an example of a voltage multiplier circuit for use with E 2 ROM circuits in which data can be written and erased. This circuit has the form of a charge pump, which works similar to a classic Cockcroft-Walton voltage multiplier and is described in IEEE JOURNAL OF SOLID STATE CIRCUITS Volume SC-11, No. 3, June 1976, page 314.
In Fig. 1 bezeichnet das Bezugszeichen 1 einen Eingangs anschluß, der mit einer Standardstromversorgungsquelle verbunden ist, während mit 2 ein Ausgangsanschluß be zeichnet ist. Zwischen diesen zwei Anschlüssen sind fünf Kondensatoren 21 a bis 21 e angeordnet, die einander paral lel geschaltet sind und die eine vorbestimmte Spannungs vervielfachung bewirken. In diesem Falle sind die Konden satoren 21 a bis 21 e als MOS-Kondensatoren ausgebildet, die an der Oberseite eines Halbleiterchips in gleichmäßi gen Abständen angeordnet sind. Auf dem 8 Substrat sind wei terhin Dioden 22 a bis 22 f ausgebildet, die in Serie zwi schen die Eingangs- und Ausgangsanschlüsse 1 und 2 ge schaltet sind. Die Dioden sind dabei so gerichtet, daß sie sämtlich einen Stromfluß vom Eingang 1 zum Ausgang 2 ermöglichen. Die Kondensatoren 21 a bis 21 e sind an die Verbindungspunkte 4 a bis 4 e angeschlossen, an denen je weils zwei der Dioden 22 a bis 22 f miteinander verbunden sind. Mit ihren anderen Enden sind die Kondensatoren 21 b und 21 d über eine Steuerleitung mit einem Anschluß 3 a und die Kondensatoren 21 a, 21 c und 21 e über eine zweite Steuerleitung mit einem Anschluß 3 b verbunden. An diese Anschlüsse 3 a und 3 b gelangen Taktsignale bzw. . Die Kondensatoren sind demnach alternierend mit unterschied lichen Steuerleitungen verbunden.In Fig. 1, reference numeral 1 designates an input terminal that is connected to a standard power source, while with 2 be an output terminal is characterized. Between these two connections, five capacitors 21 a to 21 e are arranged, which are connected in parallel and which cause a predetermined voltage multiplication. In this case, the capacitors 21 a to 21 e are designed as MOS capacitors which are arranged on the top of a semiconductor chip at uniform intervals. On the 8 substrate further diodes 22 a to 22 f are formed, which are connected in series between the input and output connections 1 and 2 . The diodes are directed so that they all allow current to flow from input 1 to output 2 . The capacitors 21 a to 21 e are connected to the connection points 4 a to 4 e , at which two of the diodes 22 a to 22 f are connected to each other. With their other ends, the capacitors 21 b and 21 d are connected via a control line to a connection 3 a and the capacitors 21 a , 21 c and 21 e via a second control line to a connection 3 b . Clock signals or arrive at these connections 3 a and 3 b . The capacitors are therefore alternately connected to different control lines.
Bei dieser Anordnung sind die Taktimpulse und , die in Anschlüssen 3 a und 3 b zugeführt werden, einander gegen phasig, wie Fig. 2 zeigt.In this arrangement, the clock pulses and, which are supplied in connections 3 a and 3 b , are in phase opposition to one another, as shown in FIG. 2.
Bei dieser Schaltung wird die Eingangsspannung V in dem Kondensator 21 a zugeführt. In diesem Falle ist die an diesem Kondensator aufgebaute Spannung gleich V in -V bin (wobei V bin der Spannungsverlust über der Diode 22 a ist). Wenn das Taktimpulssignal einen hohen Pegel annimmt, wobei das Signal gleichzeitig einen niedrigen Pegel hat, führt der Kondensator 21 a dem Verbindungspunkt 4 a und daher über die Diode 22 b dem nächsten Kondensator 21 b eine Spannung zu. Wenn anschließend der Taktimpuls ho hen Pegel annimmt, wobei der Impuls niedrigen Pegel hat, dann wird die am Verbindungspunkt 4 b liegende Span nung über die Diode 22 c dem Kondensator 21 c zugeführt, usw. In this circuit, the input voltage V is supplied in the capacitor 21 a . In this case the voltage built up on this capacitor is equal to V in - V bin (where V bin is the voltage loss across the diode 22 a ). If the clock pulse signal assumes a high level, the signal simultaneously having a low level, the capacitor 21 a leads to the connection point 4 a and therefore via the diode 22 b to the next capacitor 21 b to a voltage. If the clock pulse then assumes a high level, the pulse being at a low level, then the voltage at the connection point 4 b is supplied to the capacitor 21 c via the diode 22 c , etc.
Der Vervielfacher "pumpt" also Ladungspakete längs der Diodenkette, wenn die Kondensatoren 21 a bis 21 e während einer jeden Halbwelle des Taktzyklus aufeinanderfolgend geladen und entladen werden, wodurch die Spannung auf einen vorbestimmten Pegel V out angehoben wird, der am Ausgangsanschluß 2 erscheint.The multiplier thus "pumps" charge packets along the diode chain if the capacitors 21 a to 21 e are successively charged and discharged during each half-cycle of the clock cycle, whereby the voltage is raised to a predetermined level V out that appears at the output terminal 2 .
Da bei dieser Art von Anordnung die Dioden 22 a bis 22 f getrennt hergestellt werden, sind sie unvermeidbar über dem IC-Chip angeordnet und erzeugen kapazitive Streuwir kungen, die in Fig. 1 gestrichelt als Kondensatoren 23 a bis 23 e dargestellt sind.Since in this type of arrangement the diodes 22 a to 22 f are manufactured separately, they are inevitably arranged above the IC chip and generate capacitive stray effects which are shown in broken lines in FIG. 1 as capacitors 23 a to 23 e .
Wenn man mit C die Kapazität der Kondensatoren bezeichnet und mit Cs die Streukapazität, dann ergibt sich:If one refers to the capacity of the capacitors C and Cs is the stray capacitance, then:
Δ V = V in ×C/(C + Cs) (1) Δ V = V in × C / (C + Cs) (1)
Wie man aus der obigen Gleichung erkennt, ist die Wirkung der Streukapazität Cs derart, daß der Wirkungsgrad der Schaltung vermindert wird, so daß man eine größere Zahl von Kondensatoren braucht, um die verlangte Spannung zu erzeugen. Dies steigert die Komplexität und die Anzahl der Tätigkeiten beim Aufbau der Schaltung und daher ent sprechend die Kosten des Endproduktes. Außerdem ist die Vervielfachungsgeschwindigkeit durch dieses Erfordernis vermindert.As can be seen from the above equation, the effect of the stray capacitance Cs is such that the efficiency of the circuit is reduced, so that a larger number of capacitors are required to generate the required voltage. This increases the complexity and the number of activities involved in setting up the circuit and therefore the cost of the end product. This requirement also reduces the speed of multiplication.
Fig. 3 zeigt ein zweites Beispiel eines früher vorge schlagenen Spannungsvervielfachers. Bei diesem Beispiel sind MOSFETs 24 a bis 24 f an der Oberseite des Chips aus gebildet. Die Gates und Drains dieser MOSFETs sind in der dargestellten Weise miteinander verbunden, um als Dioden zu wirken. Dieser Aufbau erzeugt ebenfalls die vorbe schriebene Streukapazitätswirkung in ähnlicher Weise wie bei der erstbeschriebenen Anordnung. Außerdem wird eine Rückvorspannung zwischen den MOSFETs 24 a bis 24 f und dem Körper des IC erzeugt, was die Spannung erhöht, die not wendig ist, um das Schalten auszuführen und eine Vermin derung des Vervielfachungswirkungsgrads bewirkt. Um die benötigte Spannung zu erzeugen, muß daher die Anzahl der Stufen gespeichert werden. Dies vergrößert die für die Ausbildung der Schaltung benötigte Chipfläche und damit die Kosten der Anordnung. Darüber hinaus weist sie eben falls den Nachteil auf, daß die Geschwindigkeit, mit der die Vervielfachung ausgeführt wird, vermindert ist. Fig. 3 shows a second example of a previously proposed voltage multiplier. In this example, MOSFETs 24 a to 24 f on the upper side of the chip formed. The gates and drains of these MOSFETs are connected together as shown to act as diodes. This structure also produces the stray capacitance effect described above in a manner similar to that of the first described arrangement. In addition, a reverse bias between the MOSFETs 24 to 24 a generates f and the body of the IC, which increases the voltage which is not agile, to perform the switching and a Vermin alteration of the multiplication efficiency caused. To generate the required voltage, the number of stages must therefore be saved. This increases the chip area required for the formation of the circuit and thus the cost of the arrangement. In addition, it also has the disadvantage that the speed at which the multiplication is carried out is reduced.
Der Erfindung liegt die Aufgabe zugrunde, eine Spannungsvervielfacherschaltung anzugeben, die leicht und wirtschaftlich hergestellt werden kann, wenig Chipfläche benötigt, nicht den den Wirkungsgrad vermindernden Neben effekten unterworfen ist und eine schnelle Spannungsver vielfachung erzeugt.The invention has for its object a Specify voltage multiplier circuit that is easy and can be produced economically, little chip area needed, not the efficiency reducing subsidiary is subject to effects and a quick voltage ver multiplication generated.
Diese Aufgabe wird durch die im Anspruch 1 angegebene Er findung gelöst. Eine weitere Lösung der Aufgabe und Wei terbildungen der Erfindung sind Gegenstand weiterer An sprüche.This task is by the He specified in claim 1 finding solved. Another solution to the task and Wei Further developments of the invention are the subject of further claims.
Die Erfindung schafft eine Anordnung, bei der die Spannungsvervielfacherschaltung so ausgebildet ist, daß eines der Elemente, das einen Teil von jedem aus einer Mehrzahl von parallel geschalteten Kondensatoren bildet, auch Teil einer jeden aus einer Mehrzahl von in Serie ge schalteten Dioden bildet, die den Kondensatoren zugeord net sind. Das Layout der Elemente erleichtert eine Ver minderung der Anzahl der Elemente und Tätigkeiten, die erforderlich sind, um den IC insgesamt herzustellen, und vermeidet die Ausbildung von Streukapazitäten und Rück spannungen, die den Vervielfachungswirkungsgrad vermin dern, so daß die Anzahl der Kondensatoren und die Ober flächengröße des Chips, die für eine bestimmte Spannungs vervielfachung erforderlich sind, vermindert sind.The invention provides an arrangement in which the Voltage multiplier circuit is designed so that one of the elements that is part of each one Forms a plurality of capacitors connected in parallel, also part of each of a plurality of series switched diodes, which is assigned to the capacitors are not. The layout of the elements facilitates ver reducing the number of items and activities that are required to manufacture the IC as a whole, and avoids the formation of stray capacities and return tensions that reduce the multiplication efficiency change, so that the number of capacitors and the upper area size of the chip for a certain voltage multiplication are required are reduced.
Spezieller ist die Erfindung als eine integrierte Schal tung ausgeführt, mit einem Substrat, das eine Spannungsvervielfacherschaltung enthält, bestehend aus einem ersten Element, das in einer entsprechenden Vertie fung angeordnet ist, die in dem Substrat ausgebildet ist, einer Einrichtung, die eine Membran ausbildet, die auf dem ersten Element liegt; einem zweiten Element, das auf der Membran angeordnet ist, so daß es über dem ersten Element liegt, wobei erstes Element, Membran und zweites Element einen Kondensator bilden, einem dritten Element, das in Wirkungsverbindung mit dem zweiten Element ist, wobei das zweite und das dritte Element zusammen eine Diode bilden, und einem elektrisch leitfähigen Leiter, der das dritte Element mit dem zweiten Element verbindet.The invention is more specific than an integrated scarf tion executed with a substrate that a Includes voltage multiplier circuit consisting of a first element in a corresponding vertical is arranged, which is formed in the substrate, a device that forms a membrane that on the first element; a second element that is on the membrane is arranged so that it is above the first Element lies, the first element, membrane and second Element form a capacitor, a third element, that is in operative connection with the second element, the second and third elements together being one Form diode, and an electrically conductive conductor, that connects the third element to the second element.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt:The invention is described below with reference to the Drawings explained in more detail. It shows:
Fig. 1 bis 3 zwei Vervielfacherschaltungen, die eingangs erläutert worden sind; Figs. 1 to 3, two multiplier circuits, which have been explained at the outset;
Fig. 4 eine Querschnittsdarstellung eines integrierten Schaltkreischips mit einer Spannungsvervielfa cherschaltung nach der vorliegenden Erfindung; und Fig. 4 is a cross sectional view of an integrated circuit chip with a voltage multiplier circuit according to the present invention; and
Fig. 5 eine Schaltung, die in schematischer Form die von der Ausführungsform nach Fig. 4 realisierte Schaltung darstellt. FIG. 5 shows a circuit which represents in schematic form the circuit implemented by the embodiment according to FIG. 4.
Die Fig. 4 und 5 zeigen eine Ausführungsform der vorlie genden Erfindung. Bei dieser Anordnung ist ein n-leitendes Halbleitersubstrat 105 mit einer Mehrzahl (3) von p-Wellbereichen 106 a bis 106 c versehen. Die Obersei ten dieser Wellbereiche sind SiO2-Induktanzmembranen 107 a bis 107 c. Polysilicium-Elektroden (p+-Bereiche) 108 a bis 108 c sind auf diesen Membranen ausgebildet. FIGS. 4 and 5 show an embodiment of the constricting vorlie invention. In this arrangement, an n-type semiconductor substrate 105 is provided with a plurality ( 3 ) of p-well regions 106 a to 106 c . The tops of these well areas are SiO 2 inductance membranes 107 a to 107 c . Polysilicon electrodes (p + regions) 108 a to 108 c are formed on these membranes.
Die p-Wellbereiche 106 a bis 106 c, die Membranen 107 a bis 107 c und die p+-Bereiche 108 a bis 108 c bilden MOS-Kondensatoren, die den in Fig. 5 dargestellten Kon densatoren C 1, C 2 und C 3 entsprechen.The p-well regions 106 a to 106 c , the membranes 107 a to 107 c and the p + regions 108 a to 108 c form MOS capacitors which correspond to the capacitors C 1 , C 2 and C 3 shown in FIG. 5 .
Eine Mehrzahl von n+-Bereichen 110 a bis 110 d sind auf einer LOCOS-Schicht ausgebildet, die einen Feldoxidfilm 109 in einer Weise ausbildet, daß jede unmittelbar be nachbart ein p+-Bereich 108 a bis 108 d liegt. Diese n+ und p+-Bereiche wirken zusammen, um die Dioden D 1 bis D 4 in Fig. 5 auszubilden.A plurality of n + regions 110 a to 110 d are formed on a LOCOS layer, which forms a field oxide film 109 in such a way that each immediately adjacent ap + region 108 a to 108 d . These n + and p + regions work together to form the diodes D 1 to D 4 in FIG. 5.
Eine Phosphorsilicatglasschicht 112 ist, wie dargestellt, auf den n+ und p+-Schichten ausgebildet. Diese Schicht 102 wird einem solchen Foto als Vorgang ausgesetzt, das Kontaktlöcher ausgebildet werden, die die Füße von Alumi niumkontakten oder Verbindungen 113 aufnehmen. Diese Ver bindungen bilden die in Fig. 5 dargestellten Knoten 104 a bis 104 c.As shown, a phosphor silicate glass layer 112 is formed on the n + and p + layers. This layer 102 is exposed to such a photo as a process that forms contact holes that receive the feet of aluminum contacts or connections 113 . These connections form the nodes 104 a to 104 c shown in FIG. 5.
Ein bedeutender Aspekt der obigen Anordnung liegt darin, daß die Komponenten, die den Dioden und den Kondensatoren gemeinsam sind, gleichzeitig durch eine chemische Auf dampftechnik ausgebildet werden können und daß die p+ und n+-Bereiche gleichzeitig dotiert werden können, wie die entsprechenden Source- und Drainbereiche (beispielsweise) des Restes des MOS-IC.An important aspect of the above arrangement is that the components that make up the diodes and the capacitors are common, simultaneously through a chemical up steam technology can be trained and that the p + and n + areas can be doped at the same time, like the corresponding source and drain areas (for example) the rest of the MOS IC.
Bei der vorliegenden Ausführungsform bilden die gegebenen Anteile der durch chemisches Aufdampfen niedergeschlage nen Polysiliciumschichten, die zur Ausbildung der Dioden D 1 bis D 4 verwendet haben, auch Teil der Kondensatoren C 1 bis C 3 und der p-Wellbereiche 106 a bis 106 c.In the present embodiment, the given proportions of the polysilicon layers deposited by chemical vapor deposition, which have been used to form the diodes D 1 to D 4 , also form part of the capacitors C 1 to C 3 and the p-well regions 106 a to 106 c .
Es ist hervorzuheben, daß es auch möglich ist, das obige Konzept auf andere Arten von MOS-IC-Schaltungsanordnungen zu übertragen, ohne von dem Geist der vorliegenden Erfin dung abzuweichen.It should be emphasized that it is also possible to do the above Concept on other types of MOS-IC circuit arrangements to transmit without the spirit of the present inven deviate.
Die erste Stufe beim Betrieb der Vorrichtung nach der vorliegenden Erfindung besteht darin, daß der Kondensator C 1 mit der Versorgungsspannung über die erste Diode D 1 verbunden wird und anschließend auf einen Spannungspegel V in -V bin geladen wird. Wenn der Taktimpuls einen hohen Pegel annimmt, dann wird die im ersten Kondensator C 1 aufgebaute Spannung am Knoten 104 a über die Diode D 2 dem Kondensator C 2 zugeführt. Wenn der Taktimpuls nun nied rigen Pegel annimmt und der Taktimpuls hohen Pegel an nimmt, dann wird das am Knoten 104 b erscheinende Poten tial über die Diode D 3 auf den Kondensator C 3 übertragen.The first stage in the operation of the device according to the present invention is that the capacitor C 1 is connected to the supply voltage via the first diode D 1 and then charged to a voltage level V in - V bin . If the clock pulse assumes a high level, then the voltage built up in the first capacitor C 1 at node 104 a is supplied to the capacitor C 2 via the diode D 2 . If the clock pulse now assumes a low level and the clock pulse assumes a high level, then the potential appearing at node 104 b is transferred via the diode D 3 to the capacitor C 3 .
Auf diese Weise wird die Spannung V in , die am Eingangsan schluß 101 erscheint, auf die Ausgangsspannung V out ange hoben.In this way, the voltage V in , which appears at the input terminal 101 , is raised to the output voltage V out .
Der Aufbau der vorliegenden Erfindung ist derart, daß eine vernachlässigbare rückwärts gerichtete Leckströmung auftritt. Der in den Dioden entstehende Spannungsabfall wird daher nacheinander angelegt und die an den Knoten 104 b, 104 c und dem Ausgangsanschluß 102 entwickelten Spannungen, sind wie folgt:The structure of the present invention is such that negligible backward leakage occurs. The voltage drop that arises in the diodes is therefore applied in succession and the voltages developed at nodes 104 b , 104 c and output terminal 102 are as follows:
V b = 2 · V in - 3 · V bin V c = 4 · V in - 7 · V bin V out = 8 · V in - 15 · V bin V b = 2 · V in - 3 · V bin V c = 4 · V in - 7 · V bin V out = 8 · V in - 15 · V bin
Da bei der Erfindung die Komponenten, die die Kondensato ren und Dioden ausbilden, in einer solchen Weise inte griert sind, daß gemeinsame Verwendung gegebener Kompo nenten ermöglicht wird und die die Dioden bildende Struk tur tief unter der Oberfläche des ICs angeordnet werden kann, sind die Nachteile, die mit dem Stand der Technik einhergehen, bei der vorliegenden Erfindung überwunden. Das bedeutet, bei der Erfindung ist die Ausbildung von Streukapazitäten und von Rückspannungen, die mit den An ordnungen nach den Fig. 1 bis 3 einhergehen, in gewünsch ter Weise unterdrückt und/oder unter Grenzwerten gehal ten, wobei ein einzigartiger Aufbau verwendet wird, der den Wirkungsgrad der Vervielfacherschaltung steigert, die Anzahl der Kondensatoren und Dioden, die zur Erzeugung des benötigten Potentials erforderlich sind, vermindert, die Anzahl der Komponenten insgesamt vermindert und die Zahl der Schritte, die zur Erzeugung des vollständigen IC erforderlich sind, gleichzeitig vermindert.Since in the invention, the components that form the capacitors and diodes are integrated in such a way that common use of given components is made possible and the structure forming the diodes can be arranged deep under the surface of the IC, the Disadvantages associated with the prior art have been overcome in the present invention. That is, in the invention, the formation of stray capacitances and reverse voltages, which are associated with the arrangements according to FIGS . 1 to 3, are suppressed in the desired manner and / or kept below limit values, using a unique structure which increases the efficiency of the multiplier circuit, reduces the number of capacitors and diodes required to generate the required potential, reduces the number of components as a whole, and simultaneously reduces the number of steps required to produce the complete IC.
Claims (7)
ein erstes Element (106 a-c), das in einer Vertiefung angeordnet ist, die in dem Substrat (105) ausgebildet ist;
eine Einrichtung, die eine Membran (107 a-c) ausbildet, die auf dem ersten Element angeordnet ist;
ein zweites Element (106 a-c), das auf der Membran ange ordnet ist, um über dem ersten Element zu liegen, wobei das erste Element, die Membran und das zweite Element einen Kondensator bilden; und
ein drittes Element (111 a-d), das in Wirkungsverbindung mit dem zweiten Element ist, wobei die zweiten und drit ten Elemente eine Diode bilden und das dritte Element elektrisch mit dem zweiten Element über einen leitfähigen Verbinder (113) verbunden ist.1. Integrated circuit with a substrate and a voltage multiplier circuit, characterized by :
a first member ( 106 a - c) disposed in a recess formed in the substrate ( 105 );
means forming a membrane ( 107 a - c) disposed on the first member;
a second element ( 106 a - c) disposed on the membrane to overlie the first element, the first element, the membrane and the second element forming a capacitor; and
a third element ( 111 a - d) operatively connected to the second element, the second and third elements forming a diode and the third element being electrically connected to the second element via a conductive connector ( 113 ).
eine Mehrzahl erster Elemente (106 a-c), die jeweils in einer entsprechenden Vertiefung in dem Substrat angeord net sind;
Einrichtungen, die eine Mehrzahl von Membranen (107 a-c) ausbilden, wobei jede der Membranen jeweils auf einem ersten Element angeordnet ist;
eine Mehrzahl zweiter Elemente (108 a-c), die jeweils auf einer Membran so angeordnet sind, daß sie über einem er sten Element liegen, wobei jedes der ersten Elemente, der Membranen und der zweiten Elemente jeweils einen Konden sator ausbilden;
eine Mehrzahl dritter Elemente (111 b-d), die jeweils in Wirkungsverbindung mit einem der zweiten Elemente sind, wobei jedes Paar aus zweiten und dritten Elementen eine Diode bildet; und
eine Mehrzahl elektrisch leitfähiger Verbinder (113), die das dritte Element eines jeden Paares aus zweiten und dritten Elementen mit dem zweiten Element des nächsten Paares aus zweiten und dritten Elementen verbindet.2. Integrated circuit with a substrate and a voltage multiplier circuit, characterized by:
a plurality of first elements ( 106 a - c) , each being arranged in a corresponding recess in the substrate;
Means forming a plurality of membranes ( 107 a - c) , each of the membranes being arranged on a first element;
a plurality of second elements ( 108 a - c) , each arranged on a membrane so that they overlie a first element, each of the first elements, the membranes and the second elements each forming a capacitor;
a plurality of third members (111 b - d), each of which is in operative connection with one of the second elements, each pair of second and third elements constitutes a diode; and
a plurality of electrically conductive connectors ( 113 ) connecting the third element of each pair of second and third elements to the second element of the next pair of second and third elements.
eine erste Quelle für erste Taktimpulse und
eine zweite Quelle für zweite Taktimpulse, wobei die p-Wellbereiche der Kondensatoren alternierend mit den er sten und zweiten Quellen verbunden sind.7. Voltage multiplier circuit according to claim 4, characterized in that it further contains:
a first source for first clock pulses and
a second source for second clock pulses, the p-well regions of the capacitors being alternately connected to the first and second sources.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290437A JPS62150597A (en) | 1985-12-25 | 1985-12-25 | Boosting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3643994A1 true DE3643994A1 (en) | 1987-07-02 |
Family
ID=17756019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19863643994 Ceased DE3643994A1 (en) | 1985-12-25 | 1986-12-22 | Voltage multiplier circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62150597A (en) |
| DE (1) | DE3643994A1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0732682A1 (en) * | 1995-03-13 | 1996-09-18 | Samsung Electronics Co., Ltd. | Voltage generator for driving a thin film transistor liquid crystal display |
| EP0684686A3 (en) * | 1994-05-27 | 1997-09-24 | Sony Corp | Boosting circuit and solid-state image-sensing device employing same. |
| EP0961326A1 (en) * | 1998-05-27 | 1999-12-01 | STMicroelectronics S.A. | Association of series diodes |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503596B2 (en) * | 1988-07-14 | 1996-06-05 | 日本電気株式会社 | Semiconductor device |
| JP2871593B2 (en) | 1996-05-30 | 1999-03-17 | 日本電気株式会社 | Semiconductor memory device and method of manufacturing the same |
| GB0000510D0 (en) * | 2000-01-11 | 2000-03-01 | Koninkl Philips Electronics Nv | A charge pump circuit |
| RU206227U1 (en) * | 2021-03-10 | 2021-09-01 | Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | SILICONE 3D CAPACITOR |
| RU205633U1 (en) * | 2021-03-15 | 2021-07-23 | Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | SILICON CAPACITOR |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2925894A1 (en) * | 1978-06-29 | 1980-01-17 | Philips Nv | INTEGRATED CIRCUIT |
-
1985
- 1985-12-25 JP JP60290437A patent/JPS62150597A/en active Pending
-
1986
- 1986-12-22 DE DE19863643994 patent/DE3643994A1/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2925894A1 (en) * | 1978-06-29 | 1980-01-17 | Philips Nv | INTEGRATED CIRCUIT |
Non-Patent Citations (2)
| Title |
|---|
| Electronic Design, 8.3.1984, S. 50 * |
| IEEE J. of. Solid-State Circ., Vol. SC-11, No. 3, 1976, S. 374-378 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0684686A3 (en) * | 1994-05-27 | 1997-09-24 | Sony Corp | Boosting circuit and solid-state image-sensing device employing same. |
| EP0732682A1 (en) * | 1995-03-13 | 1996-09-18 | Samsung Electronics Co., Ltd. | Voltage generator for driving a thin film transistor liquid crystal display |
| EP0961326A1 (en) * | 1998-05-27 | 1999-12-01 | STMicroelectronics S.A. | Association of series diodes |
| FR2779292A1 (en) * | 1998-05-27 | 1999-12-03 | Sgs Thomson Microelectronics | ASSOCIATION OF DIODES IN SERIES |
| US6107673A (en) * | 1998-05-27 | 2000-08-22 | Stmicroelectronics S.A. | Series connection of diodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62150597A (en) | 1987-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2542518C3 (en) | ||
| DE2812908C2 (en) | ||
| DE68912979T2 (en) | CMOS voltage multiplier. | |
| DE2556274C2 (en) | Programmable logic circuit | |
| DE3712178C2 (en) | ||
| DE2759086C2 (en) | ||
| DE1537263B2 (en) | DRIVER CIRCUIT WITH MOS FIELD EFFECT TRANSISTORS | |
| DE3603953C2 (en) | Gate array semiconductor device in CMOS technology | |
| DE2929921A1 (en) | SEMICONDUCTOR COMPONENT WITH A THREE-PLATE CAPACITOR | |
| DE2655999A1 (en) | STORAGE CELL WITH TRANSISTORS THAT WORK WITH DIFFERENT THRESHOLD VOLTAGES | |
| DE2622307C2 (en) | Integrated semiconductor memory device | |
| DE3643994A1 (en) | Voltage multiplier circuit | |
| DE1945218A1 (en) | Integrated circuit | |
| DE2528316A1 (en) | SIGNAL PROCESSING ARRANGEMENT FORMED BY A CHARGE TRANSFER DEVICE | |
| DE1616438C3 (en) | Integrated circuit, use of this circuit and method of making it | |
| DE3926944A1 (en) | MOSFET WITH CURRENT MIRROR FET INCLUDED IN IT | |
| DE3332443A1 (en) | SIGNAL IMPLEMENTATION CIRCUIT | |
| DE19735231C2 (en) | Neural MOSFET module | |
| DE2341822A1 (en) | DIGITAL SLIDING REGISTER | |
| DE3401610A1 (en) | INTEGRATED SEMICONDUCTOR CIRCUIT WITH A RINGOSCILLATOR | |
| DE2639554A1 (en) | VOLTAGE MULTIPLE CONNECTION | |
| DE2362987A1 (en) | PULSE GENERATOR | |
| DE3021565A1 (en) | FLIP-FLOP | |
| DE2936731C2 (en) | ||
| DE4313053C1 (en) | Integrated semiconductor arrangement with connecting lines which are insensitive to parasitic effects due to doping regions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |