DE3643450A1

DE3643450A1 - Circuit arrangement for determining an extreme value

Info

Publication number: DE3643450A1
Application number: DE19863643450
Authority: DE
Inventors: Horst Kuhlmann
Original assignee: Diehl GmbH and Co
Current assignee: Diehl Verwaltungs Stiftung
Priority date: 1986-12-19
Filing date: 1986-12-19
Publication date: 1988-06-30
Also published as: DE3643450C2

Abstract

A circuit arrangement for determining the extreme value (21) of a value sequence (Ai) stored in a signal processor (12) is to be specified for drastically reducing the great expenditure of program and processing memories and of machine time which is required in the case of commercially available signal processors (12) for such a search for the maximum value (Amax) and/or the minimum value (Amin) of a value sequence (Ai) present. For this purpose, the determination of the extreme value is moved to a separate extreme-value detector (11) which follows the processor (12) and which successively accepts the individual current values (A) of the value sequence (Ai) into its input register and compares them with a stored value (B) which is the extreme value of the previous values (A) already examined. In this process, it is possible to search simultaneously for the maximum value (Amax) and for the minimum value (Amin) in parallel processing channels. When the predetermined value sequence (Ai) has been interrogated in this manner, its extreme values (21) are available for writing back into the processor in extreme-value output registers (22). <IMAGE>

Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruches 1.The invention relates to a circuit arrangement according to the preamble of claim 1.

Bei der Verarbeitung meßtechnisch erfaßter Signale besteht oft die Vorgabe, nur einen Extremwert (nämlich den Maximalwert und/oder den Minimalwert) aus der Folge einer vorgegebenen Anzahl aufeinander folgend gewonnener Werte weiterzuverarbeiten, beispielsweise zur Auslösung eines Schaltbefehles zu detektieren. Die Signalvorverar beitung zur Gewinnung der Wertefolge, aus der dann nur noch ein Extremwert interessiert, erfolgt in der Regel heute mittels digitaler Signalprozessoren, um beispielsweise digitale Filter- und Speicher techniken realisieren zu können. Bei Einsatz handelsüblicher Signal prozessoren müssen diese mit Programmschleifen betrieben werden, um die einzelnen Werte einer interessierenden Folge miteinander zu vergleichen und daraus den Extremwert bzw. die Extremwerte dieser Folge (nämlich im Sinne des Maximalwertes und/oder des Minimalwertes aller Werte dieser vorgegebenen Folge) zu ermitteln.When processing signals recorded by measurement technology, there is often Default, only one extreme value (namely the maximum value and / or the minimum value) from the succession of a predetermined number to further process the values obtained subsequently, for example for Detection of a switching command to be detected. The signal preprocessing processing to obtain the sequence of values, from which then only one Interested in extreme value, is usually done today using digital Signal processors, for example digital filter and memory to be able to implement technologies. When using a commercially available signal processors, these must be operated with program loops, around the individual values of a sequence of interest to compare and derive the extreme value or the extreme values of these Consequence (namely in the sense of the maximum value and / or the minimum value all values of this given sequence).

Je nach der Programmtechnik benötigt beispielsweise ein handelsüblicher Prozessor des Types TMS 320 20 in der Größenordnung von 60 µs, um einen Maximal wert oder einen Minimalwert aus der Folge von 44 Werten herauszu suchen, weil ein solcher Prozessor üblicherweise nicht über interne Komparatoren verfügt. Depending on the Program technology, for example, requires a commercially available processor of the type TMS 320 20 in the order of 60 µs, by a maximum value or a minimum value from the sequence of 44 values seek because such a processor usually does not have internal Comparators.

Auch ein angekündigter Prozessor DSP 5600 (MOTOROLA), der immerhin für die Auswahl des größeren zweier gleichzeitig vorliegender Werte eingerichtet ist, ist nicht ohne aufwendige Programmierung und ent sprechend lange Rechenfunktionszeit in der Lage, aus einer größeren Anzahl vorliegender Werte den Minimalwert und/oder den Maximalwert herauszusuchen, da er ohne aufwendige Schleifenprogrammierung, trotz seines technologisch komplexen Aufbaues, nur angeben kann, welcher zweier vorgegebener Werte der größere und welcher demzufolge der kleinere ist.Also an announced processor DSP 5600 (MOTOROLA), after all for the selection of the larger two simultaneous values is set up, is not without extensive programming and ent speaking long arithmetic function time able from a larger Number of available values, the minimum value and / or the maximum value to look out for, because he does not have to do any complex loop programming its technologically complex structure, can only indicate which of two given values, the larger and which, accordingly, the is smaller.

Bei der als DE-OS 01 81 516 bekanntgewordenen Datenverarbeitungsan lage mit Minimum-Maximum-Funktionen ist trotz des Aufwandes einer für diese Sonderfunktion eigens vorgesehenen zusätzlichen zentralen Prozessoreinheit mit gesondert hierfür bereitzustellendem Instruktions register keine einfache Signalverarbeitung mit dem bloßen Ziele, aus einer Wertefolge den größten und den kleinsten auszugeben, möglich.In the data processing system known as DE-OS 01 81 516 location with minimum-maximum functions is one despite the effort for this special function there are additional central control points Processor unit with instructions to be provided separately for this register no simple signal processing with the bare aim, it is possible to output the largest and the smallest from a sequence of values.

In Erkenntnis dieser Gegebenheiten liegt der Erfindung die Aufgabe zugrunde, ohne aufwendigen Bedarf an Rechenzeit und/oder an internen Funktions- und Datenspeichern durch einfache Zusatzausstattung handels üblicher Signalprozessoren eine schnelle Extremwertanalyse (im Sinne der Ausgabe eines Minimalwertes und/oder eines Maximalwertes) bei Vorhandensein einer grundsätzlich beliebig langen Wertefolge zu ermöglichen.The invention is based on the knowledge of these circumstances on the basis, without extensive need for computing time and / or for internal Function and data storage through simple additional equipment usual signal processors a quick extreme value analysis (in the sense the output of a minimum value and / or a maximum value) Presence of a sequence of values of any length enable.

Diese Aufgabe wird erfindungsgemäß bei einer gattungsgemäßen Schaltungs anordnung dadurch gelöst, daß sie gemäß dem Kennzeichnungsteil des Anspruches 1 realisiert ist.This object is achieved with a generic circuit arrangement solved in that it according to the labeling part of the Claim 1 is realized.

Nach dieser Lösung wird die Extremwertermittlung in einen als diskrete Zusatzschaltung des Prozessors ausgelegten Extremwertdetektor ver lagert, so daß sich die Beanspruchung des Prozessors (hinsichtlich Bedarfes für Programm- und Verarbeitungsspeicher und Maschinenzeit) darauf reduziert, die Wertefolge bereitzustellen und auf Abruf einen Wert nach dem anderen in ein Eingangsregister des Extremwertdetektors zu übergeben. Gegenüber der herkömmlichen Schleifen- oder Linear programmierung von handelsüblichen Prozessoren ohne interne Komparator funktion reduziert sich der Rechenzeitbedarf auf etwa 10%, wenn die Extremwertsuche gemäß vorliegender Erfindung in einem externen Extremwertdetektor erfolgt. Dafür wird also außerhalb des Prozessors in einem Extremwertkomparator ein Vergleich zwischen dem aktuell aus dem Prozessor ausgelesenen Wert und dem für die zurückliegenden Werte geltenden Extremwert durchgeführt und gegebenenfalls der neue Wert als der neu geltende Extremwert bereitgestellt. Dabei kann gleichzeitig, also in parallelen Verarbeitungskanälen, nach einem Maximalwert und nach einem Minimalwert der vorgegebenen Werte folge gesucht werden. Wenn alle Glieder (Werte) der Folge aufgerufen sind, steht ausgangsseitig, in einem Extremwertregister, aus jener Wertefolge nur noch der Extremwert (also der Maximalwert und/oder der Minimalwert) an, der dann - über den selben Datenanschluß - als künftig anstelle der bisherigen Wertefolge weiterzuverarbeitende Information in den Prozessor zurückgeschrieben werden kann. Die einzige Einschränkung ist, daß beim Blocktransfer der einzelnen Werte über das Eingangsregister und den Komparator zum Extremwert register die externe Clockfrequenz für diese diskreten Datenüber tragungsvorgänge doppelt so hoch sein muß, wie die interne Zyklus frequenz des Prozessors, damit das Eingangsregister wieder frei (und das Ergebnis im Extremregister gesichert) ist, wenn der nächste Wert der im Prozessor bereitgestellten Wertefolge abgerufen wird. According to this solution, the extreme value determination is called discrete Additional circuit of the processor designed extreme value detector ver stores, so that the stress on the processor (regarding For program and processing memory and machine time) reduced to providing the sequence of values and one on demand Value after another into an input register of the extreme value detector to hand over. Compared to the conventional loop or linear programming of standard processors without internal comparator function, the computing time requirement is reduced to around 10% if the extreme value search according to the present invention in an external one Extreme value detector takes place. So this is outside of the processor in an extreme value comparator a comparison between the current value read from the processor and the value for the past Values applicable extreme value and possibly the new one Value provided as the new extreme value. Here can at the same time, i.e. in parallel processing channels a maximum value and a minimum value of the specified values be searched for. When all links (values) of the sequence are called are on the output side, in an extreme value register, from that Value sequence only the extreme value (i.e. the maximum value and / or the minimum value), which is then - via the same data connection - as to be processed in the future instead of the previous sequence of values Information can be written back to the processor. The the only restriction is that when transferring blocks of the individual Values via the input register and the comparator to the extreme value register the external clock frequency for this discrete data operations must be twice as high as the internal cycle frequency of the processor, so that the input register is free again (and the result is saved in the extreme register) if the next value of the value sequence provided in the processor is retrieved becomes.

Zusätzliche Alternativen und Weiterbildungen sowie weitere Merkmale und Vorteile der Erfindung ergeben sich aus den weiteren Ansprüchen, und, auch unter Berücksichtigung der Darlegungen in der Zusammenfassung, aus nachstehender Beschreibung eines in der Zeichnung skizzierten bevorzugten Realisierungsbeispiels zur erfindungsgemäßen Lösung.Additional alternatives and further training as well as further features and advantages of the invention result from the further claims, and, also taking into account the explanations in the summary, from the following description one outlined in the drawing preferred implementation example for the solution according to the invention.

Die einzige Figur der Zeichnung zeigt im einpoligen Blockschaltbild einen einem Signalprozessor nachgeschalteten Extremwertdetektor.The only figure in the drawing shows the single-pole block diagram an extreme value detector connected downstream of a signal processor.

Der im Schaltbild skizzierte, in diskreter Schaltungstechnik unter Verwendung integrierter Schaltungsbausteine realisierte Extremwert detektor 11 ist einem handelsüblichen Signal-Prozessor 12 nachge schaltet, in dem aus beispielsweise meßtechnisch erfaßten Variablen 13 über einen vorgegebenen Beobachtungsabschnitt eine Wertefolge Ai gewonnen und abgespeichert wird. Für die interne oder externe Datenweiterverarbeitung soll der Prozessor nur den oder die Extrem wert(e) 21 = Aex (also Amax und/oder Amin) berücksichtigen bzw. als vorverarbeiteten Meßwert 14 ausgeben. Dafür wird die Wertefolge Ai im Prozessor 12 abgespeichert; und nacheinander werden ihre einzelnen Werte A in den Extremwertdetektor 11 übertragen. Diese Übertragung erfolgt jeweils für einen Wert A bitparallel, also über einen parallelen Bus, wie in der Zeichnung durch den doppelten Querstrich bei den Datenkanälen zum Ausdruck gebracht.The extreme value detector 11 sketched in the circuit diagram and realized in discrete circuit technology using integrated circuit modules is connected to a commercially available signal processor 12 in which a value sequence Ai is obtained and stored from, for example, measurement-related variables 13 via a predetermined observation section. For internal or external data processing, the processor should only consider the extreme value (s) 21 = Aex (i.e. Amax and / or Amin) or output it as a preprocessed measured value 14 . For this purpose, the value sequence Ai is stored in the processor 12 ; and successively their individual values A are transmitted to the extreme value detector 11 . This transmission takes place for a value A bit-parallel, ie via a parallel bus, as shown in the drawing by the double dash in the data channels.

Jeweils ein aktueller Wert A wird innerhalb des Extremwertdetektors 11 in ein Eingangsregister 15 übertragen, wobei diese Datenüber tragung über einen vom internen Takt des Prozessors 12 betriebenen Decoder 16 gesteuert wird. Dem Register 15 ist wenigstens ein Kom parator 17 nachgeschaltet, der je nach seiner Auslegung ein Ergebnis signal 18 liefert, wenn ein dem Komparator 17 momentan vorgegebener Bestandswert B kleiner bzw. gleich oder aber größer als der dem Komparator 17 aktuell angebotene Wert A ist. Im ersterwähnten Falle erscheint ein Ergebnissignal 18 also, wenn der aktuelle Wert A größer als (bzw. ebenso groß wie), im zweiten Falle wenn der aktuelle Wert A kleiner als der dem Komparator 17 gleichzeitig zum Vergleich ange botene Bestandswert B ist. Das Ergebnissignal 18 steuert die Um schaltfunktion eines Multiplexers 19, um je nach der Fragestellung entweder den größeren (bzw. gleich großen) oder aber den kleineren der beiden Werte A und B in ein Extremwertregister 20 zu übertragen. Gesteuert aus dem Decoder 16 wird sodann der aktuelle Extremwert 21 dem zugeordneten Komparator 17 und seinem Multiplexer 19 als der neue Bestandswert B für den Vergleich mit dem nächsten aus dem Prozessor 12 abgerufenen aktuellen Wert A vorgegeben.A current value A is transferred within the extreme value detector 11 to an input register 15 , this data transfer being controlled by a decoder 16 operated by the internal clock of the processor 12 . The register 15 is followed by at least one comparator 17 which, depending on its design, supplies a result signal 18 when a comparator 17 currently given inventory value B is less than or equal to or greater than the value A currently offered to the comparator 17 . In the first-mentioned case, a result signal 18 appears when the current value A is greater than (or as large as), in the second case when the current value A is less than the stock value B offered to the comparator 17 for comparison at the same time. The result signal 18 controls the switching function of a multiplexer 19 in order to transfer either the larger (or the same size) or the smaller of the two values A and B into an extreme value register 20 , depending on the question. Controlled from the decoder 16 , the current extreme value 21 is then given to the associated comparator 17 and its multiplexer 19 as the new inventory value B for comparison with the next current value A retrieved from the processor 12 .

Wenn so, aufgerufen über den Decoder 16, jeder der Werte A der im Prozessor 12 bereitgehaltenen Wertefolge Ai nacheinander im Komparator 17 mit dem aktuellen Extremwert 21 aus dem Resultat des vorangehenden Wertevergleiches verglichen wurde, wird, ebenfalls gesteuert über den Decoder 16, der aktuelle Inhalt des Extremwertregisters 20 als Ersatz für die bisherige Wertefolge Ai in den Prozessor 12 für die weitere Signalverarbeitung bzw. zur Ausgabe als vorverarbeiteter Meßwert 14 zurückgemeldet. Diese Rückmeldung kann, da nach Abarbeitung der Wertefolge Ai keine weiteren aktuellen Werte A zum Auslesen in den Extremwertdetektor 11 anstehen, über den gleichen Datenan schluß 22 (nun also als Dateneingang) erfolgen, wie zuvor die sukzessive Übertragung jeweils eines weiteren aktuellen Wertes A der bereit gehaltenen Wertefolge Ai. Weil also sowohl beim Prozessor 12 wie auch beim Extremwertdetektor 11 jeweils nur ein einziger bitparalleler Datenanschluß 22 erforderlich ist, reduziert sich die erforderliche Anzahl an Steckverbindern oder Verbindungsleitungen auf die Bit-Breite des jeweils auszulesenden aktuellen Wertes A, die gleich der Bit-Breite des aktuellen Extremwertes 21 ist, zzgl. einiger einpoliger Steuerungs eingänge nach Maßgabe der Funktion des Decoders 16 für die blockweise Steuerung der bitparallel zu übertragenden Werte A, B bzw. 21.If so, called up via the decoder 16 , each of the values A of the value sequence Ai held ready in the processor 12 has been successively compared in the comparator 17 with the current extreme value 21 from the result of the previous value comparison, the current content is also controlled by the decoder 16 of the extreme value register 20 as a replacement for the previous value sequence Ai is reported back to the processor 12 for further signal processing or for output as a preprocessed measured value 14 . This feedback can, since after the processing of the value sequence Ai there are no further current values A to be read into the extreme value detector 11 , via the same data connection 22 (now as data input), as before the successive transmission of a further current value A in each case held sequence of values Ai . Because both the processor 12 and the extreme value detector 11 each require only a single bit-parallel data connection 22 , the number of connectors or connecting lines required is reduced to the bit width of the current value A to be read out, which is equal to the bit width of the current value Extreme value 21 is plus some single-pole control inputs in accordance with the function of the decoder 16 for the block-wise control of the values A, B and 21 to be transmitted bit-parallel.

Die Rückmeldung des im Detektor 11 ermittelten aktuellen Extremwertes 21 an den um seine Wertefolge Ai ausgelesenen Prozessor 12 erfolgt, um den gleichen Datenanschluß 22 für beide Informationsübertragungs richtungen verwenden zu können, über ein sogenanntes Tristate-Gatter 23 zur Lese-Schreib-Entkopplung am Datenanschluß 22. Dieses Gatter 23 wird also erst dann aus dem Decoder 16 niederohmig gesteuert, wenn keine Werte A der Wertefolge Ai mehr aus dem Prozessor 12 aus zu lesen sind und deshalb der Inhalt des Extremwert-Registers 20, der den aktuellen Extremwert 21 jener verarbeiteten Wertefolge Ai dar stellt, nun in den Prozessor 12 zurückzulesen ist.The feedback of the current extreme value 21 determined in the detector 11 to the processor 12 read by its value sequence Ai takes place in order to be able to use the same data connection 22 for both information transmission directions, via a so-called tristate gate 23 for read-write decoupling at the data connection 22 . This gate 23 is therefore only controlled with low impedance from the decoder 16 when no more values A of the value sequence Ai can be read from the processor 12 and therefore the content of the extreme value register 20 , which represents the current extreme value 21 of that processed value sequence Ai is now to be read back into the processor 12 .

In der Zeichnung ist berücksichtigt, den Extremwertdetektor 11 gleich zeitig als Maximumdetektor und als Minimumdetektor zu betreiben. Dafür werden zwei Komparatoren 17 (mit jeweils nachgeschalteten Multiplexern 19 und Extremwertregistern 20) parallel über das Eingangs register 15 mit dem aktuellen Wert A aus der vom Prozessor bereit gestellten Wertefolge Ai gespeist, wobei die beiden Komparatoren 17 auf einen im Vergleich zum Bestandswert B größeren bzw. kleineren aktuellen Wert A ansprechen, wie oben erläutert. Nach sukzessivem Abarbeiten der aktuellen Werte A der bereitgestellten Wertefolge Ai stehen in den Extremwertregistern 20 also ein aktueller maximaler Extremwert 21 max und ein aktueller minimaler Extremwert 21 min an. Über eine ODER-Abfrageschaltung, bestehend aus den beiden Tristate- Gattern 23 und einem vom Decoder 16 gesteuerten Multiplexer-Umschalter 24, werden, nach Aufruf sämtlicher Werte A der Wertefolge Ai, nachein ander der Maximalwert 21 max und der Minimalwert 21 min über den Datenanschluß 22 an den Prozessor 12 rückgemeldet.The drawing takes into account the fact that the extreme value detector 11 is operated simultaneously as a maximum detector and as a minimum detector. For this purpose, two comparators 17 (each with downstream multiplexers 19 and extreme value registers 20 ) are fed in parallel via the input register 15 with the current value A from the value sequence Ai provided by the processor, the two comparators 17 being set to a larger or larger value than the inventory value B. address smaller current value A , as explained above. After the current values A of the provided value sequence Ai have been processed successively, the current value registers 20 therefore have a current maximum extreme value 21 max and a current minimum extreme value 21 min . Via an OR interrogation circuit, consisting of the two tristate gates 23 and a multiplexer switch 24 controlled by the decoder 16 , after calling up all the values A of the value sequence Ai , the maximum value 21 max and the minimum value 21 min are successively via the data connection 22 reported back to the processor 12 .

Ein Zahlenwert-Beispiel möge abschließend die außerordentliche Kürze der Rechenzeit veranschaulichen, die durch die erfindungsgemäße externe Extremwertsuche erzielt wird: Für die Übertragung der i Werte A der Folge Ai in den Extremwertdetektor 11 werden i CLO CK- Zyklen benötigt, zuzüglich zweier unmittelbar vorangehender CLOCK- Zyklen für das clear-Setzen und je eines abschließenden CLOCK-Zyklus für das Rückschreiben der beiden Extremwerte 21 aus den Registern 20 in den Prozessor 12. Die Gesamt-Rechenzeit berechnet sich damit zu (i + 4) tCLOCK. Der eingangs erwähnte (noch nicht besonders schnelle) Prozessor (TMS 320 20) arbeitet mit einer internen Zyklus- oder CLOCK-Zeit von 200 ns und hat somit die beiden Extremwerte Aex aus einer Folge Ai von i = 256 Werten A schon nach nur 56 µs aus dem Extrem wertdetektor 11 zur weiteren Verarbeitung zurückgeschrieben erhalten.A numerical value example may finally illustrate the extraordinary shortness of the computing time that is achieved by the external extreme value search according to the invention: i CLO CK cycles are required for the transmission of the i values A of the sequence Ai into the extreme value detector 11 , plus two immediately preceding CLOCK cycles. Cycles for clear setting and one final CLOCK cycle each for writing back the two extreme values 21 from the registers 20 to the processor 12 . The total computing time is thus calculated as (i + 4) tCLOCK. The processor (TMS 320 20) mentioned at the beginning (not yet particularly fast) works with an internal cycle or CLOCK time of 200 ns and thus has the two extreme values Aex from a sequence Ai of i = 256 values A after only 56 µs obtained from the extreme value detector 11 written back for further processing.

Nur der Vollständigkeit halber ist in der Schaltbild-Darstellung auch die Gewinnung der Steuersignale für die Funktion der Extremwert register 20 und des Umschalters 24 aus dem Decoder 16 über Setz- und Gatterschaltungen 25 berücksichtigt; auf deren Funktion hier im einzelnen aber nicht näher eingegangen zu werden braucht, weil es sich insoweit um die dafür übliche binäre Schaltungstechnik der digitalen Signalverarbeitung handelt.For the sake of completeness, the circuit diagram representation also takes into account the extraction of the control signals for the function of the extreme value register 20 and the switch 24 from the decoder 16 via setting and gate circuits 25 ; Their function need not be discussed in detail here, however, because it is the usual binary circuit technology for digital signal processing.

Claims

1. Circuit arrangement for determining the extreme value ( 21 ) of a value sequence (Ai ) stored in a signal processor ( 12 ), characterized in that the processor ( 12 ) is followed by an extreme value detector ( 11 ) in which a comparator ( 17 ) on the one hand an input register ( 15 ) for a currently called value (A) from the value sequence (Ai) and on the other hand for the current inventory value ( B) is provided in an extreme value register ( 20 ), with the comparator ( 17 ) downstream multiplexer ( 19 ) for transferring the Comparator specification of fulfilling value (A or B) to the extreme value register ( 20 ) while overwriting the previous inventory value (B) .

2. Circuit arrangement according to claim 1, characterized in that the input register ( 15 ) two parallel-connected comparators ( 17 ) with multiplexers ( 19 ) and extreme value registers ( 20 ) are connected, one of which is compared to the inventory value (B) larger and the other responds to the current value (A) which is smaller than the inventory value (B) .

3. Circuit arrangement according to claim 1 or 2, characterized in that the extreme value register ( 20 ) on the output side via a tristate gate ( 23 ) on the data connection ( 22 ) to the processor ( 12 ) before the input register ( 15 ) can be switched.

4. A circuit arrangement according to claim 2 and 3, characterized in that an OR logic is provided from tristate gates ( 23 ) which can be switched offset with respect to one another and which, after transfer of all values (A) of the value sequence (Ai) provided in the processor, to the extreme value detector ( 11 ) are switched through one after the other.

5. Circuit arrangement according to one of the preceding claims, characterized in that from the processor ( 12 ) a central control decoder ( 16 ) for the bit-parallel transmission of the values (A, B) to the registers ( 15, 20 ) and for the control the extreme value transmission to the processor ( 12 ) is operated.