DE3635708A1 - Method and arrangement for connecting an electrode to a plurality of emitter/cathode regions of a semiconductor component - Google Patents

Method and arrangement for connecting an electrode to a plurality of emitter/cathode regions of a semiconductor component

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Abstract

The invention relates to a method or an arrangement for connecting distributed cathode regions on a semiconductor component. In order to achieve a high resistance to load reversal in such a welded connection, a sufficiently thick solder layer has to be provided between cathode and electrode. According to the invention, this is achieved by arranging a metallic contact (10) above a drive region (5) of the semiconductor device (1), an insulating layer (9) being provided between the connecting element (10) and the drive region (5). The connecting element (10) and the insulating layer (9) have recesses for the cathode regions (7). Solder material which fills the recesses is applied to the connecting element (10). The electrode (14) which is soldered to the semiconductor component (1) is arranged on top. <IMAGE>

Description

Die Erfindung bezieht sich auf ein Verfahren bzw. eine Anordnung zur Kontaktierung einer Elektrode mit mehreren Emitter-/Kathoden-Bereichen eines Halbleiterbauelementes gemäß dem Oberbegriff des Anspruchs 1 bzw. 8.The invention relates to a method and a Arrangement for contacting one electrode with several Emitter / cathode areas of a semiconductor component 8. According to the preamble of claim 1 and 8 respectively.

Ein typisches solches Bauelement mit mehreren Emitter­ bzw. Kathodenbereichen ist ein abschaltbarer Thyristor (GTO). Aber auch andere Halbleiterbauelemente, wie z.B. Leistungstransistoren, können eine solche Emitter-Struk­ tur aufweisen.A typical such device with multiple emitters or cathode areas is a thyristor that can be switched off (GTO). But also other semiconductor components, e.g. Power transistors, such an emitter structure have tur.

Die Emitter bzw. die Kathoden solcher Halbleiterbauele­ mente werden auch als unterteilte, gegliederte oder fin­ ger- bzw. streifenförmig strukturierte Bereiche bezeich­ net. Gemeint sind jedenfalls Strukturen, bei denen in­ selförmige Emitterbereiche mit einer lötfähigen Katho­ denmetallisierung versehen sind und wobei diese Emitter­ bzw. Kathodenbereiche über eine Kathodenelektrode kon­ taktiert werden.The emitters or the cathodes of such semiconductor components elements are also subdivided, structured or fin areas with a ger or stripe designation net. In any case, we are referring to structures in which self-shaped emitter areas with a solderable catho  are provided and where these emitters or cathode areas via a cathode electrode con be clocked.

Unter Kontaktieren wird die Herstellung einer elektrisch leitenden Verbindung zwischen der Kathode bzw. mehreren Kathodenbereichen auf einem Leistungshalbleiterchip und Leiterbahnen auf einem Substrat oder direkt zu Anschluß­ elementen für einen äußeren Stromanschluß eines gekap­ selten Leistungshalbleiterbauelements bzw. Leistungs­ halbleitermodul verstanden.Contacting is the production of an electrical conductive connection between the cathode or several Cathode regions on a power semiconductor chip and Conductor tracks on a substrate or directly to connection elements for an external power connection of a cap rarely power semiconductor device or power understood semiconductor module.

Es sind mehrere Verfahren zum Kontaktieren von Halblei­ terbauelementen mit mehreren bzw. verzweigten Kathoden­ bereichen bekannt.There are several methods of contacting half-lead terbauelemente with several or branched cathodes areas known.

Zunächst ist es grundsätzlich möglich, den allgemein bekannten Druckkontakt vorzusehen, wobei eine Kontakte­ lektrode durch Federkraft an die Kathode gedrückt wird. Dieses bei großflächigen Kathoden vorteilhaft angewandte Verfahren ist für die Kontaktierung filigraner Kathoden­ strukturen aufwendig.First of all, it is possible in general to provide known pressure contact, being a contacts electrode is pressed against the cathode by spring force. This is advantageously used for large-area cathodes The procedure is for contacting filigree cathodes structures complex.

Ein häufig angewandtes Verfahren ist das Drahtbondver­ fahren. Dabei werden - meist mit Hilfe von Ultraschalle­ nergie - Drähte aus Gold oder Aluminium und mit einer Dicke von 25 bis 500 µm auf die Kathode des Leistungs­ halbleiterbauelements geschweißt. Mit Rücksicht auf die relativ geringe Querleitfähigkeit der Kathodenmetalli­ sierung ist eine Vielzahl von Drahtverbindungen erfor­ derlich. Auch im Hinblick auf die Strombelastung, insbe­ sondere Stoßstrombelastung, können zahlreiche, z.B. 50 Verbindungsdrähte erforderlich sein, die auf der Ober­ fläche der Kathode verteilt angebracht werden. Bei fei­ nen Kathodenstrukturen können nur sehr dünne Drähte ver­ wendet werden, wodurch eine hohe Anzahl von Drähten erforderlich ist und der Aufwand sowie die Fehlerhäufig­ keit entsprechend steigen.A frequently used process is the wire bonding process. Here - usually with the help of ultrasonic energy - wires made of gold or aluminum and with a thickness of 25 to 500 µm are welded onto the cathode of the power semiconductor component. In view of the relatively low transverse conductivity of the cathode metallization, a large number of wire connections are required. Also with regard to the current load, in particular special surge current load, numerous, for example 50 connecting wires may be required, which are distributed on the upper surface of the cathode. In the case of fine cathode structures, only very thin wires can be used, which means that a large number of wires is required and the effort and the frequency of errors increase accordingly.

Aus der US-PS 45 16 149 ist ein Verfahren bekannt, das die Nachteile des Drahtbondens vermeidet. Dabei ist zur Kontaktierung der Kathode und Gatebereiche ein Element (ein Laminat) vorgesehen, das aus einer isolierenden Folie aus Polyimid besteht, die mit Metallstreifen ver­ sehen ist, die in ihrer Struktur ein Spiegelbild der Anordnung von Kathoden und Gatebereichen auf dem zu kon­ taktierenden Halbleiterchip, z.B. einem GTO, darstellen und außerdem aus dem Kontaktierungsbereich heraus wei­ tergeführt sind zu einer Anschlußstelle außerhalb des Halbleiterchips. Ein solches Element kann hergestellt werden durch Verkleben einer Kupferfolie mit einer Kunststoffolie und Ätzen der Kupferfolie um die ge­ wünschte Struktur zu erzeugen. Das Verfahren ist z.B. bekannt zur Herstellung flexibler gedruckter Schaltun­ gen. Das Element wird mit dem Chip verbunden, indem es mit der metallisierten Seite auf den Chip gelegt, ju­ stiert und verlötet wird. Das Kontaktierungsverfahren ist jedoch nur anwendbar, wenn die Kathodenstruktur ge­ genüber der Gate-Ebene hervortritt oder wenigstens auf gleichem Höhen-Niveau liegt. Diese Voraussetzung ist jedoch nicht bei jeder Chip-Technologie gegeben. Außer­ dem ist zu beachten, daß sich Probleme mit der erreich­ baren Lastwechselfestigkeit ergeben, wenn die durch un­ terschiedliche thermische Ausdehnungskoeffizienten von Kupfer und Silizium hervorgerufenen mechanischen Span­ nungen nicht mehr durch die Duktilität des Kupfers aus­ geglichen werden können. Man muß aus diesen Gründen die Kupferschicht sehr dünn ausführen, z.B. 35 µm dick. Über das dünne Kupferband muß der Strom ein Stück vom Chip weg zu einem Hauptanschluß des Halbleiterbauelements geführt werden. Ein solcher Hauptanschluß kann nämlich nicht direkt auf das Kontaktierungselement auf den Chip gelötet werden. Das wäre auch dann nicht möglich, wenn man die Kunststoffolie nach dem Montieren des Kontaktie­ rungselements auf den Chip entfernen würde. Das bedeu­ tet, daß sich durch die Stromführung in dem dünnen Kup­ ferband ein erheblicher ohmscher Verlust ergibt und das zulässige Grenzlastintegral stark begrenzt wird. Im Ex­ tremfall wirkt die Anschlußfolie als Schmelzsicherung.A method is known from US Pat. No. 4,516,149 avoids the disadvantages of wire bonding. Here is to Contacting the cathode and gate areas one element (a laminate) is provided, which consists of an insulating Foil made of polyimide ver with metal strips is seen, which in its structure is a reflection of the Arrangement of cathodes and gate areas on the con clocking semiconductor chip, e.g. a GTO and also knows from the contacting area are led to a junction outside the Semiconductor chips. Such an element can be made are made by gluing a copper foil with a Plastic film and etching the copper foil around the ge to create the desired structure. The procedure is e.g. known for the production of flexible printed circuits The element is connected to the chip by with the metallized side placed on the chip, ju bulls and is soldered. The contacting procedure is only applicable, however, if the cathode structure is ge emerges opposite the gate level or at least on same height level. This requirement is however not given with every chip technology. Except it should be noted that problems arise with the load fatigue strength, if the by un different coefficients of thermal expansion of Copper and silicon induced mechanical chip are no longer characterized by the ductility of the copper can be compared. For these reasons you have to Make the copper layer very thin, e.g. 35 µm thick. over the thin copper tape must keep the electricity a piece from the chip away to a main terminal of the semiconductor device be performed. Such a main connection can namely not directly on the contacting element on the chip  to be soldered. That would not be possible even if the plastic film after mounting the contact would remove element on the chip. That means tet that the current in the thin copper tape results in a significant ohmic loss and that permissible limit load integral is severely limited. In the ex In extreme cases, the connection foil acts as a fuse.

Ein weiteres Verfahren ist aus der europäischen Patent­ anmeldung 01 43 244 bekannt. Bei diesem Verfahren ist eine Kontaktelektrode vorgesehen, die aus einem festen Plättchen aus Keramik oder aus Silizium besteht, das auf einer Seite eine strukturierte Kontaktfläche in Form lötfähiger erhabener Stege aufweist, deren Gestalt der Struktur der Elektroden des zu kontaktierenden Lei­ stungshalbleiterbauelementes entspricht. Die Kontaktflä­ che der Kontaktelektrode wird im Tauchbad mit Lot vorbe­ netzt und anschließend mit dem Halbleiterbauelement ver­ lötet. Dieses Verfahren vermeidet zwar weitgehend die Nachteile der zuvor genannten Verfahren, jedoch hat sich gezeigt, daß das mit der Vorbelotung erreichbare Lotan­ gebot nicht immer ausreichend ist, um eine gute Last­ wechselfestigkeit zu erzielen.Another method is from the European patent registration 01 43 244 known. In this procedure is a contact electrode is provided, which consists of a solid Plate made of ceramic or silicon, which is based on a structured contact surface on one side has solderable raised webs, the shape of which Structure of the electrodes of the lei to be contacted corresponds to semiconductor device. The contact area surface of the contact electrode is soldered in the immersion bath networks and then ver with the semiconductor device solder. This method largely avoids the Disadvantages of the aforementioned method, however, has been found shown that the Lotan command is not always sufficient to have a good load to achieve fatigue strength.

Ausgehend von diesem Stand der Technik liegt der Erfin­ dung die Aufgabe zugrunde, ein verbessertes Verfahren bzw. eine Anordnung zur Kontaktierung von Halbleiterbau­ elementen mit mehreren Emitter- bzw. Kathoden-Bereichen anzugeben.The Erfin is based on this state of the art based on the task of an improved process or an arrangement for contacting semiconductor construction elements with several emitter or cathode areas specify.

Diese Aufgabe wird durch ein Verfahren nach dem Anspruch 1 bzw. eine Anordnung nach dem Anspruch 8 gelöst. Vor­ teilhafte Ausgestaltungen sind in den Unteransprüchen angegeben. This object is achieved by a method according to the claim 1 or an arrangement according to claim 8 solved. Before partial configurations are in the subclaims specified.  

Der Kern der Erfindung besteht darin, mit Hilfe eines elektrisch isoliert auf einem als Ansteuerzone wirkenden Gebiet eines Leitfähigkeitstyps (z.B. Gatebereich) eines Halbleiterbauelementes mit unterteilter Emitterstruktur eines entgegengesetzten Leitfähigkeitstyps (z.B. Kathode eines GTO) angeordneten, metallischen Kontaktierungsele­ mentes, das mit geeigneten Aussparungen versehen ist, Raum für ein vergleichsweises großes Lotangebot zur Kat­ hodenkontaktierung zu schaffen. Damit kann eine dicke Lotschicht zwischen der Kathode und einem Kathodenan­ schlußelement hergestellt werden, wodurch eine gute Lastwechselfestigkeit und Stoßstrombelastbarkeit (hohes Grenzlastintegral) erreicht wird. Die erfindungsgemäße Lösung hat den Vorteil, daß sie unabhängig von der to­ pographischen Gestaltung der Oberfläche des Halbleiter­ bauelements brauchbar ist, also unabhängig davon, ob die Kathodenbereiche gegenüber dem Gatebereich höher, gleich oder tiefer liegen.The essence of the invention consists in using a electrically isolated on a control zone Area of a conductivity type (e.g. gate area) of a Semiconductor component with divided emitter structure of an opposite conductivity type (e.g. cathode of a GTO) arranged, metallic contacting element mentes, which are provided with suitable recesses, Space for a comparatively large lot offer for cat to create testicular contact. It can be a thick one Layer of solder between the cathode and a cathode closing element can be produced, making a good Fatigue strength and surge current capability (high Limit load integral) is reached. The invention Solution has the advantage that it is independent of the to graphic design of the surface of the semiconductor component is usable, regardless of whether the Cathode areas higher than the gate area, the same or lower.

Die Erfindung wird anhand eines in der Zeichnung darge­ stellten Ausführungsbeispiels näher erläutert.The invention is based on a Darge in the drawing presented embodiment explained in more detail.

Es zeigen:Show it:

Fig. 1 angeschnittener abschaltbarer Thyristor mit unterteilter Emitter-/Kathodenstruktur, die von einem Gatebereich umgeben ist, der von einer Isolierschicht abgedeckt ist, Fig. 1 piece cut off thyristor having a split emitter / cathode structure, which is surrounded by a gate region which is covered by an insulating layer,

Fig. 2 Kontaktierungselement aus Metall, Fig. 2 contacting element made of metal,

Fig. 3 Schnitt durch einen sandwichartigen Aufbau eines abschaltbaren Thyristors auf einem Sub­ strat, wobei zwischen den Kathodenbereichen und der Elektrode ein Kontaktierungselement mit Aussparungen angeordnet ist. Fig. 3 section through a sandwich-like structure of a switchable thyristor on a sub strate, a contacting element with recesses being arranged between the cathode regions and the electrode.

Fig. 1 zeigt einen abschaltbaren Thyristor 1 mit einem üblichen vierschichtigen Aufbau, nämlich der anodensei­ tigen Emitterschicht 2 vom P-Typ, einer Basisschicht 3 vom N-Typ, einer Steuerbasisschicht 4 vom P-Typ als An­ steuerbereich und einer kathodenseitigen Emitterschicht 5 vom N-Typ. Der dargestellte Thyristor 1 ist ange­ schnitten, so daß die genannten Schichten zu erkennen sind, sowie ein Passivierungsgraben 6 auf der Oberseite des Thyristors 1. Die kathodenseitige Emitterschicht 5 ist - wie bei abschaltbaren Thyristoren üblich - in meh­ rere inselförmige Emitterbereiche unterteilt, die auf der Thyristoroberfläche mit einer lötfähigen Kathodenme­ tallisierung 7 versehen sind. Die Emitter-/Kathodenbe­ reiche 7 sind von der Steuerbasisschicht 4 umgeben, die wenigstens an einer Stelle einen lötfähig metallisierten Bereich für einen Steueranschluß, hier Gateanschluß 8 aufweist. Fig. 1 shows a turn-off thyristor 1 with a conventional four-layer structure, namely the anode-side emitter layer 2 of the P type, a base layer 3 of the N type, a control base layer 4 of the P type as a control region and a cathode-side emitter layer 5 of the N -Type. The thyristor 1 shown is cut so that the layers mentioned can be seen, and a passivation trench 6 on the top of the thyristor. 1 The cathode-side emitter layer 5 - as is customary in the case of thyristors which can be switched off - is divided into a plurality of island-shaped emitter regions which are provided with a solderable cathode metalization 7 on the thyristor surface. The emitter / cathode regions 7 are surrounded by the control base layer 4 , which at least at one point has a solderable metallized area for a control connection, here gate connection 8 .

Der gesamte von der Steuerbasisschicht 4 gebildete Gate­ bereich um die inselförmigen Kathodenbereiche mit Aus­ nahme der Gateanschlußstelle(n) 8 ist mit einer Isolier­ schicht 9 abgedeckt. Die Isolierschicht 9 kann z.B. aus einem Polyimid bestehen und vorzugsweise 5 bis 50 µm, z.B. 10 µm dick sein. Sie kann nach bekannten Photolack­ verfahren hergestellt werden, wobei ein Lack aufgebracht und über eine Photomaske belichtet wird.The entire gate region formed by the control base layer 4 around the island-shaped cathode regions with the exception of the gate connection point (s) 8 is covered with an insulating layer 9 . The insulating layer 9 can consist, for example, of a polyimide and preferably be 5 to 50 μm, for example 10 μm thick. It can be produced using known photoresist processes, a varnish being applied and exposed through a photomask.

Fig. 2 zeigt ein Kontaktierungselement 10, das wie der in Fig. 1 dargestellte Thyristor angeschnitten ist. Das Kontaktierungselement 10 wird, wie aus Fig. 3 zu ersehen ist, auf die Isolierschicht 9 über der Steuerbasis­ schicht 4 gelegt und hat in der Draufsicht die gleiche Form wie die Isolierschicht 9. Das bedeutet, daß das Kontaktierungselement 10 die Form der als Gatebereich an die Thyristoroberfläche tretenden Steuerbasisschicht 5 hat und diese, isoliert durch die Isolierschicht 9, ab­ deckt. Aussparungen im Kontaktierungselement 10 lassen den Zugang offen zum Gateanschluß 8 und zu den inselför­ migen Kathoden 7. FIG. 2 shows a contacting element 10 which is cut like the thyristor shown in FIG. 1. The contacting element 10 , as can be seen from FIG. 3, is placed on the insulating layer 9 above the control base layer 4 and has the same shape as the insulating layer 9 in plan view. This means that the contacting element 10 has the shape of the control base layer 5 which occurs as a gate region on the thyristor surface and which, insulated by the insulating layer 9 , covers it. Recesses in the contacting element 10 leave access open to the gate terminal 8 and to the inself-shaped cathodes 7 .

Das in Fig. 2 dargestellte Kontaktierungselement 10 be­ steht aus einem Metall, dessen Ausdehnungskoeffizient demjenigen von Silizium angenähert ist. Es kann z.B. aus Molybdän, Wolfram, einer Eisen-Nickel-Legierung oder einer Kombination aus einer Eisen-Nickel-Legierung mit aufgewalztem Nickel oder Kupfer bestehen und wird vor­ zugsweise zwischen 0,05 und 0,5 mm dick ausgeführt. Die Herstellung der erforderlichen Aussparungen für Katho­ denbereiche 7 und den Gateanschluß 8 kann z.B. durch Ätzen, Stanzen oder mit Hilfe von Laserstrahlen erfol­ gen. Das Kontaktierungselement 10 wird zumindest auf seiner Oberseite und im Bereich der Aussparungen für die Kathodenbereiche 7 lötfähig metallisiert.The contacting element 10 shown in FIG. 2 is made of a metal whose coefficient of expansion is approximated to that of silicon. It can consist, for example, of molybdenum, tungsten, an iron-nickel alloy or a combination of an iron-nickel alloy with rolled nickel or copper and is preferably made between 0.05 and 0.5 mm thick. The production of the required recesses for cathode regions 7 and the gate connection 8 can be carried out, for example, by etching, punching or with the aid of laser beams. The contacting element 10 is metallized at least on its upper side and in the region of the recesses for the cathode regions 7 .

Fig. 3 zeigt einen Ausschnitt aus einer typischen Anord­ nung eines abschaltbaren Thyristors 1 in einem Halblei­ termodul. Dabei ist ein Keramiksubstrat 11 mit einer di­ rekt gebondeten Kupferfolie 12 als Leiterbahn darge­ stellt, auf die eine übliche Ausgleichsronde 13, z.B. aus Molybdän oder Wolfram, aufgelötet ist. Auf die Aus­ gleichsronde 13 ist der Thyristor 1 gelötet, dessen Ga­ tebereich mit der Isolierschicht 9 abgedeckt ist, wie in Fig. 1 dargestellt. Fig. 3 shows a section of a typical Anord voltage of a turn-off thyristor 1 in a semiconductor term module. Here, a ceramic substrate 11 with a directly bonded copper foil 12 as a conductor is Darge, on which a conventional balancing disk 13 , for example made of molybdenum or tungsten, is soldered. From the equalizing blank 13 , the thyristor 1 is soldered, the gate region of which is covered with the insulating layer 9 , as shown in FIG. 1.

Auf die Isolierschicht 9 ist das Kontaktierungselement 10 gelegt und in dieser Lage durch geeignete Mittel wäh­ rend des folgenden Lötvorganges fixiert. Diese Fixierung kann unter Verwendung einer Lötform erreicht oder noch einfacher durch handelsübliche Lötfixiermittel gewähr­ leistet werden. Zum Verlöten des Kontaktierungselements 10 mit den Kathodenbereichen 7 und mit einem metalli­ schen Kathodenanschlußelement 14 ist eine Lotschicht 15 vorgesehen. Die Lotschicht 15 kann z.B. gebildet werden mit Hilfe von Lotpulver, Lotkugeln oder Lotpaste. Das Lotmaterial wird in die Aussparungen des Kontaktierungs­ elements 10 eingebracht und auf das Kontaktierungsele­ ment 10 aufgebracht. Darüber ist das Kathodenanschluß­ element 14 angeordnet. Nach dem Lötvorgang ist über die Lotschicht 15 ein Kontakt zwischen den Kathodenbereichen 7 und dem Kathodenanschlußelement 14 hergestellt, wobei ausreichend Lotmaterial vorhanden ist, um auch bei häu­ figen Temperaturwechseln die gewünschte Lastwechselbe­ ständigkeit zu erreichen.The contacting element 10 is placed on the insulating layer 9 and fixed in this position by suitable means during the subsequent soldering process. This fixation can be achieved using a soldering mold or even more easily guaranteed by commercially available solder fixatives. A solder layer 15 is provided for soldering the contacting element 10 to the cathode regions 7 and to a metallic cathode connecting element 14 . The solder layer 15 can be formed, for example, with the aid of solder powder, solder balls or solder paste. The solder material is introduced into the recesses of the Kontaktierungs elements 10 and to the Kontaktierungsele element 10 is applied. In addition, the cathode connection element 14 is arranged. After the soldering process, a contact is made between the cathode regions 7 and the cathode connection element 14 via the solder layer 15 , with sufficient solder material being available to achieve the desired load change resistance even with frequent temperature changes.

Das erforderliche Lotmaterial zur Herstellung der Lot­ schicht 15 kann auch in Form einer Lotscheibe aufge­ bracht werden, wobei die Lotscheibe auf das Kontaktie­ rungselement 10 gelegt wird und beim Aufschmelzen durch Kapillarkräfte und durch die Schwerkraft in die Ausspa­ rungen des Kontaktierungselements 10 eindringt und sich mit den Kathodenbereichen 7 verbindet. Der Bereich des Gateanschlusses 8 oder mehrerer solcher Gateanschlüsse 8 bleibt selbstverständlich ausgespart und steht nicht mit der Lotschicht 15 in Verbindung.The required solder material for making the solder layer 15 may also be in the form of a soldering disk set are introduced, wherein the soldering disk on the PLEASE CONTACT approximately element 10 is placed and during the melting by capillary force and by gravity in the Ausspa approximations of the contacting element 10 penetrates, and with the Connects cathode regions 7 . The area of the gate connection 8 or several such gate connections 8 is of course left blank and is not connected to the solder layer 15 .

Im in der Zeichnung dargestellten Ausführungsbeispiel liegen die Kathoden und Gatebereiche in einer Ebene. Dieses ist jedoch keineswegs eine Voraussetzung für die Durchführbarkeit des Verfahrens. Es ist ein besonderer Vorteil der Erfindung, daß das Verfahren auch dann an­ wendbar ist, wenn die Kathoden-/Emitter-Ebene 7, 5 höher oder tiefer liegt als die Ebene der Gate- bzw. Steuerba­ sisschicht 4.In the exemplary embodiment shown in the drawing, the cathodes and gate areas lie in one plane. However, this is by no means a prerequisite for the feasibility of the procedure. It is a particular advantage of the invention that the method can also be used if the cathode / emitter level 7 , 5 is higher or lower than the level of the gate or control base layer 4 .

Sämtliche Lötverbindungen zwischen den in Fig. 3 darge­ stellten Teilen können in einem Arbeitsgang hergestellt werden, wobei auch eine Leitung am Gateanschluß 8 ange­ lötet werden kann. Es ist jedoch auch möglich in zwei Schritten zu löten, wobei im ersten Schritt z.B. die Ausgleichsronde 13 und der Thyristor 1 mit einem Lot mit hohem Schmelzpunkt, z.B. bis 320°C angelötet werden.All the solder connections between the parts shown in Fig. 3 Darge can be made in one operation, with a line at the gate terminal 8 can be soldered. However, it is also possible to solder in two steps, in the first step, for example, the compensating disc 13 and the thyristor 1 are soldered with a solder with a high melting point, for example up to 320 ° C.

Die Isolierschicht 9 kann nach einer Verfahrensvariante statt auf dem Thyristor 1 auf der Unterseite des Kontak­ tierungselements 10 aufgebracht werden.The insulating layer 9 can be applied instead of on the thyristor 1 on the underside of the contacting element 10 according to a method variant.

Claims (14)

1. Verfahren zum Anlöten eines Kathodenanschlußele­ ments (oder Elektrode) auf einem Halbleiterbauelement, das mehrere Emitter-/Kathoden-Bereiche aufweist, die von einem Ansteuerbereich umgeben sind, wobei zu verlötende Teile übereinander angeordnet und auf Löttemperatur ge­ bracht werden, dadurch gekennzeichnet, daß
  • - der Ansteuerbereich (4) des Halbleiterbauelements (1) mit einer elektrisch isolierenden Isolier­ schicht (9) abgedeckt wird, wobei ein Bereich für wenigstens einen Steueranschluß (8) freibleibt,
  • - über der Isolierschicht (9) ein metallisches Kon­ taktierungselement (10) angeordnet wird, das wie die Isolierschicht (9) Aussparungen für den Steuer­ anschluß (8) und Kathodenbereiche (7) aufweist, und
  • - auf das Kontaktierungselement (10) Lotmaterial zur Herstellung einer Lotschicht (15) aufgebracht und darüber das Kathodenanschlußelement (14) angeordnet wird.
1. A method for soldering a Kathodenanschlußele element (or electrode) on a semiconductor component which has a plurality of emitter / cathode regions which are surrounded by a control region, parts to be soldered being arranged one above the other and brought to the soldering temperature, characterized in that
  • - The control area ( 4 ) of the semiconductor component ( 1 ) is covered with an electrically insulating insulating layer ( 9 ), an area for at least one control connection ( 8 ) remaining free,
  • - Above the insulating layer ( 9 ), a metallic contact element ( 10 ) is arranged, which, like the insulating layer ( 9 ) has cutouts for the control connection ( 8 ) and cathode regions ( 7 ), and
  • - On the contacting element ( 10 ) solder material for producing a solder layer ( 15 ) is applied and the cathode connection element ( 14 ) is arranged above it.
2. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß das Lotmaterial für die Lotschicht (15) in Form von Lotteilchen, z.B. Lotpulver oder Lotkugeln, in die Aussparungen in dem Kontaktierungselement (10) einge­ füllt und auf das Kontaktierungselement (10) aufgebracht wird.2. The method according to claim 1, characterized in that the solder material for the solder layer ( 15 ) in the form of solder particles, for example solder powder or balls, in the recesses in the contacting element ( 10 ) is filled and applied to the contacting element ( 10 ) . 3. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß das Lotmaterial für die Lotschicht (15) in Form einer Lotscheibe auf das Kontaktierungselement (10) auf­ gebracht wird und beim Aufschmelzen durch die Schwer­ kraft und Kapillarkräfte an die Kathodenbereiche (7) gelangt. 3. The method according to claim 1, characterized in that the solder material for the solder layer ( 15 ) in the form of a solder disk is brought onto the contacting element ( 10 ) and reaches the cathode regions ( 7 ) during melting by the heavy force and capillary forces. 4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Kontaktierungselement (10) aus einem der Werkstoffe Molybdän, Wolfram, Nickel­ eisen oder einem Laminat aus Kupfer-Nickel-Eisen-Kupfer hergestellt wird.4. The method according to any one of the preceding claims, characterized in that the contacting element ( 10 ) is made of one of the materials molybdenum, tungsten, nickel iron or a laminate of copper-nickel-iron-copper. 5. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das Kontaktierungselement (10) 0,05 bis 0,5 mm dick ausgeführt wird.5. The method according to any one of the preceding claims, characterized in that the contacting element ( 10 ) is made 0.05 to 0.5 mm thick. 6. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Isolierschicht (9) 5 bis 50 µm dick ausgeführt wird.6. The method according to any one of the preceding claims, characterized in that the insulating layer ( 9 ) is 5 to 50 microns thick. 7. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Isolierschicht (9) mit Hilfe eines Lacks aus Polyimid hergestellt wird.7. The method according to any one of the preceding claims, characterized in that the insulating layer ( 9 ) is produced with the aid of a polyimide varnish. 8. Anordnung eines Halbleiterbauelements, das meh­ rere Emitter-/Kathoden-Bereiche aufweist, die von einem Ansteuerbereich umgeben sind, und das mit einem Katho­ denanschlußelement als Elektrode über eine Lotschicht verbunden ist, wodurch die Kathodenbereiche untereinan­ der und mit der Elektrode elektrisch leitend verbunden sind, dadurch gekennzeichnet, daß über dem Ansteuerbe­ reich (4) eine elektrisch isolierende Isolierschicht (9) angeordnet ist, die wenigstens einen Bereich für einen Steueranschluß (8) nicht abdeckt, darüber ein metalli­ sches Kontaktierungselement (10) angeordnet ist, das ebenfalls Aussparungen für einen Steueranschluß (8) und die Kathodenbereiche (7) aufweist, darüber die Lot­ schicht (15) aufgebracht ist, die die Aussparungen für die Kathodenbereiche (7) ausfüllt und sowohl die Katho­ denbereiche (7) als auch die Oberseite des Kontaktie­ rungselements (10) sowie das Kathodenanschlußelement (14) kontaktiert. 8. Arrangement of a semiconductor device which has a plurality of emitter / cathode regions which are surrounded by a control region, and which is connected to a cathode connection element as an electrode via a solder layer, as a result of which the cathode regions are interconnected and electrically connected to the electrode are, characterized in that an electrically insulating insulating layer ( 9 ) is arranged above the control area ( 4 ), which does not cover at least one area for a control connection ( 8 ), a metallic contacting element ( 10 ) is arranged above it, which also has recesses having a control terminal (8) and the cathode regions (7), above the solder layer (15) is applied which fills the recesses for the cathode regions (7) and both the Katho denbereiche (7) and the top of the PLEASE CONTACT approximately elements ( 10 ) and the cathode connection element ( 14 ) contacted. 9. Anordnung nach Anspruch 8, dadurch gekennzeich­ net, daß die Isolierschicht (9) aus Polyimid besteht.9. Arrangement according to claim 8, characterized in that the insulating layer ( 9 ) consists of polyimide. 10. Anordnung nach Anspruch 8 oder 9, dadurch ge­ kennzeichnet, daß die Isolierschicht (9) auf dem Ansteu­ erbereich (4) des Halbleiterbauelementes (1) aufgebracht ist.10. Arrangement according to claim 8 or 9, characterized in that the insulating layer ( 9 ) on the control region ( 4 ) of the semiconductor component ( 1 ) is applied. 11. Anordnung nach Anspruch 8 oder 9, dadurch ge­ kennzeichnet, daß die Isolierschicht (9) auf der Unter­ seite des Kontaktierungselements (10) aufgebracht ist.11. The arrangement according to claim 8 or 9, characterized in that the insulating layer ( 9 ) on the underside of the contacting element ( 10 ) is applied. 12. Anordnung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Isolierschicht (9) 5 bis 50 µm dick ist.12. Arrangement according to one of claims 8 to 11, characterized in that the insulating layer ( 9 ) is 5 to 50 microns thick. 13. Anordnung nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß das Kontaktierungselement (10) aus einem der Werkstoffe Molybdän, Wolfram, Nickel-Eisen besteht oder aus einem Laminat aus Kupfer- Nickeleisen-Kupfer.13. Arrangement according to one of claims 8 to 12, characterized in that the contacting element ( 10 ) consists of one of the materials molybdenum, tungsten, nickel-iron or a laminate of copper-nickel-iron-copper. 14. Anordnung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß das Kontaktierungselement (10) 0,05 bis 0,5 mm dick ist.14. Arrangement according to one of claims 8 to 13, characterized in that the contacting element ( 10 ) is 0.05 to 0.5 mm thick.
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