DE3613428C2

DE3613428C2 -

Info

Publication number: DE3613428C2
Application number: DE19863613428
Authority: DE
Inventors: Gerhard 8900 Augsburg De Melzer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-04-21
Filing date: 1986-04-21
Publication date: 1990-02-01
Also published as: DE3613428A1

Description

Die Erfindung betrifft eine Schaltungsanordnung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit arrangement according to the Preamble of claim 1.

Sinn und Zweck eines Mehrprozessorsystems ist es, durch Verteilung der zu lösenden Aufgaben auf mehrere Prozesso ren die Datenverarbeitungsgeschwindigkeit des Systems zu erhöhen. Optimale Bedingungen treten bei Parallelarbeit aller Prozessoren auf. Dazu ist vorteilhafterweise jedem Prozessor mindestens ein eigener Arbeitsspeicher zugeord net, auf den der jeweilige Prozessor völlig unabhängig von den anderen Prozessoren nach Belieben zugreifen kann. Manche Prozessoren können auch für spezielle Aufgaben mit einem zur ausschließlichen Benutzung zugeteilten Periphe riegerät ausgerüstet sein.The purpose of a multiprocessor system is to Distribution of the tasks to be solved over several processes the data processing speed of the system increase. Optimal conditions occur when working in parallel of all processors. This is advantageously everyone Processor assigned at least one dedicated memory net, on which the respective processor is completely independent can be accessed by the other processors at will. Some processors can also be used for special tasks a periphe assigned for exclusive use be equipped.

Die meisten Peripheriegeräte jedoch müssen mehreren Pro zessoren zugänglich sein, um eine gewisse Flexibilität im System zu erhalten und dadurch die Leistungsfähigkeit der Peripheriegeräte und Prozessoren besser ausnützen zu kön nen. Physikalisch wird dies durch ein gemeinsames Bussy stem erreicht, dem des weiteren auch ein den Prozessoren gemeinsamer Speicherbereich zugeordnet ist, der die Ver ständigung und Datenübertragung der Prozessoren unterein ander ermöglicht. Um die vorhandenen Datenmengen zu koor dinieren, wird der gemeinsame Speicherbereich vereinba rungsgemäß in Teilbereiche aufgeteilt, über die dann die Datenübertragung von einem Prozessor zum andern erfolgen kann. Most peripherals, however, need multiple Pro be accessible to cessors for some flexibility System and thereby the performance of the To make better use of peripheral devices and processors nen. Physically, this becomes a common Bussy stem reached, furthermore also the processors common memory area is assigned, which ver Processor communication and data transmission other enables. To coordinate the existing data volumes dine, the common storage area is arranged divided into subareas according to which the Data transfer from one processor to another can.

Diese Speicherteilbereiche sollten, ebenso wie die vorher erwähnten Peripheriegeräte, von mehreren Prozessoren be nützbar sein. Somit ist es aber möglich, daß mindestens zwei Prozessoren zugleich auf dasselbe Betriebsmittel, bestehend aus einem Peripheriegerät oder einem Speicher teilbereich zugreifen können.These storage subareas should, just like those before mentioned peripheral devices, be from several processors be useful. So it is possible that at least two processors on the same equipment at the same time, consisting of a peripheral device or a memory can access partial area.

Um solche Kollisionsfälle zu vermeiden, ist es als ein fachste Lösung bekannt, den Belegt- oder Freizustand der von mehreren Prozessoren benützbaren Betriebsmittel in jeweils einer nur zu diesem Zweck reservierten, als Sema phor bezeichneten Speicherzelle des gemeinsamen Speicher bereichs anzuzeigen.To avoid such collision cases, it is considered a most known solution known, the occupied or free state of resources that can be used by several processors in one reserved for this purpose only, as a Sema phor designated memory cell of the common memory display area.

Bevor ein Prozessor auf ein gemeinsames Betriebsmittel zugreifen möchte, muß er den Inhalt der dem Betriebsmit tel zugeordneten Speicherzelle abfragen. Wird dabei der Freizustand des Betriebsmittels erkannt, ist die Spei cherzelle mit dem Belegtzustand zu beschreiben, bevor der Zugriff auf das nunmehr den anderen Prozessoren als be legt gekennzeichnete Betriebsmittel erfolgen darf. Nach Gebrauch des Betriebsmittels muß wieder der Freizustand in die Speicherzelle eingetragen werden.Before a processor on a common resource want to access, he must the content of the company query the allocated memory cell. If the The free state of the equipment is recognized To describe the cell with the occupied state before the Access to the now processors other than be sets marked equipment. To Use of the equipment must be free again be entered in the memory cell.

Eine Kollision von Mehrfachzugriffen der Prozessoren scheint somit ausgeschlossen, jedoch birgt das gemeinsame Bussystem eine versteckte Lücke, die weitere Kollisions fälle entstehen lassen kann.A collision of multiple accesses by the processors thus seems impossible, but there is something in common Bus system a hidden gap, the further collision cases can arise.

Das gemeinsame Bussystem wird von einer Prioritätssteue rung in der Regel nach Abschluß eines jeden Buszugriffs neu an einen der das gemeinsame Bussystem anfordernden Prozessoren vergeben. Somit kann es vorkommen, daß ein Prozessor mit einem ersten Buszugriff die einem Betriebs mittel zugeordnete Speicherzelle ausliest, den Freizu stand des Betriebsmittels erkennt, ihm aber dann das Bus system entzogen wird. The common bus system is controlled by a priority tax usually after each bus access has been completed new to one of those requesting the common bus system Processors assigned. So it can happen that a Processor with a first bus access that is operational reads the allocated memory cell, the free recognizes the status of the equipment, but then the bus system is withdrawn.

Ein anderer Prozessor kann nunmehr dieselbe Speicherzelle auslesen und auch den Freizustand des Betriebsmittels erkennen. Eine Kollision der Prozessoren wird die unabdingbare Folge sein.Another processor can now read the same memory cell and also recognize the free status of the equipment. A collision of the processors becomes the inevitable consequence be.

Es ist also die Ununterbrechbarkeit der Lese-Schreib-Zugriffe auf die Speicherzelle notwendig, um die Sicherheit vor einer Kollision zu gewährleisten. Einige Prozessorsysteme bieten mit einem Befehl in ihrer Maschinensprache (Lock-Befehl) diese Möglichkeit an, bei vielen anderen Systemen aber sind aufwendige Schaltungsanordnungen eingesetzt, die zudem aus Synchronisationsgründen eine verlängerte Zugriffsdauer auf die Speicherzelle erfordern und somit das System verlangsamen.So it is the uninterruptibility of read-write access to the memory cell necessary to protect against a Ensure collision. Some processor systems offer a command in their machine language (lock command) this possibility in many other systems, however, are complex Circuitry used, also for synchronization reasons an extended access time to the memory cell require and thus slow down the system.

Aus der Patentschrift DD 2 23 556 ist eine Schaltungsanordnung für einen sogenannten Globalsemaphor zur Vergabe einer Zubegriffsberechtigung an einen von mehreren ein gemeinsames Bussystem anfordernden Prozessormoduln bekannt. Mit diesem Globalsemaphor ist eine Neuvergabe der Zugriffsberechtigung nur unter der Voraussetzung möglich, daß der zuletzt zugriffsberechtigte Prozessormodul seine Zugriffsberechtigung von sich aus zurückgegeben hat.From the patent specification DD 2 23 556 is a circuit arrangement for a so-called global semaphore for granting access authorization to one of several a common bus system requesting processor modules known. With this global semaphore is a reassignment of the access authorization only under provided that the last person authorized to access Processor module returned its access authorization by itself Has.

Die Aufgabe der vorliegenden Erfindung besteht nun darin, eine Schaltungsanordnung zur Hinterlegung des Belegt- oder Freizustandes eines Betriebsmittels anzugeben, das über ein mehreren Prozessoren gemeinsames Bussystem erreichbar ist, wobei die Zugriffsberechtigung auf das gemeinsame Bussystem einem jeweiligen Prozessor entzogen werden kann. The object of the present invention is now a Circuit arrangement for storing the occupied or free state of an item of equipment that spans multiple Processors common bus system can be reached, the access authorization to the respective common bus system Processor can be withdrawn.

Gelöst wird die Aufgabe erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale.The object is achieved according to the invention by the characterizing Part of claim 1 specified features.

Eine derartige Schaltungsanordnung erfordert zum Eintragen des Belegt- oder Freizustandes in die Speicherzelle jeweils nur einen Lese- bzw. Schreibzugriff, sie erhöht dadurch also auch die Verarbeitungsgeschwindigkeit im System. Umständliche Verriegelungsschaltwerke werden mit dieser Schaltungsanordnung überflüssig. Überdies ist keine Anpassung an prozessorspezifische Eigenschaften oder an die Anzahl der im System vorhandenen Prozessoren nötig, weshalb die Schaltungsanordnung als universell verwendbar anzusehen ist. Such a circuit arrangement requires to enter the Occupied or free state in the memory cell only a read or write access, so it also increases the processing speed in the system. Cumbersome interlocking switchgear are with this circuit arrangement superfluous. Furthermore, there is no adaptation to processor-specific Properties or the number of existing in the system Processors necessary, which is why the circuit arrangement as universal is usable.

Eine vorteilhafte Schaltungsanordnung der Erfindung er gibt sich aus dem Unteranspruch.An advantageous circuit arrangement of the invention arises from the subclaim.

Anhand der Zeichnung wird im folgenden ein Ausführungs beispiel der Erfindung näher erläutert.An execution is based on the drawing example of the invention explained in more detail.

Dabei zeigt die Figur die Schaltungsanordnung einer der in einem Mehrprozessorsystem vorhandenen Speicherzellen, die jeweils einem von mehreren Prozessoren gemeinsam be nützbaren Betriebsmittel, bestehend aus einem Peripherie gerät oder einem Speicherbereich zugeordnet sind.The figure shows the circuit arrangement of one of the memory cells present in a multiprocessor system, which each share one of several processors usable resources, consisting of a periphery device or a memory area.

In der Figur ist eine D-Kippstufe KS, ein erstes UND- Glied UG 1, ein zweites UND-Glied UG 2 und ein abschaltbarer Ausgangstreiber TRI dargestellt.In the figure, a D flip-flop KS , a first AND gate UG 1 , a second AND gate UG 2 and a switchable output driver TRI is shown.

Am D-Eingang D der Kippstufe KS liegt ständig ein aktiver Signalpegel an, der einem logischen "1"-Wert entspricht. Der Ausgang Q der Kippstufe KS ist über den abschaltbaren Ausgangstreiber TRI auch Tri-state-Ausgangspuffer genannt, mit einer Datenleitung DB eines mehreren Prozessoren gemeinsamen Bussystems verbunden. Der am D-Eingang D anliegende logische "1"-Wert wird mit einer fallenden Flanke am negierten Takteingang der Kippstufe KS synchron auf den Ausgang Q der Kippstufe KS durchgeschaltet.An active signal level is present at the D input D of the multivibrator KS , which corresponds to a logical "1" value. The output Q of the flip-flop KS is also called a tri-state output buffer via the output driver TRI, and is connected to a data line DB of a bus system common to several processors. The present at the D input of D logic "1" value with a falling edge at the negated clock input of the flip-flop KS synchronously to the output Q of flip flop KS switched through.

Ein erstes UND-Glied verknüpft ein bei Adressierung der Speicherzelle aktives Adreßbereichsignal SEL und das Lesesignal RD des momentan auf dem gemeinsamen Bussystem aktiven Prozessors zu einem Setzsignal SET, das dem negierten Takteingang der Kippstufe KS und dem Steuereingang des abschaltbaren Ausgangstreibers TRI zugeführt ist. Der abschaltbare Ausgangstreiber TRI gibt das an seinem Eingang anliegende Signal nur bei aktivem Setzsignal SET an seinen Ausgang weiter. A first AND gate combines an address area signal SEL active when the memory cell is addressed and the read signal RD of the processor currently active on the common bus system to form a set signal SET which is fed to the negated clock input of the flip-flop KS and the control input of the output driver TRI which can be switched off. The output driver TRI , which can be switched off, forwards the signal present at its input to its output only when the SET set signal is active.

Das Adreßbereichsignal SEL wird des weiteren von dem zweiten UND-Glied UG 2 mit dem Schreibsignal WR des momentan auf dem gemeinsamen Bussystem aktiven Prozessors zu einem Rücksetzsignal RST verknüpft, das auf den Rücksetzeingang R der Kippstufe KS geführt ist. Ein aktiver Signalpegel ("1"-Wert) am Rücksetzeingang R schaltet unabhängig vom Takteingang, also asynchron, einen "0"-Wert an den Ausgang Q der Kippstufe KS.The address area signal SEL is further linked by the second AND gate UG 2 with the write signal WR of the processor currently active on the common bus system to form a reset signal RST which is fed to the reset input R of the flip-flop KS . An active signal level ("1" value) at the reset input R switches a "0" value to the output Q of the flip-flop KS independently of the clock input, that is to say asynchronously.

Die Adresse der einem Betriebsmittel zugeordneten Spei cherzelle ist im gemeinsamen Bussystem festgelegt und den Prozessoren bekannt, die das zugehörige Betriebsmit tel benützen können. Ein Prozessor muß, sobald er ein Be triebsmittel benötigt, zuerst einen Lesezugriff auf die zugeordnete Speicherzelle ausführen. Während des Lesens ist das Setzsignal SET aktiv und der Prozessor liest über die Datenleitung DB den von der Kippstufe KS gespeicher ten logischen Wert aus. Dabei bedeutet ein logischer "1"-Wert den Belegtzustand und ein logischer "0"-Wert den Freizustand des Betriebsmittels.The address of the memory cell associated with a resource is defined in the common bus system and is known to the processors, which can use the associated resource. As soon as a processor needs a resource, a processor must first have read access to the assigned memory cell. During the reading, the set signal SET is active and the processor reads out the logical value stored by the flip-flop KS via the data line DB . A logical "1" value means the occupied state and a logical "0" value means the free state of the equipment.

Wird ein Freizustand erkannt, ist mit Beendigung des Le sezugriffs der Belegtzustand hinterlegt worden, da mit einer Deaktivierung des Setzsignals SET die Kippstufe KS einen logischen "1"-Wert speichert. Bei jedem weiteren Lesezugriff auf die Speicherzelle wird nunmehr ein Be legtzustand ausgelesen.If a free state is detected, the occupied state has been stored at the end of the read access, since the flip-flop KS stores a logical “1” value when the set signal SET is deactivated. With each further read access to the memory cell, a loading state is now read out.

Benötigt nun derjenige Prozessor, der das Betriebsmittel belegt hatte dieses nicht mehr, muß er es mit einem be liebigen Schreibzugriff auf die Speicherzelle, wodurch die Kippstufe KS zurückgesetzt wird, wieder freigeben.If the processor that had occupied the equipment no longer needs it, it must release it with an arbitrary write access to the memory cell, which resets the flip-flop KS .

Claims

1.Circuit arrangement in a multiprocessor system for a memory cell which indicates the occupied state of a resource which can be used jointly by the processors and which can be read and written by the processors via a common bus system, characterized in that the flip-flop having at least one synchronous input ( KS) is provided, at which a constant logical voltage value is applied to each synchronous input, and the output signal of which can be routed via a switchable output driver ( TRI) to a data line (DB) of the common bus system, that a read signal (RD) and an address range signal (SEL ) are linked via a first AND link (UG 1 ) to a set signal (SET) which is routed to the clock input of the flip-flop (KS) and to the control input of the output driver ( TRI) which can be switched off and that the address range signal (SEL) is via a second AND operation (UG 2 ) with a write signal (WR) is linked to a reset signal (RST ) which is routed to an asynchronous input (R ) of the flip-flop (KS) .

2. A circuit arrangement according to claim 1, characterized in that a D flip-flop (KS) clocked with a falling edge is provided as the memory cell, at whose D input there is a constantly active signal ("1") that the output signal of the D- Flip-flop (KS) is fed to a tri-state output buffer (TRI) and that the reset input (R) of the D-flip-flop (KS) is acted upon by the reset signal (RST) .