DE3543826C2

DE3543826C2 -

Info

Publication number: DE3543826C2
Application number: DE19853543826
Authority: DE
Inventors: Christiane 6367 Karben De Pardeyke; Otmar Dipl.-Ing. Freitag (Th), 6074 Roedermark, De; Erhard Dipl.-Ing. Reitz (Th), 6368 Bad Vilbel, De
Original assignee: Telenorma GmbH
Current assignee: Telenorma Telefonbau und Normalzeit GmbH
Priority date: 1985-12-12
Filing date: 1985-12-12
Publication date: 1992-08-27
Also published as: DE3543826A1

Description

Die Erfindung betrifft eine Schaltungsanordnung für eine bei digitalen Übertragungsverfahren in Fernmelde-, insbesondere Fernsprechvermittlungsanlagen eingesetzte Phasenregelschleife nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit arrangement for a in digital transmission methods in telecommunications, in particular Telephone switching systems used Phase locked loop according to the preamble of claim 1.

Das Prinzip eines Phasenregelkreises (PLL) ist in der Funkschau 6/1983 ab Seite 61 beschrieben. Es handelt sich dabei, wie die englische Bezeichnung "phase locked loop" treffender wiedergibt, um einen in Phase eingerasteten Regelkreis, der in der Lage ist, sich relativ schnell auf eine vorgegebene Sollfrequenz phasenrichtig einzustellen. Die zu einem solchen Phasenregelkreis gehörenden Komponenten sind in ihrer Wirkungsweise innerhalb der angegebenen Literaturstelle ausführlich beschrieben.The principle of a phase locked loop (PLL) is in the Funkschau 6/1983 described from page 61. It is about like the English term "phase locked loop" more aptly reproduces one in phase Control loop that is able to move on relatively quickly to set a predetermined target frequency in phase. The components belonging to such a phase locked loop are effective within the specified Literature described in detail.

Aus der DE-AS 21 60 252 ist es bekannt, einen Phasenregelkreis als integrierte Schaltung herzustellen. Als Anwendungsbeispiel für einen solchen integrierten Schaltkreis ist in Spalte 5, ab Zeile 58 der DE-AS 21 60 252 angegeben, daß damit die Frequenzen einer Wählinformation auf einer Fernsprechleitung erkannt werden können.From DE-AS 21 60 252 it is known a phase locked loop to manufacture as an integrated circuit. As Application example for such an integrated circuit is in column 5, from line 58 of DE-AS 21 60 252 indicated that the frequencies of a dialing information can be recognized on a telephone line.

Ein phasentoleranter Bitsynchronisierer für digitale Signale ist aus der Offenlegungsschrift DE 32 00 491 A1 bekannt. Dieser Bitsynchronisierer wird bei der Übertragung von digitalen Daten eingesetzt und kann Phasenfehler bis zu +180 Grad ohne Verlust der Verriegelung verfolgen. Das Dateneingangssignal wird einem Paar von D-Flipflops zugeführt, welche alternie rend von einem Taktsignal beaufschlagt werden. Dieses Taktsignal wird von einem spannungsgesteuerten Oszil lator erzeugt. Die Ausgänge dieser Flipflops sind kreuzweise an ein Paar von ODER-Gattern angeschlossen, so daß mit sich änderndem Phasenfehler zwischen Takt- und Datensignal die Ausgangssignalimpulse der ODER- Gatter sich proportional in ihrer Dauer ändern. Daraus wird eine Steuerspannung erzeugt, mit der die Frequenz und Phase des Oszillators mit dem Eingangssignal syn chrongeregelt wird. Beim Ausbleiben von Bitsprüngen wird die Phasenverriegelung auf die letztempfangene Bitrate abgestimmt gehalten. Zu diesem Zweck ist ein Kondensator vorgesehen, welcher die zuletzt einge stellte Steuerspannung festhält.A phase-tolerant bit synchronizer for digital Signals is from the published patent application DE 32 00 491 A1 known. This bit synchronizer is used in the Transfer of digital data used and can Phase errors up to +180 degrees without loss of Track locking. The data input signal is fed to a pair of D flip-flops, which alternate be acted upon by a clock signal. This Clock signal is from a voltage controlled Oszil lator generated. The outputs of these flip-flops are connected crosswise to a pair of OR gates, so that with changing phase error between clock and data signal the output signal pulses of the OR Gates change proportionally in duration. Out of it a control voltage is generated with which the frequency and phase of the oscillator with the input signal syn is chronologically regulated. If there are no bit jumps the phase lock will be the last one received Bitrate kept tuned. For this purpose is a Capacitor provided, which the last turned on established control voltage holds.

Mit einem derartigen Kondensator-Entladekreis kann jedoch diese Steuerspannung nicht beliebig lange aufrechterhalten werden, so daß beim Wiedereinsetzen von Bitwechseln eine relativ lange Regelzeit benötigt wird.With such a capacitor discharge circuit can however, this control voltage does not last indefinitely be maintained so that when reinstalled a relatively long control time is required for bit changes.

Bei der Anwendung derartiger Phasenregelkreise kommt es darauf an, daß der Oszillator des Phasenregelkreises möglichst schnell auf die Phase einer empfangenen Frequenz eingestellt wird. Dies gilt besonders bei digitalen Datenübertragungsverfahren mit hoher Bitrate, d. h. mit hoher Frequenz. Einen wesentlichen Einfluß auf das Regelverhalten des Phasenregelkreises übt das zwischen Phasendetektor und Regeleingang des Oszillators eingefügte Tiefpaßfilter aus. Ist die Grenzfrequenz des Tiefpaßfilters zu niedrig, so folgt der Phasenregelkreis nur langsam den Änderungen des Eingangssignals. Bei hochfrequenten Eingangssignalen kann die Grenzfrequenz des Tiefpaßfilters natürlich nicht zu niedrig gelegt werden. Dadurch kann aber die Empfindlichkeit des Phasenregelkreises so groß werden, daß sich sehr hohe Regelfrequenzen ergeben. Deshalb muß bei der Dimensionierung des Schleifenfilters immer ein Kompromiß geschlossen werden zwischen der Einschwingzeit bis zur Synchronität und der Beeinflußbarkeit durch Störungen.When using such phase locked loops it happens insist that the phase locked loop oscillator as quickly as possible on the phase of a received Frequency is set. This applies particularly to digital ones High bit rate data transfer method, i. H. with high Frequency. A significant influence on the control behavior of the phase-locked loop exercises this between the phase detector and Control input of the oscillator inserted low-pass filter. If the cut-off frequency of the low-pass filter is too low, then the phase locked loop follows the changes of the Input signal. With high-frequency input signals the cut-off frequency of the low-pass filter of course not too be put low. However, this can reduce the sensitivity of the phase locked loop become so large that very high Control frequencies result. Therefore, when dimensioning of the loop filter must always be compromised between the settling time up to the synchronicity and the Can be influenced by interference.

Um trotz kurzer Einschwingzeit der Phasenregelschleife eine gute Störunterdrückung zu erreichen, wurde bisher durch zusätzliche Schaltungsmaßnahmen dafür gesorgt, daß die Regelspannung des Oszillators nur zu Zeiten eines ungestörten Empfangs des Referenzsignals verändert werden kann. Die Regelspannung muß deshalb für die Zeiten, wo kein ungestörtes Referenzsignal zur Verfügung steht konstant gehalten werden. Dazu ist eine Sample-and-Hold-Schaltung notwendig, die einen hohen Anteil aufwendiger analoger Komponenten enthält.In spite of the short settling time of the phase locked loop, a Achieving good interference suppression has so far been achieved by additional circuit measures ensured that the Control voltage of the oscillator only at times of an undisturbed Reception of the reference signal can be changed. The control voltage must therefore for times when there is no undisturbed Reference signal available is kept constant will. This requires a sample-and-hold circuit which has a high proportion of complex analog components contains.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung vorzustellen, womit bei einer vorübergehenden Störung oder bei einem Datenempfang der Phasenregelkreis seine Einstellung unabhängig vom Empfangssignal beibehält, ohne daß dazu analoge Komponenten notwendig sind.The object of the invention is a circuit arrangement to imagine what a temporary Malfunction or when receiving data the phase locked loop maintains its setting regardless of the received signal, without the need for analog components.

Diese Aufgabe wird durch eine Schaltungsanordnung gelöst, wie sie im Patentanspruch 1 angegeben ist. Damit wird in vorteilhafter Weise erreicht, daß bei einer kurzzeitigen Störung oder bei einem regelmäßig wiederkehrenden Datenempfang definierter Länge der Phasenregelkreis sofort in sich geschlossen wird, so daß eine durch die Änderung der Eingangsfrequenz sich ergebende Nachregelung der vom Oszillator erzeugten Frequenz nicht stattfinden kann. Dies hat zur Folge, daß beim Wiedereinsetzen des ungestörten Referenzsignals praktisch sofort wieder eine phasenrichtige Ausgangsfrequenz des Oszillators zur Verfügung steht. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.This problem is solved by a circuit arrangement, as specified in claim 1. With that, in advantageously achieved that with a short-term Disruption or when data is received regularly Defined length of the phase locked loop immediately is self-contained so that one by the change the input frequency resulting readjustment of the Frequency generated oscillator can not take place. This has the consequence that when the undisturbed Reference signal almost immediately in phase again Output frequency of the oscillator is available. Further developments of the invention result from the subclaims.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen näher erläutert. Es zeigtAn embodiment of the invention is as follows explained in more detail with reference to drawings. It shows

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung Fig. 1 is a block diagram of the circuit arrangement according to the invention

Fig. 2 die Ausführung der Bit- und Störungserkennungseinrichtung Fig. 2 shows the execution of the bit and interference detection device

Fig. 3 das zugehörige Pulsdiagramm Fig. 3 shows the associated pulse diagram

Im Ruhezustand, d. h. wenn der Empfangs-Übertragungstakt ÜE ohne Informationsgehalt anliegt, ist der Multiplexer MUX so eingestellt, daß der Empfangsübertragungstakt ÜE an den Signaleingang SE des Phasenregelkreises PLL anliegt. Der Phasenregelkreis PLL steuert dann den darin befindlichen Oszillator so, daß die Taktflanken des Mastertaktes TM mit den Taktflanken des Empfangs-Übertragungstaktes ÜE zusammenliegen. Über einen Taktteiler TT wird ein interner Übertragungstakt TÜ gewonnen, der die gleiche Frequenz hat wie der Empfangs-Übertragungstakt ÜE.At rest, d. H. when the receive transfer clock The multiplexer is MUX set so that the receive transmission clock ÜE to the Signal input SE of the phase locked loop PLL is present. The Phase locked loop PLL then controls the one in it Oscillator so that the clock edges of the master clock TM with the clock edges of the receive transmission clock ÜE lie together. An internal transmission clock is generated via a clock divider TT Won TÜ, which has the same frequency as the receive transmission clock ÜE.

Der Empfangs-Übertragungstakt ÜE sieht im Ruhezustand so aus, wie es in Fig. 3 unter der Bezeichnung ÜEO dargestellt ist. Bei der in Fig. 2 dargestellten Schaltungsanordnung ist dieser Übertragungstakt an ein monostabiles Flip-Flop MF geführt. Dieses monostabile Flip-Flop MF wird für mehr als eine halbe Taktperiode des Empfangs-Übertragungstaktes in seine Arbeitslage gestellt und kippt dann infolge der eingestellten Zeitkonstante selbsttätig in die Ruhelage zurück. Es ergibt sich dabei das in Fig. 3 mit MF bezeichnete Impulsbild. Mit der Rückflanke des Ausgangstaktes vom monostabilen Flip-Flop MF wird das bistabile Flip-Flop FF so gesteuert, daß es die Schaltstellung einnimmt, die durch das Potential während der zweiten Hälfte der Taktperiode des Empfangs-Übertragungstaktes ÜE vorgegeben ist. Während der so entstandenen Ruhestellung des bistabilen Flip-Flops FF führt ein Ausgang AE ein solches Potential, daß der als Umschalteinrichtung fungierende Multiplexer MUX die in Fig. 1 dargestellte Schaltstellung einnimmt. Außerdem wird mit diesem Potential das nachgeschaltete Schieberegister SR gesperrt, so daß es vom internen Übertragungstakt TÜ nicht weitergeschaltet werden kann.In the idle state, the receive transmission clock ÜE looks as it is shown in FIG. 3 under the designation ÜEO. In the circuit arrangement shown in FIG. 2, this transfer clock is conducted to a monostable flip-flop MF. This monostable flip-flop MF is placed in its working position for more than half a clock period of the receive transmission clock and then automatically tilts back into the idle position due to the set time constant. This results in the pulse image designated MF in FIG. 3. With the trailing edge of the output clock from the monostable flip-flop MF, the bistable flip-flop FF is controlled in such a way that it assumes the switch position which is predetermined by the potential during the second half of the clock period of the receive transmission clock UE. During the resulting rest position of the bistable flip-flop FF, an output AE has such a potential that the multiplexer MUX acting as a switching device assumes the switch position shown in FIG. 1. In addition, the downstream shift register SR is blocked with this potential, so that it cannot be switched on by the internal transmission clock TÜ.

Findet dagegen eine Datenübertragung statt, so wird mit dem Erscheinen eines Startbits während der zweiten Halbperiode des Empfangs-Übertragungstaktes ÜE das bistabile Flip-Flop FF in seine Arbeitslage gebracht. Es entstehen dabei Impulsbilder, die in Fig. 3 mit ÜED und FFD bezeichnet sind. Der als Umschalteinrichtung fungierende Multiplexer MUX wird dabei so umgeschaltet, daß nun der interne Übertragungstakt TÜ, der auch am Vergleichseingang des Phasenregelkreises PLL anliegt, auf den Signaleingang SE geschaltet ist. Damit bleibt der Phasenregelkreis PLL mit der gleichen Einstellung so lange bestehen, bis eine Zurückschaltung auf den Empfangs- Übertragungstakt ÜE erfolgt. Damit diese Rückschaltung stattfinden kann, ist das Schieberegister SR durch das nun invertierte Signal am Ausgang AE des bistabilen Flip-Flops FF freigegeben, so daß es vom Übertragungstakt TÜ weitergeschaltet werden kann. Nach einer vorgegebenen Zeit entsteht ein Rücksetztakt RS, der das bistabile Flip-Flop FF in seine Ruhelage bringt. Diese vom Schieberegister SR erzeugte Zeitspanne ist so gewählt, daß während dieser Zeit eine Datenübertragung, beispielweise ein Burst stattgefunden haben kann.If, on the other hand, data transmission takes place, the bistable flip-flop FF is brought into its working position when a start bit appears during the second half period of the receive transmission clock ÜE. This creates pulse images, which are designated in FIG. 3 with ÜED and FFD. The multiplexer MUX acting as a switching device is switched over so that the internal transmission clock TÜ, which is also present at the comparison input of the phase locked loop PLL, is now switched to the signal input SE. The phase-locked loop PLL thus remains in existence with the same setting until a switch back to the receive transmission clock ÜE takes place. So that this switching back can take place, the shift register SR is enabled by the now inverted signal at the output AE of the bistable flip-flop FF, so that it can be switched on by the transmission clock TÜ. After a predetermined time, a reset clock RS is created, which brings the bistable flip-flop FF into its rest position. This period of time generated by the shift register SR is selected so that a data transmission, for example a burst, may have taken place during this time.

Der gleiche Vorgang würde auch stattfinden, wenn infolge einer Störung während der zweiten Hälfte der Taktperiode des Empfangs-Übertragungstaktes ÜE nicht das im Ruhezustand vorherrschende Potential erkannt wird. In beiden Fällen wird der Phasenregelkreis für die durch das Schieberegister SR vorgegebene Zeitspanne quasi kurzgeschlossen, so daß kein Regelvorgang stattfindet. Damit wird erreicht, daß beim Wiedereintreten des Ruhezustandes des Empfangs-Übertragungstaktes ÜE keine nennenswerte Abweichung der Phasenlage entstanden ist, so daß eine möglicherweise erforderliche Nachregelung in kürzester Zeit abgeschlossen ist.The same process would also take place if as a result a disturbance during the second half of the clock period the receive transmission clock ÜE not that in the idle state prevailing potential is recognized. In both cases the phase locked loop for the through the shift register SR predetermined period of time quasi short-circuited, so that no Control process takes place. This ensures that the Re-entering the idle state of the receive transmission clock ÜE no significant deviation of the phase position has arisen, so that a possibly necessary Readjustment is completed in the shortest possible time.

Claims

1. Circuit arrangement for a phase-locked loop used in digital transmission methods in telecommunications, in particular telephone switching systems, the phase of the output frequency of a voltage-controlled oscillator being continuously compared with the phase of an input signal using a phase detector and the oscillator being readjusted, and the input signal being both the transmission clock and also contains the information to be transmitted, characterized in that a bit and interference detection device (BSE) is provided which responds to frequency changes in the input signal caused by interference and / or data transmission and controls a switching device (MUX), which instead of the receive transmission clock (ÜE) the transmission clock (TÜ) originating from the oscillator of the phase locked loop (PLL) is offered as a phase comparison signal of the phase locked loop, and that the bit and interference detection device (BSE) after is switched off again at a predetermined time, so that the switching device (MUX) again switches through the receive transmission clock (ÜE) to the phase locked loop (PLL).

2. Circuit arrangement according to claim 1, characterized in that the bit and interference detection device (BSE) from a monostable flip-flop (MF) and a bistable There is a flip-flop (FF), the time constant of monostable flip-flops (MF) is set so that this in the time of the occurrence of a start bit Data transmission when switching back the bistable Flip-flop (FF) in its working position controls when one such bit is recognized.

3. Circuit arrangement according to claim 2, characterized in that that the outputs (AE, BE) of the bistable flip-flop (FF) are directly connected to the switching device (MUX), so that the switching device (MUX) directly from the Position of the bistable flip-flop (FF) is dependent.

4. Circuit arrangement according to claim 2, characterized in that the bistable flip-flop (FF) has a shift register (SR) is connected downstream, which is due to the bistable flip-flop (FF) released and with that of the oscillator of the phase locked loop (PLL) originating transmission clock (TÜ) is forwarded, whereby according to a defined Time a reset pulse (RS) at one of the outputs of the Shift register (SR) appears, making the bistable Flip-flop (FF) is placed in its rest position.

5. Circuit arrangement according to claim 1, characterized in that a clock divider is provided which from the higher Frequency of the phase locked loop (PLL) oscillator forms the frequency of the receive transmission clock (ÜE).