DE3510539A1

DE3510539A1 - VIDEO SIGNAL FULL FRAME STORAGE SYSTEM WITH REDUCED MEMORY

Info

Publication number: DE3510539A1
Application number: DE19853510539
Authority: DE
Inventors: Henry Garton Hamilton Square N.J. Lewis jun.
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1984-03-23
Filing date: 1985-03-22
Publication date: 1985-10-03
Also published as: GB2157037A; IT8520019A0; ES541301A0; JPS60219881A; GB8507237D0; ES8707639A1; AU4015285A; IT1184180B; FR2561810A1

Description

RCA 80,151/Sch/An
U.S.-PA : 592 788
AT: 23. März 1984RCA 80,151 / Sch / An
U.S. PA: 592,788
AT: March 23, 1984

RCA Corporation
201, Washington Road, Princeton, N.J. (US)RCA Corporation
201, Washington Road, Princeton, NJ (US)

Video signal full frame storage system with reduced memory

0505

Die Erfindung bezieht sich auf einen Videosignalspeicher, insbesondere auf ein Vollbildspeichersystem, welches weniger Speicherplatz als ein typisches Vollbildspeichersystem benötigt.The invention relates to a video signal memory, and more particularly to a frame memory system which less Requires storage space than a typical full frame storage system.

Ein Vollbildspeicher, wie er hier definiert wird, ist ein Speicher mit einer Kapazität zur Speicherung der Information der Signale für ein Videovollbild. Es sind Videosignalverarbeitungssysteme entwickelt worden, die Vollbildspeicher benutzen, um die wiedergegebenen Videobilder erwünschterweise zu verbessern. Jedoch sind die Kosten für Speicher im allgemeinen zu hoch gewesen, um in Konsumgüter-Videogeräten die Verwendung von Vollbildspeichern zu erlauben. Kürzliche Entwicklungen der Halbleiterbearbeitungstechnologie haben die Speicherkosten bis fast zu einem Punkt herabgesetzt, wo die Verwendung von Vollbildspeichern inA frame memory as defined here is a Memory having a capacity to store the information of the signals for one frame of video. They are video signal processing systems which use frame memories to desirably store the reproduced video images to improve. However, the cost of memory has generally been too high to be used in consumer product video equipment allow the use of full frame memories. Recent developments in semiconductor processing technology have brought the cost of storage down almost to the point where the use of full frame storage is in

Fernsehempfängern der Konsumgütertechnik praktikabel wird.TV receivers of consumer goods technology becomes practicable.

Der gegenwärtige Trend der Fernseh-Videosignalverarbeitung geht in Richtung auf die Digitaltechnik. Ein Basisband-Videosignalgemisch von einer üblichen Tuner-ZF-Stufe wird mit einer Rate abgetastet, welche das Vierfache der Farbträgerfrequenz beträgt (also für das NTSC-Signal 14,32 MIIz) und in ein impulscodemoduliertes Format (PCM-Format) umgewandelt. Danach werden die PCM-Signale unter Verwendung beispielsweise einer binären Arithmetic verarbeitet. Die PCM-Signale sind typischerweise acht Bit lang. Jede Videozeile enthält näherungsweise 910 Abtastwerte, und es gibt etwa 512 aktive Zeilen in einem Vollbild des Signals. Der Gesamtspeicherplatz, der zur Speicherung eines Vollbildes des Videosignals benötigt wird, beträgt daher 8 χ 910 χ 512 = 3 727 360 Bits. Wenn der erforderliche Speicherplatz auf so wenig wie 10 % reduziert werden kann, also auf ca. 400 000 Bits, dann ergeben sich erhebliche Einsparungen an Speicherkosten.The current trend in television video signal processing is toward digital technology. A baseband composite video signal a conventional tuner IF stage is sampled at a rate which is four times the color subcarrier frequency is (for the NTSC signal 14.32 MIIz) and converted into a pulse code modulated format (PCM format). Thereafter, the PCM signals are processed using, for example, binary arithmetic. the PCM signals are typically eight bits long. Each video line contains approximately 910 samples, and there are about 512 active lines in one frame of the signal. The total storage space required to store a full image of the video signal is therefore 8 910 χ 512 = 3 727 360 bits. If the required Storage space can be reduced to as little as 10%, i.e. to approx. 400,000 bits, then the result is considerable Storage cost savings.

Statistisch besteht ein sehr hohes Maß an Korrelation zwischen benachbarten Abtastwerten des Videosignals. Beispielsweise sind bei einfarbigen Bildern, die im Durchschnitt durch Abtastwerte von 8 Bit dargestellt werden, die vier höchstwertigen Bits (MSB) benachbarter Abtastwerte über mehr als 70 % der Zeit identisch. Bei einem Farbvideosignalgemisch sind die vier höchstwertigen Bits benachbarter Abtastwerte gleicher Farbträgerphase über mehr als 50 % der Zeit identisch. Die in den vier höchstwertigen Bits der Abtastwerte enthaltenen Information ist hoch redundant, und es besteht wenig Notwendigkeit, die vier MSB's aller Abtastwerte in einem Vollbildspeicher zu speichern.Statistically, there is a very high degree of correlation between adjacent samples of the video signal. For example, in the case of monochrome images, the average are represented by samples of 8 bits, the four most significant bits (MSB) of neighboring samples Identical for more than 70% of the time. In a composite color video signal, the four most significant bits are neighboring samples with the same color subcarrier phase are identical for more than 50% of the time. The ones in the four most significant Bits of the information contained in the samples is highly redundant, and there is little need to to store the four MSB's of all samples in a frame memory.

Eine Aufgabe der Erfindung besteht in der Anwendung der statistischen Korrelation von Videosignalen zur Verringerung des Speicherbedarfs, der zur Speicherung einesOne object of the invention is to apply the statistical correlation of video signals to reduce the amount of memory required to store a

Halbbildes oder Vollbildes erforderlich ist, ohne daß dabei die Qualität des Videosignals leidet.Field or frame is required without sacrificing the quality of the video signal.

Gemäß den Prinzipien der Erfindung speichert ein Speichersystem Videosignale, welche durch Digitalabtastwerte von N-Bit dargestellt werden. Die Abtastwerte umfassen M-höchstwertige Bits (MSB) und N-M niedrigwertige Bits (LSB). Ein Codierer erzeugt aufgrund der MSB's aufeinanderfolgender Paare von Abtastwerten ein Erkennungssignal, welches eingibt, ob die MSG's der beiden Abtastwerte gleich oder verschieden sind. Ein zweiter Speicher speichert die MSB's nur derjenigen Abtastwerte, welche verschieden von dem anderen Abtastwert des Paares sind.In accordance with the principles of the invention, a storage system stores video signals represented by digital samples of N-bit can be represented. The samples include M most significant bits (MSB) and N-M least significant bits (LSB). An encoder generates a detection signal based on the MSBs of successive pairs of samples, which enters whether the MSG's of the two samples are the same or different. A second memory stores the MSB's only those samples which are different from the other sample of the pair.

Die Erfindung stellt eine Schaltung zur Speicherung eines Halb- oder Vollbildes eines Videosignals dar, welches in einem PCM-Digitalformat dargestellt wird. Die Schaltung enthält einen Detektor, welcher nacheinander benachbarter Abtastwerte prüft und ein Erkennungsbit erzeugt, welches davon abhängt, ob die vier MSB's benachbarter Abtastwerte gleich oder verschieden sind. Sind die vier MSB's gleich, dann ist das Erkennungsbit eine logische Null, sind sie verschieden voneinander, dann ist es eine logische Eins. Die vier LSB's aller der Videoabtastwerte mit 5 dem als fünftes Bit angehängten Erkennungsbit werden in einem ersten Speicherblock gespeichert.The invention provides a circuit for storing a field or frame of a video signal, which is represented in a PCM digital format. The circuit includes a detector which is consecutively adjacent Checks samples and generates a detection bit, which depends on whether the four MSBs of neighboring samples are the same or different. If the four MSB's are the same, then the identification bit is a logical zero, if they are different from each other, then it is a logical one. Include the four LSB's of all of the video samples The identification bit appended as the fifth bit is stored in a first memory block.

Die vier MSB's der Videoabtastwerte werden einem Codierer zugeführt, dessen Ausgangssignal einem zweiten, kleineren Speicherblock zugeführt werden. Der Codierer liefert am Ausgang die vier MSB's nur derjenigen Abtastwerte, die gegenüber dem unmittelbar vorausgehenden Abtastwert vier unterschiedliche MSB's haben. Diese vier MSB's werden im zweiten Speicherblock gespeichert und können nur 40 % der Gesamtanzahl der MSB's sein.The four MSBs of the video samples are fed to an encoder, the output signal of which is fed to a second, smaller one Memory block are fed. At the output, the encoder delivers the four MSBs only for those sampled values which have four different MSBs compared to the immediately preceding sample. These four MSB's will be stored in the second memory block and can only be 40% of the total number of MSBs.

Die Adressen des ersten Speicherblocks werden nacheinander von einem Systemtakt angewählt, der mit der Videoabtastrate synchronisiert ist. Der erste Speicherblock liefert nacheinander die gespeicherten vier LSB's plus dem Erkennungsbit, und zwar verzögert durch eine Halbbild- oder Vollbildperiode. Die Adressen des zweiten Speicherblockes werden aufgrund der verzögerten Erkennungsbits nacheinander angewählt, um die vier MSB's vom zweiten Speicherblock verzögert zu liefern. Die verzögerten vier MSB's werden einem Decoder zugeführt, welcher auch auf die verzögerten Erkennungsbits anspricht. Der Decoder hängt die verzögerten vier MSB's den geeigneten verzögerten LSB' s an, um Videoabtastwerte von 8 Bit zu rekonstruieren, die den um einer Halb-oder Vollbildperiode verzögerten 8 Bit Eingangsabtastwerten entsprechen.The addresses of the first memory block are selected one after the other by a system clock that corresponds to the video sampling rate is synchronized. The first memory block delivers the stored four LSB's plus the identification bit one after the other, namely delayed by a field or frame period. The addresses of the second memory block are selected one after the other due to the delayed identification bits, around the four MSBs from the second memory block delayed delivery. The delayed four MSBs are fed to a decoder, which also responds to the delayed Detection bits responds. The decoder appends the delayed four MSB's to the appropriate delayed LSB's to reconstruct 8-bit video samples corresponding to the one Field period or frame period delayed 8 bit input samples correspond.

In den beiliegenden Zeichnungen zeigen:In the accompanying drawings show:

Fig. 1A ein Zeit/Amplituden-Diagramm, welches einen Ausschnitt zweier aufeinanderfolgender Zeilen des Videosignalgemisches darstellt;1A shows a time / amplitude diagram which shows a section represents two consecutive lines of the composite video signal;

Fig. 1B ein Histogramm, welches die Korrelation der Abtastwerte des Videosignalgemisches für 500 Vollbilder für ein Fernsehvideosignal veranschaulicht;1B is a histogram showing the correlation of the samples of the composite video signal for 500 frames illustrated for a television video signal;

Fig. 2A ein Blockschaltbild eines Vollbildspeichersystems gemäß der Erfindung undFigure 2A is a block diagram of a frame memory system according to the invention and

Fig. 2B einen Zeitdiagrammausschnitt für das System nach Fig. 2A;FIG. 2B shows a section of the timing diagram for the system according to FIG. 2A; FIG.

Fig. 3A ein Blockschaltbild eines Codierers zur VerwendungFigure 3A is a block diagram of an encoder for use

bei dem System nach Fig. 2 und 35in the system according to FIGS. 2 and 35

Fig. 3B ein Blockschaltbild eines Decodierers zur Verwendung bei dem System nach Fig. 2;Figure 3B is a block diagram of a decoder for use in the system of Figure 2;

Fig. 4 ein Blockschaltbild zur Veranschaulichung einer Einrichtung zur Speicherung eines Videosignalgemisches in Komponentenform; und4 is a block diagram to illustrate a device for storing a composite video signal in component form; and

Fig. 5A und 5B Blockschaltbilder eines Codierers bzw. Decodierers zur Verwendung bei dem System nach Fig. 2 in einer Anordnung zur Leuchtdichtesignalspeicherung. Figures 5A and 5B are block diagrams of an encoder and decoder, respectively, for use in the system of FIG Fig. 2 in an arrangement for luminance signal storage.

In den Zeichnungen bedeuten die dicken Linien Digitalsignalwege für mehrere Bits und die dünnen Linien Digitalsignalwege für ein Bit oder analoge Signalwege.In the drawings, the thick lines indicate digital signal paths for several bits, and the thin lines indicate digital signal paths for one bit or analog signal paths.

Ein Videosignalgemisch besteht aus einem Farbsignal, welches ein phasen- und amplitudenmodulierter Träger ist (allgemein als Farbträger bezeichnet) , und einem Leuchtdichtesignal, welches ein breitbandiges Signal ist, daß dem Farbsignal überlagert ist. Der Charakter des Signalgemisches ähnelt stark einem amplitudenmodulierten Sinus. Von Zeile zu Zeile des Videosignals hat der Sinus eine um 180° unterschiedliche Phasenlasge. Ein Vollbild des Videosignals besteht aus einem Bild, bzw. zwei Halbbildern des Videosignales. Jedes Halbbild hat etwa 262 Zeilen des Videosignals. Wenn ein Vollbild wiedergegeben wird, dann sind die Zeilen eines Halbbildes zwischen die Zeilen des anderen Halbbildes geschachtelt. Infolgedessen ist die in den beiden Halbbildern eines bestimmten Vollbildes enthaltene Information sehr ähnlich, d.h., die Information zwischen zwei Halbbildern ist in hohem Maße korreliert. Wie bereits früher gesagt wurde, ist die Information längs einer Zeile stark korreliert.A composite video signal consists of a color signal which is a phase- and amplitude-modulated carrier (commonly referred to as color carrier), and a luminance signal, which is a broadband signal that is superimposed on the color signal. The character of the signal mixture is very similar to an amplitude-modulated sine. From line to line of the video signal, the sine has a phase difference of 180 °. A full screen of the The video signal consists of one picture or two fields of the video signal. Each field has about 262 lines of the video signal. When a frame is displayed, the lines of a field are between the lines of the other field nested. As a result, that is in the two fields of a particular frame The information contained therein is very similar, i.e. the information between two fields is highly correlated. As stated earlier, the information is strongly correlated along a line.

Fig. 1A zeigt ein über der Zeit aufgetragenes Amplitudendiagramm eines Ausschnittes aus zwei aufeinanderfolgenden Zeilen des analogen Videosignalgemisches aus einem Halbbild. Die Schwingungsform ist als Sinus mit einer der Farbträgerfrequenz entsprechenden zyklischen Periode dargestellt. Die dicken Punkte A bis E entsprechen Zeitpunkten, zu denen das analoge Signal für die Umwandlung in digitales Format abgetastet ist. In der nachfolgenden Beschreibung wird angenommen/ daß das Videosignalgemisch in Codeworte mit acht parallelen Bits umgewandelt wird. Die Abtastpunkte treten mit Viertelperiodenabständen auf, also die Abtastrate liegt bei der vierfachen Farbträgerfrequenz. Die unten dargestellte Signalform zeigt die Phasenbeziehung von 180° zwischen aufein- anderfolgenden Zeilen und hat entsprechende Abtastpunkte W bis Z.1A shows an amplitude diagram plotted against time a section of two consecutive lines of the analog video signal mixture from one Field. The waveform is as a sine with a the cyclic period corresponding to the color subcarrier frequency. The thick points A to E correspond to times to which the analog signal is sampled for conversion to digital format. In the following Description assumes that the composite video signal is converted into code words with eight parallel bits will. The sampling points occur at quarter-period intervals, i.e. the sampling rate is four times as much Color subcarrier frequency. The waveform shown below shows the phase relationship of 180 ° between subsequent lines and has corresponding sampling points W to Z.

Fig. 1B zeigt ein Histogramm, welches den Zusammenhang der vier MSB's entsprechend der 8 Bit Abtastwerte mit Bezug auf Fig. 1A veranschaulicht. Die Daten für Fig. 1B sind abgeleitet aus einer Abtastung von 500 Fernsehempfangs-Vollbildern. Entlang der Signalform hatten die am dichtesten beieinanderliegenden gleichphasigen Abtastwerte, also die Abtastwerte A und E über 68 % der Zeit gleiche MSB's. Entsprechend hatten Abtastwerte von Zeile zu Zeile, also die Abtastwerte A und (-)W, über 68,5 % der Zeit gleiche MSB's. Die MSB's der Abtastwerte A, E und (-)W waren über 50 % der Zeit gleich und deuteten damit ein hohes Maß an Informationskorrelation von Zeile zu Zeile in einem gegebenen Halbbild an, woraus ersichtlich ist, daß eine Zwischenzeile (vom jeweils zweiten Halbbild), die zwischen den beiden in Fig. 1A dargestellten Zeilen auftritt, in hohem Maße mit einer der beiden dargestellten Zeilen korreliert sein würde.1B shows a histogram which shows the relationship between the four MSBs corresponding to the 8-bit samples Referring to Fig. 1A illustrated. The data for Figure 1B are derived from a sample of 500 television reception frames. Along the waveform they had most closely spaced in-phase samples, i.e. samples A and E over 68% of the Same MSB's at the same time. Correspondingly, sample values from line to line, i.e. sample values A and (-) W, had over Same MSB's 68.5% of the time. The MSB's of samples A, E, and (-) W were the same and over 50% of the time thus indicated a high degree of information correlation from line to line in a given field, from which it can be seen that an interline (of the second field) between the two in Fig. 1A lines shown would be highly correlated with one of the two lines shown.

_₁₂_ -^:-·-^: " 3'5ΊΌ539_ ₁₂ _ - ^: - · - ^: "3'5,539

Die MSB's der Abtastwerte A sind über mehr als 60 % der Zeit dieselben wie die MSB's der Abtastwerte E. Daher treten Änderungen der MSB Werte vom Abtastwert A zum Abtastwert E während weniger als 40 % der Zeit auf.The MSB's of sample A are the same as the MSB's of sample E for more than 60% of the time. Therefore changes in MSB values from sample A to sample E occur less than 40% of the time.

Verzichtet man in einem Speichersystem auf die Redundanz, dann braucht man in ihm nur 40 % der MSB's zu speichern. Für ein 8 Bit System entspricht dies einem Mittelwert von 1,6 MSB's pro Abtastwert. Es sei ein System betrachtet, welches für jeden Abtastwert die LSB's und nur diejenigen MSB's, welche gegenüber dem vorausgehenden Abtastwert unterschiedlich sind und ein Erkennungsbit für jeden Abtastwert zur Anzeige von Änderungen in den MSB's speichert. Die Speichererfordernisse für ein System mit mehr als 60 % Korrelation sind geringer als 83 % eines Vollbildspeichers. Dies bedeutet Einsparungen von mehr als 633 000 Bits pro Speicher.If you do without redundancy in a storage system, you only need to store 40% of the MSBs in it. For an 8-bit system, this corresponds to an average of 1.6 MSBs per sample. Consider a system which for each sample the LSB's and only those MSB's which compared to the previous sample are different and an identification bit for each sample to indicate changes in the MSB's saves. The memory requirements for a system with greater than 60% correlation are less than 83% of one Frame memory. This means savings of more than 633,000 bits per memory.

Fig. 2A zeigt ein Veranschaulichungsbeispiel eines Vollbildspeichersystems, welches nach den vorerwähnten Prinzipien arbeitet. Dies System ist so ausgebildet, daß es ein einziges Vollbild erfaßt und danach wiederholtermaßen dieses Vollbild zur Stillstandswiedergabe oder als eingefrorenes Bild am Ausgang liefert. Bei dieser Ausführungsform sei angenommen, daß der LSB Speicher 24 ein serieller Speicher sei, beispielsweise ein Ladungsübertragungsspeicher für 5 Bit Länge. Der MSB Speicher 32 ist ein RAM-Speicher, der durch einen Adressenzähler 30 adressiert wird. Die Schaltung wird gesteuert von einer Steuerschaltung 44, die ihre Befehle von einer Einheit 46 vom Benutzer erhält und Vertikalsynchronsignale und möglicherweise Horizontalsynchronsignale taktet. Die Steuerschaltung 4 4 kann ein Mikroprozessor sein, der festwellerr programmiert ist, um Taktsignale in Abhängigkeit von beispielsweise Tasten-Binärsignalen von der Einheit 46 zu liefern. Ein Fachmann der Digitalsignalverarbeitung ist2A shows an illustrative example of a frame storage system; which works according to the aforementioned principles. This system is designed so that it captures a single frame and then repeatedly measures this frame for still playback or as delivers a frozen image at the output. In this embodiment, it is assumed that the LSB memory 24 a serial memory, for example a charge transfer memory for 5 bits in length. The MSB memory 32 is a RAM memory which is addressed by an address counter 30. The circuit is controlled by a Control circuit 44, which receives its commands from a unit 46 from the user and vertical sync signals and possibly Clocks horizontal sync signals. The control circuit 4 4 may be a microprocessor which is Festwellerr is programmed to send clock signals in dependence on, for example, key binary signals from the unit 46 deliver. One of ordinary skill in the art of digital signal processing is

-13- 35Ύ0539-13- 35Ύ0539

leicht in der Lage, die erforderlichen Steuersignale mit Hilfe der in Fig. 2B dargestellten Zeitsignale zu programmieren.easily able to obtain the necessary control signals with the aid of the time signals shown in Fig. 2B to program.

Betrachtet man wiederum Fig. 2A, so wird ein analoges Videosignalgemisch einem Analog/Digital-Converter 12 über einen Eingangssignalweg 10 zugeführt. Der AD-Converter 12 wandelt unter Steuerung durch ein seinem Abtasttakteingang C zugeführtes Taktsignal das analoge Signal in PCM-Codewort von 8 Bit mit einer Rate entsprechend der vierfachen Farbträgerfrequenz um. Die 8 Bit-Codewörter werden einem Taktgenerator 14 und einem Synchrondetektor 16 zugeführt. Der Taktgenerator 14, der einen in einer PLL-Schleife geschalteten Oszillator enthalten kann, reagiert auf die abgetastete Farbsynchronsignalkomponente des digitalisierten Videosignals und erzeugt ein mit dem Farbsynchronsignal phasensynchrones Taktsignal der vierfachen Farbträgerfrequenz. Das Taktsignal vom Taktgenerator 14 wird dem AD-Converter 12 zu dessen Steuerung und dem LSB-Speicher 24 zur Datenweitertaktung zugeführt. Der Synchrondetektor 16 erzeugt unter Steuerung durch das digitalisierte Videosignal vom AD-Converter 12 ein impulsförmiges Ausgangssignal VSYNC, welches koinzident mit dem Vertikalsynchronsig-5 nal des Videosignals ist. Der Synchrondetektor 16 extrahiert auch Horizontalsynchronimpulse HSYNC. Die Signale VSYNC und HSYNC werden der Steuerschaltung 44 zur zeitlichen Steuerung der durch diese erzeugten Signale zugeführt. Durch digitalisierte Videosignale gesteuerte Synchrondetektor und Taktgeneratorschaltungen sind in der digitalen Videosignalverarbeitung bekannt und brauchen hier nicht weiter beschrieben zu werden.2A again, an analog composite video signal is fed to an analog / digital converter 12 supplied via an input signal path 10. The AD converter 12 converts under the control of its own Sampling clock input C clock signal supplied the analog signal in PCM code word of 8 bits at a rate accordingly four times the color subcarrier frequency. The 8 bit code words are fed to a clock generator 14 and a synchronous detector 16 supplied. The clock generator 14, which contain an oscillator connected in a PLL loop responds to the sampled burst signal component of the digitized video signal and generates a clock signal that is phase-synchronous with the color sync signal and has four times the color subcarrier frequency. The clock signal from the clock generator 14, the AD converter 12 is used to control it and the LSB memory 24 is used for further data clocking fed. The synchronous detector 16 generates under control of the digitized video signal A pulse-shaped output signal VSYNC from the AD converter 12, which coincides with the vertical synchronous signal 5 nal of the video signal. The synchronous detector 16 also extracts horizontal synchronizing pulses HSYNC. The signals VSYNC and HSYNC are applied to control circuit 44 for timing the signals generated thereby. Synchronous detector and clock generator circuits controlled by digitized video signals are in of digital video signal processing and need not be described further here.

Die vier LSB's des digitalisierten Signals vom AD-Converter 12 werden einem Eingang eines Multiplexers 22 zugeführt. Vor der Zuführung zum Multiplexer 22 wird denThe four LSB's of the digitized signal from the AD converter 12 are fed to an input of a multiplexer 22. Before being fed to the multiplexer 22, the

ORIGINAL INSPECTEDORIGINAL INSPECTED

-14- -'■·■ - J5T0 5-14- - '■ · ■ - J5T0 5

vier LSB 's jedes Abtastwertes ein Erkennungsbit vom Codierer 18 angehängt. Während der Eingabe koppelt der Multiplexer 22 die vier LSB's vom AD-Converter 12 mit dem zugeführten Erkennungsbit zum Eingang des LSB-Speichers 24. Dieser wird durch den Abtasttakt zur Eingabe der zugeführten Daten getaktet. Das Signal vom Ausgang des LSB-Speichers 24 wird einem zweiten Eingang des Multiplexers 22 zugeführt. Dieses Signal wird während des Auslese- oder Wiedergabebetriebs auf den Eingang des Speichers 24 zurückgekoppelt. Da der Speicher 24 ein serieller Speicher ist, müssen die Daten zurückgeführt werden, damit sie nicht verlorengehen, wenn die Information für aufeinanderfolgende Vollbildperioden dargestellt werden soll.four LSB's of each sample one detection bit from Encoder 18 appended. During the input, the multiplexer 22 couples the four LSBs from the AD converter 12 with the supplied identification bit to the input of the LSB memory 24. This becomes an input through the sampling clock of the supplied data clocked. The signal from the output of the LSB memory 24 becomes a second input of the multiplexer 22 is supplied. This signal is sent to the Input of the memory 24 is fed back. Since the memory 24 is a serial memory, the data must are fed back so that they are not lost when the information is for successive frame periods should be displayed.

Der Multiplexer 2 2 wird durch ein Signal ΦΒ gesteuert, daß von der Steuerschaltung 44 auf der Leitung 50 geliefert wird. Der Multiplexer 22 führt dem Speicher 24 nur während des Einspeicherns neue Daten zu. Zu allen anderen Zeiten werden die momentan im Speicher 24 enthaltenen Daten herumgeschoben, so daß sie a) mehr als einmal dargestellt werden können und b) im Falle eines dynamischen seriellen Speichers kontinuierlich aufgefrischt werden können.The multiplexer 2 2 is controlled by a signal ΦΒ that is supplied by the control circuit 44 on the line 50 will. The multiplexer 22 feeds new data to the memory 24 only while it is being stored. To all other times, the data currently in memory 24 is shifted around so that it a) more than can be displayed once and b) continuously refreshed in the case of a dynamic serial memory can be.

Die vier MSB's vom AD-Converter 12 werden dem Codierer zugeführt, der aufeinanderfolgende Abtastwerte gleicher Farbsignalphase miteinander vergleicht. Unterscheiden sich die MSB's des neuen Abtastwertes von den MSB's des 0 vorherigen gleichphasen Abtastwertes, dann läßt der Codierer 18 die neuen MSB's zum Dateneingang des MSB-Speicher 32 gelangen. Gleichzeitig liefert der Codierer ein Erkennungsbit (vom Logikwert Eins), welches den LSB's vom gleichen Abtastwert angehängt wird. Außerdem wird das Erkennungsbit über den Multiplexer 28 zum Takteingang desThe four MSBs from AD converter 12 become the encoder which compares successive samples of the same color signal phase with one another. Differentiate If the MSBs of the new sample value are different from the MSBs of the 0 previous in-phase sample value, then the encoder cancels 18 the new MSBs reach the data input of the MSB memory 32. At the same time the encoder delivers an identification bit (of logic value one), which the LSB's appended by the same sample. In addition, the identification bit is via the multiplexer 28 to the clock input of the

-is- 35T0539-is- 35T0539

Adressenzählers 30 gekoppelt. Das Erkennungsbit erhöht den Zählwert zur Bestimmung des Adressenplatzes im MSB-Speicher 32 für die entsprechenden MSB's (es sei auf die Notwendigkeit hingewiesen, in der MSB-Datenleitung zur Speicher 32 eine Verzögerung vorzusehen, um Zeit für die Zählwerterhöhung des Adressenzählers zu haben). Wenn die MSB's des gegenwärtigsten Abtastwertes und die MSB's des vorangegangenen gleichphasigen Abtastwertes gleich sind, dann ist das vom Codierer 18 erzeugte Erkennungsbit eine logische Null. In diesem Falle wird der Zählwert des Adressenzählers nicht erhöht, so daß die Daten nicht vom Speicher 32 empfangen werden.Address counter 30 coupled. The identification bit increases the count to determine the address space in the MSB memory 32 for the corresponding MSB's (please note the need to be in the MSB data line to provide a delay to memory 32 to allow time for the address counter to increment to have). If the MSB's of the current sample and the MSB's of the previous one are in phase Sample are equal, then the detection bit generated by the encoder 18 is a logic zero. In this In this case, the count of the address counter is not incremented, so that the data is not received from the memory 32.

Der Adressenzähler wird durch das seinem Rücksetzeingang R zugeführte Steuersignal Φ0 auf beispielsweise Null gesetzt. Das auf der Leitung 52 erscheinende Steuersignal ΦC ist ein Impuls kurzer Dauer, der einmal pro Vollbildperiode und während der Vertikalsynchronisierperiode des Videosignalgemisches auftritt. Das Steuersignal ΦΒ wird dem Lese/Schreib-Eingang (R/W) des MSB-Speichers zugeführt, um diesen in den Lesezustand (Ausgabezustand) oder Schreibzustand (Eingabezustand) für Daten zu versetzen. Hat das Signal ΦΒ einen Logikwert EINS, dann wird der Speicher in den Schreibzustand gebracht, und wenn ΦΒ eine logische Null ist, dann wird der Speicher in den Lesezustand gebracht. Das Signal ΦΒ stellt auch den Multiplexer 28 ein, um das Erkennungsbitsignal vom Codierer 18 zum Zähleingang des Adressenzählers 30 gelangen zu lassen, wenn der MSB-Speicher zum Einschreiben eingestellt ist. The address counter is set to zero, for example, by the control signal Φ0 supplied to its reset input R. The control signal ΦC appearing on line 52 is a short duration pulse which occurs once per frame period and during the vertical sync period of the composite video signal. The control signal ΦΒ is fed to the read / write input (R / W) of the MSB memory in order to put it into the read state (output state) or write state (input state) for data. If the signal ΦΒ has a logic value ONE, then the memory is brought into the write state, and if ΦΒ is a logic zero, then the memory is brought into the read state. The signal ΦΒ also sets the multiplexer 28 in order to allow the identification bit signal from the encoder 18 to reach the counting input of the address counter 30 when the MSB memory is set for writing.

Nimmt das Signal ΦΒ einen niedrigen Wert an, dann wird der MSB-Speicher 32 so eingestellt, daß er bei Zuführung Adressensignalen gespeicherte Daten liest. Gleichzeitig wird durch den Übergang des Signals ΦΒ auf einen niedrigen Wert der Adressenzähler durch das Steuersig-If the signal ΦΒ assumes a low value, then the MSB memory 32 is set so that when it is supplied Address signals reads stored data. At the same time, the transition of the signal ΦΒ to a low value of the address counter by the control signal

ORIGlNAL INSPECTEDORIGlNAL INSPECTED

3ΈΊΌ5393,539

nal $C auf Null zurückgesetzt, und das Signal ΦΒ stellt den Multiplexer 28 so ein, daß die verzögerten Erkennungsbits auf der Leitung 38 vom LSB-Speicher 24 zum Zähleingang des Adressenspeichers 30 gelangen. Wenn das Signal ΦΒ einen niedrigen Logikwert hat, dann wird auch der Multiplexer 22 so eingestellt, daß im LSB-Speicher 24 Daten umlaufen. Das erste Erkennungsbitausgangssignal vom Speicher 24 gehört zu den Daten des ersten in ihm gespeicherten Abtastwertes. Die MSB's des ersten Abtastwertes werden im Speicher 32 gespeichert und werden in Abhängigkeit von den Erkennungsbits durch den Adressenzähler zugänglich gemacht. Nachfolgende MSB-Daten werden in der Reihenfolge zugänglich, in welcher sie in den Speicher 32 hineingelangen, und in zeitlichem Synchronismus mit den geeigneten LSB-Ausgangssignalen vom LSB-Speicher 24. Man beachte jedoch, daß dann, wenn der Adressenzähler durch das Steuersignal Φ0 auf Null zurückgesetzt ist und die MSB-Daten des ersten Abtastwertes am Speicherplatz Null gespeichert sind, und wenn das erste Ausgangs-Erkennungsbit den Zählwert des Adressenspeichers um EINS erhöht, die gespeicherten MSB-Daten um einen Abtastwert vor den LSB-Daten vom Speicher 24 aus dem Speicher 3 2 ausgegeben werden. Je nach Aufbau des Speicherund Adressenzählers kann es daher notwendig sein, eine Verzögerung von einem Abtastwert in die Erkennungsbitleitung zwischen dem Speicher 24 und dem Adressenzähler 30 einzufügen, damit die vom Speicher 32 ausgegebenen MSB-Daten die richtige zeitliche Lage haben. Diese Zeitüberlegungen sind dem Fachmann der digitalen Videosignalverarbeitung jedoch selbstverständlich und brauchen hier nicht weiter erörtert zu werden.nal $ C is reset to zero, and the signal ΦΒ sets the multiplexer 28 in such a way that the delayed identification bits on the line 38 from the LSB memory 24 to the counting input of the address memory 30. If the signal ΦΒ has a low logic value, then the multiplexer 22 is also set so that data circulate in the LSB memory 24. The first detection bit output signal from memory 24 belongs to the data of the first sample stored in it. The MSBs of the first sample are stored in the memory 32 and are made accessible by the address counter as a function of the identification bits. Subsequent MSB data are accessible in the order in which they enter the memory 32 and in time synchronism with the appropriate LSB output signals from the LSB memory 24. Note, however, that when the address counter is activated by the control signal Φ0 Zero is reset and the MSB data of the first sample is stored in memory location zero, and when the first output detection bit increases the count of the address memory by ONE, the stored MSB data by one sample before the LSB data from memory 24 from the Memory 3 2 are output. Depending on the structure of the memory and address counter, it may therefore be necessary to insert a delay of one sample into the detection bit line between memory 24 and address counter 30 so that the MSB data output by memory 32 have the correct timing. However, these timing considerations are self-evident to those skilled in the art of digital video signal processing and need not be discussed further here.

Diese Zeitüberlegungen sind dem Fachmann der digitalen Videosignalverarbeitung jedoch selbstverständlich und 5 brauchen hier nicht weiter erörtert zu werden.However, these timing considerations are self-evident to those skilled in the art of digital video signal processing 5 need not be discussed further here.

-η- 35Ύ05-η- 35Ύ05

Da manche der MSB-Daten mehr als einem Abtastwert der LSB-Daten angehängt werden müssen, muß die MSB-LSB-Entsprechung hergestellt oder decodiert werden. Diese Funktion wird im Decoder 34 ausgeführt, welcher sowohl auf die MSB-Ausgangssignale des Speichers 32 wie auch auf die Erkennungsbit-Ausgangssignale vom Speicher 24 anspricht. Unter Steuerung durch die Erkennungsbits liefert der Decoder 24 Folgen derselben MSB'S für gleichphasige Eingangsabtastwerte, die keine Änderung in den MSB-Positionen anzeigen. Die MSB-Abtastwerte vom Decoder 34 werden dann in den höchstwertigen Bitpositionen angehängt, wobei die LSB's vom Speicher 24 rekonstruierte Signalabtastwerte von 8 Bit bilden. Das im LSB-Signalweg eingefügte Verzögerungselement 40 kompensiert Verzögerungen in der Decoderschaltung 34.Since some of the MSB data must be appended to more than one sample of the LSB data, the MSB-LSB correspondence must be made produced or decoded. This function is carried out in the decoder 34, which has both to the MSB output signals of the memory 32 as well as to the recognition bit output signals from the memory 24 appeals to. Under the control of the identification bits, the decoder supplies 24 sequences of the same MSB's for in-phase Input samples that show no change in the MSB positions. The MSB samples from the decoder 34 are then appended in the most significant bit positions, the LSB's being reconstructed from memory 24 Form signal samples of 8 bits. The delay element 40 inserted in the LSB signal path compensates for delays in decoder circuit 34.

Die rekonstruierten Abtastwerte werden einem Gate 36 zugeführt, welches unter Steuerung durch ein Signal ΦΑ die Abtastwerte zur weiteren Schaltung hindurchgelangen läßt oder ihre Weiterleitung unterbindet. Bei der dargestellten Ausführungsform erzeugt die Schaltung kontinuierlich rekonstruierte Abtastwerte, außer wenn ein neues Vollbild eingespeichert wird.The reconstructed samples are fed to a gate 36 which, under the control of a signal ΦΑ allows the sampled values to pass through to further switching or prevents their forwarding. In the case of the Embodiment, the circuit continuously generates reconstructed samples, except when a new one Full image is saved.

Fig.3A zeigt ein Ausführungsbeispiel einer Codiererschaltung zur Verwendung bei der Speicherung eines Videosignalgemisches oder der Farbkomponente eines Videosignalgemisches. Fig. 3B zeigt ein Ausführungsbeispiel einer Decodier schaltung, welche gespeicherte MSB's des Videosignalgemisches oder gespeicherte MSB's der Farbkomponente eines Videosignals liefert. Aus Fig. 1A sieht man, daß jeder der vier Abtastwerte wegen der Abtastphase eines Viertel Zyklus dazu neigt, unterschiedliche MSB's zu haben. Die durch einen vollen Zyklus des Farbträgers getrennten Abtastwerte, also die um 5 Abtastwerte auseinan-Fig. 3A shows an embodiment of an encoder circuit for use in storing a composite video signal or the color component of a composite video signal. Fig. 3B shows an embodiment of a decoder circuit, which stored MSB's of the composite video signal or stored MSB's of the color component of a video signal. From Fig. 1A it can be seen that each of the four samples, because of the sampling phase of a quarter cycle, tends to have different MSBs to have. The sampling values separated by a full cycle of the color subcarrier, i.e. the 5 sampling values apart

-is- ··' 3'5Ί 0539-is- ·· '3'5Ί 0539

derliegenden Abtastwerte weisen eine Korrelation auf. Zur Ausführung der Erfindung werden also die MSB's aufeinanderfolgender Abtastwertpaare, die um 5 Abtastwerte auseinanderliegen, miteinander verglichen. Für diesen Vergleich werden die 4 MSB's vom AD-Converter (Fig. 2A) auf der Leitung 60 der Kaskadenschaltung von um einen Abtastwert verzögernden Stufen 62 bis 70 zugeführt. Diese Verzögerungsstufen 62 bis 70 werden mit der Abtastrate getaktet. Die Buchstaben A bis E an den Ausgängen der Verzögerungsstufen entsprechen den Abtastpunkten A bis E in Fig. 1A. Der Abtastwert E von der Verzögerungsstufe 60 und die um vier Viertelzyklen, also um vier Abtastperioden, verzögerten Abtastwerte A von der Verzögerungsstufe 70 werden einer Vergleichsschaltung 72 zugeführt, welche die Erkennungsbits auf der Leitung 76 erzeugt. Wenn die beiden Abtastwerte unterschiedlich sind, dann erzeugt die Vergleichsschaltung ein Erkennungsbit mit einer logischen EINS, dagegen mit einer logischen Null, wenn sie gleich sind. Die Erkennungsbits mit der logischen EINS takten die MSB's E von der Verzögerungsstufe 62 in eine D-Verriegelungsschaltung 74 (D-Typ), welche sie über die Leitung 78 zum Dateneingang des MSB-Speichers (Fig. 2A) gelangen läßt. Wenn das Erkennungsbit eine Null ist, dann werden die MSB's E nicht in die Verriegelungsschaltung 84 eingetaktet und daher nicht dem MSB-Speicher zugeführt.the sample values lying there have a correlation. In order to carry out the invention, the MSBs become more consecutive Pairs of samples that are 5 samples apart are compared with one another. For this Comparison are the 4 MSB's from the AD converter (Fig. 2A) on line 60 of the cascade circuit by one Sample-delaying stages 62 to 70 are supplied. These delay stages 62 to 70 are at the sampling rate clocked. The letters A to E at the outputs of the delay stages correspond to the sampling points A through E in Figure 1A. The sampling value E from the delay stage 60 and the by four quarter cycles, i.e. by four sampling periods, delayed samples A from the delay stage 70 are fed to a comparison circuit 72, which generates the identification bits on line 76. If the two samples are different, then the comparison circuit generates a detection bit with a logical ONE, but with a logical zero, if they are the same. The detection bits with the logical ONE clock the MSBs E from the delay stage 62 in a D-latch circuit 74 (D-type) which it over the line 78 to the data input of the MSB memory (Fig. 2A) can get. If the detection bit is a zero, then the MSB's E are not in the latch circuit 84 clocked in and therefore not fed to the MSB memory.

Es kann erwünscht sein, sicherzustellen, daß die MSB's einer minimalen Anzahl von Abtastwerten, beispielsweise der ersten vier Abtastwerte, jeder Zeile des Videosignals in dem MSB-Speicher gespeichert werden. Dies kann man machen durch eine ODER-Verknüpfung der dem Takteingang C der Verriegelungsschaltung 74 zugeführten Erkennungsbits mit einem geeigneten Steuersignal, beispielsweise dem verzögerten Horizontalsynchronsignal HSYNC.It may be desirable to ensure that the MSB's have a minimum number of samples, for example of the first four samples of each line of the video signal are stored in the MSB memory. One can do this make by ORing the detection bits fed to the clock input C of the latch circuit 74 with a suitable control signal, for example the delayed horizontal synchronization signal HSYNC.

35Ύ053935Ύ0539

Die Decodierschaltung nach Fig. 3B übt die gegenüber der Codierschaltung nach Fig. 3A komplementäre Funktion aus. Wenn nach Fig. 1A die MSB's der Abtastwerte E, F, G und H jeweils gleich den MSB's der Abtastwerte A, B, C und D sind, dann werden die MSB's der Abtastwerte E, F, G und H nicht im Speicher gespeichert. Die MSB's der Abtastwerte A, B, C und D neigen dazu, verschieden voneinander zu sein. Um MSB's für beispielsweise die AbtastwerteThe decoding circuit according to FIG. 3B performs the function which is complementary to the coding circuit according to FIG. 3A. If, according to FIG. 1A, the MSBs of the samples E, F, G and H are each equal to the MSB's of samples A, B, C and D, then the MSB's of samples E, F, G and H not stored in memory. The MSB's of samples A, B, C and D tend to be different from each other to be. To MSB's for, for example, the samples

E, zu liefern, welche gleich den MSB's des Abtastwertes A sind, müssen die MSB's des Abtastwertes A zur Verfugung stehen, nachdem die MSB's des Abtastwertes D aus dem Speicher ausgegeben worden sind. Daher müssen die MSB's des Abtastwertes A für vier Abtastperioden gespeichert werden. Ähnlich müssen die MSB's der Abtastwerte B, C und D zu ihrer Wiederholung für gleiche AbtastwerteE, which are equal to the MSBs of sample A, the MSBs of sample A must be available stand after the MSB's of the sample D have been output from the memory. Therefore the MSB's of sample A can be stored for four sample periods. Similarly, the MSB's of the samples B, C and D to repeat them for equal samples

F, G und H ebenfalls um vier Abtastperioden verzögert werden.F, G and H can also be delayed by four sample periods.

Gemäß Fig. 3B wird die Verzögerung um vier Abtastperioden durch eine Kaskadenschaltung von Verzögerungsstufen 88 bis 94 bewirkt. Der Ausgang 96 der Verzögerungsstufe 94 liefert die gewünschten MSB's. Diese werden den hintere inanderge schalteten Verzögerungsstufen durch den Multiplexer 86 zugeführt, welcher durch das verzögerte 5 Erkennungsbit vom Ausgang des LSB-Speichers auf der Leitung 38' gesteuert wird. Dem Multiplexer 86 werden die MSB's vom Ausgang des MSB-Speichers über einen ersten Dateneingang und die MSB's vom Ausgang 96 über einen zweiten Dateneingang zugeführt. Auf ein Erkennungsbit mit einer logischen EINS hin koppelt der Multiplexer 46 neue MSB-Daten vom MSB-Speicher zu der Verzögerungsstufe 88 der Kaskade. Auf ein Erkennungsbit mit einer logischen Null hin, koppelt der Multiplexer 86 MSB's vom Anschluß zurück in die hintereinander geschalteten Verzögerungs-5 stufen, so daß diese die MSB's umlaufen lassen, sie also um zusätzliche vier Abtastperioden speichern.According to FIG. 3B, the delay by four sampling periods is provided by a cascade connection of delay stages 88 to 94 causes. The output 96 of the delay stage 94 supplies the desired MSBs. These will be the rear mutually switched delay stages fed by the multiplexer 86, which is delayed by the 5 detection bit from the output of the LSB memory on line 38 'is controlled. The MSB's become the multiplexer 86 from the output of the MSB memory via a first data input and the MSB's from output 96 via a second Data input supplied. In response to an identification bit with a logical ONE, the multiplexer 46 couples new ones MSB data from MSB memory to delay stage 88 of the cascade. A detection bit with a logical Towards zero, the multiplexer couples 86 MSBs from the connection back into the delay 5 connected in series so that they let the MSBs circulate, i.e. store them for an additional four sampling periods.

CBSGSHAL SKSPECTEDCBSGSHAL SKSPECTED

-20- ■ '·■"·-" 3"5TO 5-20- ■ '· ■ "· -" 3 "5TO 5

Für bestimmte Anwendungsfälle kann es erwünscht sein, die Leuchtdichte und Farbkomponenten des Yideosignalgemischs getrennt zu speichern. In diesem Fall kann die oben beschriebene Technik mit einer geeigneten Dimensionierung der MSB-und LSB-Speicherelemente angewandt werden.For certain applications it may be desirable to adjust the luminance and color components of the composite video signal to save separately. In this case, the technique described above can be used with a suitable dimensioning the MSB and LSB storage elements are applied.

Fig. 4 zeigt eine solche Anordnung. Hier wird das analoge Videosignalgemisch am Anschluß 100 einem AD-Converter 102 zugeführt, der das Signalgemisch digitalisiert. Das digitalisierte Videosignalgemisch wird dem Kammfilter 104 zugeführt, welches die Leuchtdichtekomponente Y und die Farbkomponente C trennt. Die Farbkomponente wird dem Vollbildspeichersystem 108 verringerter Speicherkapazität zugeführt, welches der Schaltung nach Fig. 2A ähnlich ist. Die Leuchtdichtekomponente wird dem VoIlbildspeicher 106 reduzierter Speicherkapazität zugeführt, welche der Schaltung nach Fig. 2A ähnlich ist mit Ausnahme der Codier- und Decodierschaltung. Geeignete Codier- und Decodierschaltungen sind in den Fig. 5A und 5B veranschaulicht.Fig. 4 shows such an arrangement. Here the analog composite video signal at connection 100 is an AD converter 102 which digitizes the composite signal. The digitized composite video signal becomes the comb filter 104, which separates the luminance component Y and the color component C. The color component becomes the frame storage system 108 of reduced storage capacity which is similar to the circuit of Fig. 2A. The luminance component becomes the full image memory 106 of reduced storage capacity, which is similar to the circuit of FIG. 2A except for the coding and decoding circuit. Suitable encoding and decoding circuits are shown in Figure 5A and Fig. 5B illustrates.

Beim Codierer nach Fig. 5A werden die Leuchtdichtesignalabtastwerte vom Kammfilter dem Eingang 110 von hintereinandergeschalteten Verzögerungsstufen 112 und 114 zugeführt. Die MSB's aufeinanderfolgender Abtastwerte von den Verzögerungsstufen 112 und 114 werden einer Vergleichsschaltung 116 zugeführt, welche Erkennungsbits mit logischer EINS bzw. logischer Null für ungleiche bzw. gleiche MSB's liefert. Unterscheiden sich die MSB's aufeinanderfolgender Abtastwerte, dann taktet das Erkennungsbit die von der Verzögerungsstufe 112 gelieferten MSB's in die Verriegelungsschaltung 118, aus welcher sie über die Leitung 120 zum MSB-Speicher gelangen. Da die Leuchtdichtesignalkomponente im allgemeinen keine sinussörmige Komponente enthält, braucht man keine Abtastwerte zu vergleichen, die um mehr als eine Abtastperiode auseinanderliegen und damit wird nur eine VerzögerungsstufeIn the encoder of Fig. 5A, the luminance signal samples become fed from the comb filter to the input 110 of delay stages 112 and 114 connected in series. The MSB's of successive samples from delay stages 112 and 114 are passed to a comparison circuit 116 supplied, which recognition bits with a logical ONE or logical zero for unequal or equal MSB's delivers. If the MSBs of consecutive samples differ, the identification bit is clocked the MSBs supplied by the delay stage 112 into the latch circuit 118, from which they are transferred the line 120 get to the MSB memory. As the luminance signal component generally does not contain a sinusoidal component, no samples are required compare that are more than one sample period apart and that only adds one delay stage

Ϊ5ΊΌ5Ϊ5ΊΌ5

benötigt, während die Schaltung nach Fig. 3A vier hintereinandergeschaltete Verzögerungsstufen 64 bis 70 braucht.required, while the circuit of FIG. 3A four connected in series Delay levels 64 to 70 are needed.

Der Decoder für das Leuchtdichtesignalsystem nach Fig. 5B ist eine Verriegelungsschaltung 132. Die MSB's vom MSB-Speicher gelangen über die Leitung 130 zu der Verriegelungsschaltung und werden in dieser gespeichert, wenn ihrem Takteingang über die Leitung 136 Erkennungsbits zugeführt werden. Die MSB-Daten werden in der Verriegelungsschaltung gespeichert, bis ein nachfolgendes Erkennungsbit mit einer logischen EINS anzeigt, daß die MSB's eine Änderung angeben sollen. Es sei darauf hingewiesen, daß die Verriegelungsschaltung 132 praktisch im MSB-Speicher enthalten sein kann.
15The decoder for the luminance signal system according to FIG. 5B is a latch circuit 132. The MSBs from the MSB memory reach the latch circuit via line 130 and are stored in the latter when recognition bits are fed to their clock input via line 136. The MSB data is stored in the latch circuit until a subsequent detection bit with a logical ONE indicates that the MSB's should indicate a change. It should be noted that the latch circuit 132 may be conveniently contained in the MSB memory.
15th

Die hier veranschaulichten Ausführungsformen sind konstruiert und beschrieben für den Anwendungsfall eingefrorener Vollbilder, wobei die Abtastwerte während separater Vollbildperioden abwechselnd in den Speicher eingelesen und aus ihm ausgelesen werden. Der Fachmann auf dem Gebiet der Entwicklung von Vollbildspeichern ist jedoch leicht in der Lage, die vorbeschriebenen Prinzipien auf Systeme anzuwenden, welche Abtastwerte von einem momentanen Vollbild in einen Speicher einschreiben, während gleichzeitig Abtastwerte, die während einer vorangegangenen Vollbildperiode gespeichert worden sind, ausgelesen werden. Bei einer solchen Anwendung kann der MSB-Speicher in zwei oder mehrere parallele Speicherelemente aufgeteilt werden, deren Eingänge und Ausgänge und Adressenzähler im Multiplexbetrieb arbeiten. Hierbei werden MSB-Daten in eines der parallelen Speicherelemente eingelesen, während gleichzeitig gespeicherte Daten aus dem anderen Speicherelement ausgelesen werden. Alternativ kann das MSB-Speicherelement aus einem seriellen Speicher bestehen, der an seinem Eingang und/oder Ausgang mit FIFO-Speicherelementen gepuffert ist (bei denen dieThe embodiments illustrated herein are by design and are described for the application of frozen frames, with the samples taken during separate frame periods are alternately read into the memory and read out from it. The expert in the field of the development of frame memories, however, is easily capable of the above-described Apply principles to systems that write samples from a current frame into memory, while at the same time samples that have been stored during a previous frame period, can be read out. In such an application, the MSB memory can be divided into two or more parallel memory elements whose inputs and outputs and address counters work in multiplex mode. Here MSB data are read into one of the parallel storage elements while data is being stored at the same time the other memory element can be read out. Alternatively, the MSB storage element can consist of a serial Memory exist, which is buffered at its input and / or output with FIFO memory elements (in which the

INSPECTEDINSPECTED

zuerst gespeicherten Daten auch zuerst wieder ausgelesen werden).data stored first are also read out first).

Es versteht sich ferner für den Fachmann auf dem Gebiet der Videosignalspeichersysteme, daß die Speichergröße weiter reduziert werden kann durch eine solche zeitliche Steuerung der Speicherelemente, daß Daten nur während der aktiven Zeile des Videosignals eingegeben werden. Beispielsweise kann der Speicher während der Horizontalaustast- und Farbsynchronsignalintervalle jeder Horizontalzeile gesperrt werden.It will also be understood by those skilled in the art of video signal storage systems that the memory size Can be further reduced by timing the memory elements in such a way that data is only available during of the active line of the video signal. For example, the memory can be used during the horizontal blanking and burst intervals of each horizontal line are blocked.

Während schließlich die beschriebenen Codier- und Decodierschaltungen mit längs einer Horizontalzeile auftretenden Abtastwerten betrieben werden, versteht es sich, daß eine Korrelation bestimmt werden kann durch einen Vergleich von Abtastwerten, die vertikal liegen, also von Zeile zu Zeile, oder einer Kombination von Vertikal- und Horizontalabtastwerten.While finally the coding and decoding circuits described be operated with samples occurring along a horizontal line, it understands that a correlation can be determined by comparing samples that are vertical, that is, from line to line, or a combination of vertical and horizontal samples.

Claims

'' Storage system for storing video signals, which represented by successive digital samples of N bits made up of M most significant bits (MSB's) and (N-M) lower-digit bits (LSB's) exist, characterized by an encoder (18) which, on the basis of the MSBs of a pair of successive samples, generates detection signals generated, which represent when the MSBs of the sample pair differ or when they are the same, a first memory (24) for storing the LSB's each sample plus a corresponding detection signal and a second memory (16, 28, 32, 44) for storing the MSBs only those sample values which differ from the MSBs of the other sample value distinguish each pair.

2. System according to claim!, Characterized in that that a source (10, 12) is provided for the samples of N-bit, which from M most significant bits (MSB's) and N-M least significant bits (LSB's) exist that the decoder (18) is based on at least the M-MSB's of the digital samples the detection signal for successive pairs of Samples provides that the detection signal has a first logic state for a pair of samples with the same MSB's and a second logic state for unequal MSB's that a decoding circuit (34) based on the stored MSB samples from the second memory (3 2) and the detection bits (delayed detection bits) from the second memory (24) a delayed sequence of M-MSB samples is generated which corresponds to the sequence of M-MSB samples supplied to the encoder (18) and that a circuit (40, 36) reconstructs a sequence of video samples with N-bit, and this circuit a combination circuit (36) for Combining the M-MS bits from the decoder (34) and the N-M-LS bits from the first memory (24) for generation a delayed sequence of digital video samples (42) which one from the source (10, 12) supplied sequence of digital video samples corresponds.

3. System according to claim 2, characterized in that that the encoder (18) contains:

a sample delay circuit (64 to 70) having an input connected to the source and the supplied sample values are delayed for a period of four sample periods,

a comparison circuit (72) having a first and a second input to the input and the output the sample delay circuit is connected

and generates a recognition bit signal,

and a circuit (74) coupled to the comparison circuit which contains the circuit at the input of the sample delay circuit lying M-MSB's of the samples to the second memory, if those of the comparison circuit supplied M-MSBs of the sampled values differ.

4. System according to claim 3, characterized in that the decoder (34) contains:

a delay element 68 to 94) with an input and an output (96) corresponding to a decoder output for delaying the MSB samples by four sampling periods, and

a multiplexer (86) with a control input (Co) to which the delayed identification bits from the first memory are fed and to a first (84) and a second data input the delayed MSBs from the second Memory or from the output (96) of the decoder (34) and its output with the input of the delay element of the decoder is coupled.

5. System according to claim 2, characterized by ch that the encoder (18) contains:

a delay element (114) to which at an input the MSB's are fed from the source (110) and to its Output that results from MSBs delayed by one sampling period,

a comparison circuit (116) with a first or second input is connected to the input or output of the delay element and the identification bit signal generated, and

a device (118) coupled to the comparison circuit for supplying the at the input of the delay element lying MSB's of the sampled values to the second memory, if those fed to the comparison circuit M-MSB's of the samples are different from each other.

6. System according to claim 5, characterized in that the second memory (16, 28, 32, 44) contains:
15th

a control signal circuit (16, 44) which, based on the digitized video signal, a first and a second Control signal (ΦΒ or ΦΟ generated,

a RAM memory (32) which has an input coupled to the encoder (18) and which has a read-write input (R / W) the first control signal (ΦΒ) is supplied,

an address counter (30) which has an output connected to an address input (ADD) of the RAM memory and to which the second control signal (<±> C) is fed to a reset input (R), and

a multiplexer (28), the output of which is connected to a counter 0 output of the address counter is connected, which also receives the first control signal (ΦΒ) at a control input (Co) is supplied, to which recognition bits from the encoder or delayed at a first and a second signal input Identification bits are supplied from the first memory (24), identification bits from the encoder to the address

counter (30) are supplied when the RAM memory (32) is conditioned by the first control signal (ΦΒ) is that it stores data supplied to its data input, and the address memory (30) delayed Identification bits are supplied when the RAM memory (32) is so conditioned by the first control signal (ΦΒ) is that it delivers data stored at its data output.

7. System according to claim 6, characterized that the first memory (22, 24) is a serial memory (24).

8. System according to claim 7, characterized in that that the first memory (22, 24) contains a device (22) which is stored in it Circulates data when the second storage element is conditioned to output stored data.