DE3501310A1

DE3501310A1 - Circuit arrangement for delaying binary signals

Info

Publication number: DE3501310A1
Application number: DE19853501310
Authority: DE
Inventors: Günter Dipl.-Ing. 7500 Karlsruhe Kern
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-01-16
Filing date: 1985-01-16
Publication date: 1986-07-24

Abstract

To delay binary signals, these are entered into a memory (VSPI) from which they are read out again after a predetermined number of clock pulses. For this purpose, a presettable address counter (ZI) is provided which cyclically adds together clock pulses (a) which are synchronous with the signals to be delayed, between an adjustable start value and an end value. The respective count is supplied as address to the memory (VSPI) which outputs the content of the addressed memory cell as delayed signal (d) and enters into the same cell the signal (b) present in each case and to be delayed. The main field of application of the invention are graphics display devices.

Description

Schaltungsanordnung zum Verzögern von binären SignalenCircuit arrangement for delaying binary signals

Die Erfindung betrifft eine Schaltungsanordnung zum Verzögern von binären Signalen gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement for delaying binary signals according to the preamble of claim 1.

Aus der DE-PS 21 49 636 ist bekannt, auf dem Bildschirm von Sichtgeräten Kurven in Zeilenrichtung dadurch zu verschieben, daß im Bildwiederholungsspeicher nach Eintreffen eines neuen Meßwertes der jeweils älteste Meßwert gelöscht wird, alle anderen Meßwerte um einen Speicherplatz verschoben werden und der neue Meßwert im freien ersten Speicherplatz abgespeichert wird.From DE-PS 21 49 636 it is known on the screen of viewing devices To move curves in the line direction that in the frame repetition memory after the arrival of a new measured value, the oldest measured value is deleted, all other measured values are shifted by one memory location and the new measured value is saved in the free first memory location.

In der DE-PS 28 39 888 ist beschrieben, den Bildwiederholungsspeicher eines Sichtgerätes größer auszuführen, als die auf dem Bildschirm des Sichtgerätes darstellbare Information erfordert. Im Bildspeicher ist somit ein Großbild gespeichert, aus dem jeweils ein Ausschnitt dargestellt wird. Durch geeignetes Adressieren des Bildspeichers kann der dargestellte Ausschnitt wahlweise über das Oroßbild verschoben werden.In DE-PS 28 39 888 is described, the frame repetition memory a display device larger than the one on the screen of the display device information that can be displayed. A large image is thus stored in the image memory, from which a section is shown in each case. By appropriately addressing the In the image memory, the displayed section can optionally be shifted over the large image will.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, mit der binäre Signale wählbar verzögert werden können und die insbesondere zum Verzögern von binären Bildsignalen in Grafik-Sichtgeräten und damit zum Verschieben von Bildern oder Bildteilen in Zeilenrichtung geeignet ist.The present invention is based on the object of a circuit arrangement to create with the binary signals can be selectively delayed and in particular for delaying binary image signals in graphic display devices and thus for shifting of images or image parts in line direction is suitable.

Erfindungsgemäß wird diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Schaltungsmaßnah- men gelöst. Da in der erfindungsgemäßen Anordnung ein Speicher mit wahl freiem Zugriff eingesetzt wird, ist nur ein geringer Aufwand erforderlich. -Während einer Taktperiode muß das verzögerte Signal aus dem Speicher ausgelesen und das ankommende zu verzögernde Signal eingeschrieben werden. Bei hoher Taktfrequenz kann daher die Zugriffszeit des Speicher zu lang sein. Nach einer Weiterbildung der Erfindung wird dieses Problem dadurch gelöst, daß ein Speicher verwendet wird, in dessen Speicherzellen jeweils mehrere der seriell ankommenden, zu verzögernden Signale parallel eingetragen werden und dem hierzu ein Serien-Parallelumformer vor- und ein Parallel-Serienumformer nachgeschaltet ist, wobei diese Umsetzer mit der Taktfrequenz der zu verzögernden Signale arbeiten. Das parallele Ein- und Auslesen der Signale erfolgt mit einer entsprechend der Anzahl der Bits je Speicherzelle verringerten Frequenz.According to the invention, this task with the in the characterizing part of claim 1 specified circuit measure men resolved. There in the arrangement according to the invention, a memory with random access is used only little effort is required. -During a clock cycle must the delayed signal is read from the memory and the incoming signal to be delayed Signal. If the clock frequency is high, the access time memory is too long. According to a further development of the invention, this problem arises solved in that a memory is used in each of its memory cells several of the serially arriving signals to be delayed are entered in parallel and a series-parallel converter upstream and a parallel-series converter is connected downstream, this converter with the clock frequency of the delayed Signals work. The parallel reading in and reading out of the signals takes place with a according to the number of bits per memory cell reduced frequency.

Anhand der Zeichnung werden im folgenden die Erfindung sowie Weiterbildungen und Ergänzungen näher beschrieben und erläutert.The invention and further developments are described below with reference to the drawing and additions are described and explained in more detail.

Es zeigen Figur 1 das Prinzipschaltbild eines Ausführungsbeispiels der Erfindung zum Verzögern einer einkanaligen binären Kanal folge, Figur 2 Diagramme zur Veranschaulichung der Funktion des Ausführungsbeispiels nach Figur 1, Figur 3 das Prinzipschaltbild einer Anordnung zum Verschieben von Bildern oder Bildteilen auf dem Bildschirm eines Sichtgerätes, Figur 4 das Schaltbild einer Anordnung, mit der serielle Eingangssignale parallel abgespeichert, verzögert und wieder seriell ausgegeben werden und Figur 5 Diagramme zur Veranschaulichung der Funktion der Anordnung nach Figur 4.FIG. 1 shows the basic circuit diagram of an exemplary embodiment the invention for delaying a single-channel binary channel sequence, Figure 2 diagrams to illustrate the function of the exemplary embodiment according to FIG. 1, FIG 3 shows the basic circuit diagram of an arrangement for moving pictures or parts of pictures on the screen of a display device, FIG. 4 the circuit diagram of an arrangement with of the serial input signals stored in parallel, delayed and serial again and FIG. 5 shows diagrams to illustrate the function of the arrangement according to Figure 4.

Der Anordnung nach Figur 1 wird über einen Eingang E ein binäres Signal b zugeführt, das um eine vorgebbare Zeit verzögert, als Signal d über einen Ausgang A abgegeben wird. Die in Klammer gesetzten Kleinbuchstaben bedeuten Signale, die an den Stellen auftreten, an denen die Kleinbuchstaben in die Figur eingetragen sind und deren Zeitdiagramme in Figur 2 mit den gleichen Kleinbuchstaben bezeichnet sind. Das Eingangssignal b ist synchron mit einem über einen Eingang T zugeführten Taktsignal a, das dem Zähleingang eines Zählers Z1 und dem Lese-Schreibeingang eines Speichers VSP1 zugeführt ist, dessen Speicherzellen jeweils eine Kapazität von 1 Bit haben. Die Bit des Eingangssignals sind in Figur 2 durchlaufend numeriert mit 1, 2 ... 13. Die Verzögerung des Eingangssignals b wird als Vielfaches einer Taktimpulsperiode in ein Register REG1 eingetragen und von dort jeweils dann, wenn der Zähler seinen Endstand erreicht hat, in diesen übernommen. Im Beispiel nach Figur 2 ist der Endstand des Zählers Z1 15 und in das Register REG1 ist die Zahl 13 eingetragen. Der Zähler Z1 summiert daher zyklisch die Taktimpulse zwischen dem Anfangswert 13 und seinem Endwert 15 auf und gibt den jeweiligen Zählerstand c als Adresse an den Speicher RAM1. Nach Figur 2 wird so das Bit 1 des Eingangssignals b in die Speicherzelle 13 eingetragen, das Bit 2 in die Zelle 14, das Bit 3 in die Zelle 15, das Bit 4 in die Zelle 13 und so fort. Vor jedem Eintrag werden die Zelleninhalte ausgelesen, so daß vor dem Einschreiben des Bits 14 das Bit 1 ausgelesen wird.The arrangement according to FIG. 1 receives a binary signal via an input E. b is supplied, which is delayed by a predeterminable time, as signal d via an output A is released. The lower case letters in brackets mean signals that occur in the places where the lowercase letters are entered in the figure and their timing diagrams in Figure 2 are denoted by the same lower case letters are. The input signal b is synchronous with one supplied via an input T. Clock signal a, which is the counting input of a counter Z1 and the read-write input of a Memory VSP1 is supplied, the memory cells of which each have a capacity of 1 Bit have. The bits of the input signal are consecutively numbered in FIG 1, 2 ... 13. The delay of the input signal b is expressed as a multiple of a clock pulse period entered in a register REG1 and from there whenever the counter has its Has reached the end of this period. In the example according to Figure 2 is the final score of the counter Z1 15 and the number 13 is entered in the register REG1. The counter Z1 therefore cyclically sums the clock pulses between the initial value 13 and his End value 15 and gives the respective counter reading c as an address to the memory RAM1. According to Figure 2, the bit 1 of the input signal b is thus in the memory cell 13, bit 2 in cell 14, bit 3 in cell 15, bit 4 into cell 13 and so on. The cell contents are read out before each entry, so that bit 1 is read out before bit 14 is written.

Auf diese Weise wird das Eingangssignal b um drei Taktimpulsperioden verzögert. Ist eine längere Verzögerungszeit erforderlich, wird in das Register REG1 ein kleinerer Wert als 13 eingetragen. Selbstverständlich kann auch ein Zähler verwendet werden, dessen Endstand einstellbar ist, der somit, wenn ihm vom Register REG1 die Zahl 3 zugeführt wird, zyklisch die Adressen 0, 1, 2, 3 abgibt, so daß die Verzögerungszeit vier Taktimpulsperioden beträgt.In this way, the input signal becomes b by three clock pulse periods delayed. If a longer delay time is required, the register REG1 entered a value smaller than 13. Of course, a counter can also be used can be used, the end position of which is adjustable, which means that if it is from the register REG1 is supplied with the number 3, cyclically outputs the addresses 0, 1, 2, 3 so that the delay time is four clock pulse periods.

In Figur 3 ist mit BSP ein Bildspeicher bezeichnet, dessen Bilddaten auf dem Bildschirm eines Sichtgerätes SG dargestellt werden sollen. Diese Bilddaten werden in einem Verzögerungsspeicher VSP2 verzögert, von einer Farbtabelle FT, deren Ausgangssignale eine Wortbreite von 24 Bit haben, decodiert, und einem Digital-Analog-Umsetzer zugeführt, der daraus Videosignale für die drei Grundfarben bildet. Der Verzögerungsspeicher VSP wird mit dem jeweiligen Stand eines Zählers Z2 adressiert, der mit dem Inhalt eines Registers REG2 voreingestellt wird. Die Funktion des Verzögerungsspeichers VSP2, des Zählers Z2 und des Registers REG2 entsprechen der der Einheiten VSk'1, Z1, REG1 der Anordnung nach Figur 1. Der einzige Unterschied besteht darin, daß die Zellenbreite des Speichers VSP2 24 Bit anstatt 1 Bit des Speichers VSP1 beträgt. Entspricht die Periodendauer der dem Zähler Z2 zugeführten Taktimpulse dem Bildpunktabstand auf dem Bildschirm des Sichtgerätes SG, so kann durch Verändern der in das Register REG2 eingetragenen Zahl das mit dem Sichtgerät dargestellte Bild in Zeilenrichtung bildpunktweise verschoben werden.In FIG. 3, BSP denotes an image memory whose image data to be displayed on the screen of a display device SG. This image data are delayed in a delay memory VSP2, from a color table FT, whose Output signals have a word length of 24 bits, decoded, and a digital-to-analog converter fed, which forms video signals for the three primary colors. The delay memory VSP is addressed with the current status of a counter Z2, with the content of a register REG2 is preset. The function of the delay memory VSP2, the counter Z2 and the register REG2 correspond to those of the units VSk'1, Z1, REG1 of the arrangement according to Figure 1. The only difference is that the cell width of the memory VSP2 is 24 bits instead of 1 bit of the memory VSP1. If the period of the clock pulses fed to the counter Z2 corresponds to the pixel spacing on the screen of the display device SG, by changing the in the register REG2 registered number the image displayed with the display device in line direction be shifted pixel by pixel.

Für eine flimmerfreie Darstellung eines Bildes von 1024 x 1024 Bildpunkten ist eine Transferrate über den Verzögerungsspeicher VSP2 von mindestens 25 MBit/sec je Kanal erforderlich. D. h., innerhalb von 40 nsec müssen aus den Speicherzellen die gespeicherten Werte ausgelesen und die jeweils anliegenden eingetragen werden. Figur 4 zeigt eine Anordnung, mit der auch bei hoher Transferrate ein Verzögerungsspeicher VSP3 mit verhältnismäßig niedriger Zugriffszeit verwendet werden kann und die dennoch jede beliebige Verzögerungszeit von einem ganzzahligen Vielfachen der Taktimpulsperiode gestattet. Mit den Diagrammen nach Figur 5 ist die Funktion dieser Anordnung veranschaulicht. Uber den Eingang T ist wieder das Taktsignal a und über den Eingang E2 das zu verzögernde Eingangssignal b zugeführt. Das verzögerte Ausgangssignal 1 wird über einen Ausgang A2 abgegeben. Die Verzögerungszeit wird als Vielfaches der Taktimpulsperiode in ein Register REG4 eingetragen. Der wesentliche Unterschied zur Anordnung nach Figur 1 besteht darin, daß das Eingangssignal b nicht direkt dem Verzögerungsspeicher VSP3 zugeführt ist sondern über ein der Serien-Parallelumsetzung dienendes Schieberegister SR1, daß der Speicher VSP3 demgemäß die Eingangssignale nicht einzeln, sondern jeweils mehrere, im Ausführungsbeispiel vier, parallel speichert und daß an den Speicher VSP3 ein Schieberegister SR2 angeschlossen ist, das die parallelen Ausgangssignale des Speichers in gezielte Signale umsetzt. Da in den Speicher VSP3 jeweils vier Bit parallel eingeschrieben werden, erfolgt das Einschreiben und Auslesen mit einem Viertel der Frequenz des Taktsignals a. Die hierfür erforderlichen Signale h, g und die Zählimpulse für einen Zähler Z3 werden in einem Frequenzuntersetzer FU aus dem Taktsignal a abgeleitet. Der Zähler Z3 ist mit in einem Register REG3 enthaltenen Werten n voreinstellbar, wobei er zyklisch von 0 bis zum Wert n zählt, so daß sich eine der Anordnung nach Figur 1 entsprechende Verzögerungsschaltung ergibt.For a flicker-free display of an image with 1024 x 1024 pixels is a transfer rate via the delay memory VSP2 of at least 25 Mbit / sec required per channel. In other words, the memory cells must be removed within 40 nsec the saved values are read out and the pending values are entered. FIG. 4 shows an arrangement with which a delay memory is provided even at a high transfer rate VSP3 can be used with a relatively low access time and yet any delay time of an integral multiple of the clock pulse period allowed. The function of this arrangement is illustrated with the diagrams according to FIG. The clock signal a is again via the input T and the one to be delayed via the input E2 Input signal b supplied. The delayed output signal 1 will issued via an output A2. The delay time is expressed as a multiple of the clock pulse period entered in a register REG4. The main difference to the arrangement according to Figure 1 is that the input signal b is not directly to the delay memory VSP3 is supplied but via a shift register serving for series-parallel conversion SR1 that the memory VSP3 accordingly the input signals not individually, but in each case several, in the embodiment four, stores in parallel and that to the memory VSP3 a shift register SR2 is connected, which the parallel output signals of the memory converts it into targeted signals. Since in the memory VSP3 four Bits are written in parallel, the writing and reading are done with one Quarter of the frequency of the clock signal a. The signals h, g required for this and the counting pulses for a counter Z3 are made in a frequency divider FU derived from the clock signal a. The counter Z3 is contained in a register REG3 Values n can be preset, whereby it counts cyclically from 0 to value n, so that a delay circuit corresponding to the arrangement according to FIG. 1 results.

Deren Verzögerung kann jedoch nur in Schritten von vier Taktimpulsperioden verändert werden. Damit auch eine feinere Einstellung der Verzögerung möglich ist, ist das Schieberegister SR2 um vier Stufen erweitert, an die ein Multiplexer MUX angeschlossen ist, der das Signal von einer der Erweiterungsstufen als Ausgangssignal 1 auf den Ausgang schaltet. Im Ausführungsbeispiel hat das Schieberegister SR2 acht Stufen. Statt dessen kann auch ein siebenstufiges Register eingesetzt werden, sofern die mittlere Stufe mit einem Ausgang des Speichers VSP3 und einem Eingang des Multiplexters MUX verbunden werden kann. Der in das Register REG3 eingetragene Wert und das den Multiplexer MUX ansteuernde Signal m werden in einer Logikschaltung LG aus der in das Register REG4 eingetragenen Verzögerungszeit gebildet.However, their delay can only be in steps of four clock pulse periods to be changed. So that a finer adjustment of the delay is possible, the shift register SR2 is extended by four stages to which a multiplexer MUX is connected, which the signal from one of the expansion stages as an output signal 1 switches to the output. In the exemplary embodiment, the shift register SR2 has eight Stages. Instead, a seven-stage register can be used, provided that the middle stage with an output of the memory VSP3 and an input of the multiplexer MUX can be connected. The value entered in register REG3 and the Multiplexer MUX driving signals m are in a logic circuit LG from the in the register REG4 entered delay time formed.

Anhand der Figur 5 wird die Funktion der Anordnung nach Figur 4 näher erläutert. Mit a und b sind wieder das Takt-bzw. das Eingangssignal bezeichnet. Die einzelnen Bit des Eingangssignals sind fortlaufend numeriert, wobei das Diagramm b mit dem Bit 21 beginnt, das nach einer halben Taktperiode in das Schieberegister SR1 übernommen wird. Der Stand des Zählers Z3 werde zu diesem Zeitpunkt Null. Das Bit 21 wird mit jedem Taktimpuls im Serien-Parallelumsetzer SRl um eine Stelle weitergeschoben, wobei gleichzeitig die folgenden Bit eingetragen werden. In dem Zeitpunkt, in dem die Bit 21 bis 24 im Register SR1 enthalten sind, erzeugt der Frequenz-Untersetzer FU einen Einschreibimpuls, mit dem die genannten vier Bit in die adressierte Zelle 0 des Speichers VSP3 eingeschrieben werden. Danach gibt der Zähler Z3 die Adresse 1 auf den Adresseneingang des Speichers VSP3, so daß demnach zwei Taktimpulsperioden folgende Leseimpuls h das Auslesen der Speicherzelle 1 in die ersten vier Stufen des Schieberegisters SR2 bewirkt. Im Diagramm k, das den jeweiligen Inhalt des Schieberegisters SR2 zeigt, ist dies veranschaulicht. Nach weiteren zwei Taktimpulsperioden folgt der nächste Einschreibimpuls, und zwar zu einem Zeitpunkt, zu dem die Bit 21 bis 24, die beim letzten Schreibimpuls im Schieberegister SR1 enthalten waren, durch die folgenden Bit 25 bis 28 ersetzt sind.The function of the arrangement according to FIG. 4 is explained in more detail with reference to FIG explained. With a and b are again the clock or. denotes the input signal. The individual bits of the input signal are numbered consecutively, with the diagram b begins with bit 21, which enters the shift register after half a clock period SR1 is adopted. The status of the counter Z3 becomes zero at this point in time. That Bit 21 is shifted by one place with each clock pulse in the serial / parallel converter SRl, whereby the following bits are entered at the same time. At the time when bits 21 to 24 are contained in register SR1, generated by the frequency divider FU sends a write-in pulse that transfers the four bits mentioned into the addressed cell 0 of the VSP3 memory. Then the counter Z3 gives the address 1 to the address input of the memory VSP3, so that accordingly two clock pulse periods The following read pulse h reads out memory cell 1 in the first four stages of the shift register SR2 causes. In diagram k, the respective contents of the shift register SR2 shows this is illustrated. After a further two clock pulse periods follows the next write-in pulse at a point in time at which bits 21 to 24, which were contained in the shift register SR1 at the last write pulse the following bits 25 to 28 have been replaced.

Es werden also diese vier folgenden Bit in die Speicherzelle 1 (siehe Diagramm j) eingetragen. Danach erzeugt der Zähler Z3 die Adresse 0. Mit dem folgenden Leseimpuls werden die Bit 21 bis 24 in das Schieberegister SR2 übernommen, und zwar in die vier ersten Stufen, die durch die vier vorhergehenden Taktimpulse freigemacht wurden. Mit dem nächsten Schreibimpuls werden die Bit 29 bis 32 in die Speicherzelle 0 eingetragen (Diagramm i) und mit dem nächsten Leseimpuls Bit 25 bis 28 aus der Zelle 1 in das Schieberegister SR2 übertragen (siehe Diagramme f und j). Währenddessen wurde das Bit 21 durch das Schieberegister SR2 geschoben. Unter der Annahme, daß der Multiplexer MUX so geschaltet ist, daß er den Inhalt der vorletzten Stelle auf den Ausgang schaltet (siehe schraffierte Zeile im Diagramm k und Ausgangssignal 1), wird das Bit 21 13 Taktimpulse nach seinem Auftreten am Eingang des Schieberegisters SR1 als Ausgangssignal abgegeben. Diese Verzögerungszeit wird erreicht, wenn n = 1 und m = 2 ist, d. h., wenn der Zählerstand zwischen 0 und 1 wechselt und der Multiplexer die zweitletzte Stufe des Schieberegisters SR2 mit dem Ausgang verbindet. Die Minimalverzögerung beträgt im Ausführungsbeispiel sieben Taktimpulsperioden, die bedingt sind durch die Verzögerungen im Schieberegister SR1, im Speicher VSP3 und im Schieberegister SR2, wenn der Multiplexer MUX die viertletzte Stelle des Registers SR2 auf den Ausgang schaltet. In diesem Falle ist n = m = 0.So these four following bits are stored in memory cell 1 (see Diagram j) entered. The counter Z3 then generates the address 0. With the following Read pulse, bits 21 to 24 are transferred to the shift register SR2, namely into the first four stages, cleared by the four previous clock pulses became. With the next write pulse, bits 29 to 32 are stored in the memory cell 0 is entered (diagram i) and bits 25 to 28 from the Transfer cell 1 to shift register SR2 (see diagrams f and j). Meanwhile Bit 21 was shifted through the shift register SR2. Assuming that the multiplexer MUX is connected so that it reads the content of the penultimate digit on the output switches (see hatched line in diagram k and output signal 1), bit 21 becomes 13 clock pulses after its occurrence at the input of the shift register SR1 issued as an output signal. This delay time is reached when n = 1 and m = 2, i.e. i.e. when the count changes between 0 and 1 and the multiplexer connects the penultimate stage of the shift register SR2 to the output. The minimum delay is in the exemplary embodiment seven clock pulse periods, which are due to the delays in the shift register SR1, in the memory VSP3 and in the shift register SR2, if the multiplexer MUX has the fourth to last position of the register SR2 on the output switches. In this case n = m = 0.

Sind auch Verzögerungszeiten von null bis sechs Taktimpulsperioden erwünscht, kann dies dadurch erreicht werden, daß das Schieberegister SR1 um zwei Stufen erweitert wird und an seine Ausgänge ein Multiplexer angeschlossen ist, der wahlweise das Ausgangssignal einer Stufe auf den Ausgang schaltet. Ohne diese Erweiterung sind die einstellbaren Verzögerungszeiten VZ = 7 + 4 x n + m, wobei n eine ganzzahlige Zahl = 0 und m eine ganze Zahl zwischen 0 und 3 ist. Die Logikschaltung LG ermittelt die Zahl n dadurch, daß sie den ganzzahligen Anteil des Ausdrucks Vz - Vmin/p bildet, worin V z die gewünschte Verzögerungszeit und Vmin die minimale Verzögerungszeit jeweils in Taktimpulsperioden ist und p die Kapazität der Zellen des Speichers VSP3 ist. Im Ausführungsbeispiel ist Vmin = 7 und p = 4. m ist der verbleibende Rest.Are also delay times from zero to six clock pulse periods if desired, this can be achieved in that the shift register SR1 by two Stages is expanded and a multiplexer is connected to its outputs, the optionally switches the output signal of a stage to the output. Without this extension are the adjustable delay times VZ = 7 + 4 x n + m, where n is an integer Number = 0 and m is an integer between 0 and 3. The logic circuit LG determined the number n in that it forms the integral part of the expression Vz - Vmin / p, where V z is the desired delay time and Vmin is the minimum delay time in each case in clock pulse periods and p is the capacity of the cells of the memory VSP3 is. In the exemplary embodiment, Vmin = 7 and p = 4. m is the remainder.

4 Patentansprüche 5 Figuren - - Leerseite - -4 claims 5 figures - - Blank page - -

Claims

Claims 1. Circuit arrangement for delaying binary signals with a memory in which the signals to be delayed are entered and from which they are read out again from a predetermined number of clock pulses, g e k e n n -z e i c h n e t d u r c h a presettable address counter (Z1), the clock pulses (a) summed up that are synchronous with the signals to be delayed (b), the cyclic those between an initial value (13) and an end value (15), of which at least one which is adjustable, supplies lying counter readings as addresses to the memory (VSP1); the memory (VSP1) gives the content of the addressed memory cell as a delayed one Signal (d) and stores the signal to be delayed in the same Storage cell.

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the memory cells each store several bits in parallel and the memory (VSP3) is preceded by a serial-parallel converter (SR1) and a parallel-serial converter (SR2) is connected downstream.

3. Circuit arrangement according to claim 2, d a d u r c h g e k e n n shows that the shift register (SR2) forming the parallel-serial converter is extended by stages, the number of which is equal to the number of parallel in memory (VSP3) stored bit and of which is equal to the number of parallel in memory (VSP 3) stored bit and the delayed signal can be removed via a multiplexer (MUX) is.

4. Use of one of the circuit arrangements according to the claims 1 to 3 for moving on the screen by using the line grid method - working vision devices, which do not indicate that the delayed Signals are signals that characterize the brightness of pixels.