DE3426047C2

DE3426047C2 -

Info

Publication number: DE3426047C2
Application number: DE19843426047
Authority: DE
Inventors: Dieter Dipl.-Ing. Seeger (Fh), 7241 Eutingen, De
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1984-07-14
Filing date: 1984-07-14
Publication date: 1989-04-06
Also published as: DE3426047A1

Description

Die Erfindung betrifft eine Codefehlererkennungsschaltung für ein digitales Nachrichtenübertragungssystem, bei dem ein binärer Blockcode mit beschränkter Disparität verwendet wird.The invention relates to a code error detection circuit for a digital messaging system in which a binary block code with limited disparity is used becomes.

Eine derartige Schaltung ist bekannt aus "Frequenz", 34 (1980) 2, Seite 45 ff. diese bekannte Schaltung zählt fortlaufend die sogenannte "laufende digitale Summe" (LDS), auch akkumulierte Disparität genannt, und gibt dann einen Fehlerimpuls ab, wenn diese laufende digitale Summe einen zulässigen Wertebereich nach oben oder unten überschreitet. Beim 5B6B-Code müssen hierzu 7 verschiedene zulässige LDS-Werte in der Schaltung dargestellt und mit den beiden Schranken verglichen werden. Diese bekannte Lösung bedeutet einen beträchtlichen Aufwand an Digitalschaltkreisen und eine verhältnismäßig hohe Leistungsaufnahme. Such a circuit is known from "frequency", 34 (1980) 2, page 45 ff. This known circuit counts continuously the so-called "running digital sum" (LDS), also called accumulated disparity, and then gives one Error pulse from when this running digital sum one permissible range of values up or down. The 5B6B code requires 7 different permissible LDS values shown in the circuit and with the two Barriers are compared. This known solution means a considerable amount of digital circuits and a relatively high power consumption.

Zur Vermeidung dieser Nachteile ist im gleichen Artikel eine analoge Fehlererkennungsschaltung angegeben, die jedoch die allgemein bekannten Nachteile der Analogtechnik aufweist und daher nicht wünschenswert ist.To avoid these disadvantages, there is one in the same article Analog error detection circuit specified, but the has generally known disadvantages of analog technology and is therefore not desirable.

Es ist daher die Aufgabe, eine digitale Codefehlererkennungsschaltung für ein digitales Nachrichtenübertragungssystem mit einem binären Blockcode mit beschränkter Disparität anzugeben, die einen geringeren Schaltungsaufwand und eine geringere Leistungsaufnahme als die bekannte Schaltung hat.It is therefore the task of a digital code error detection circuit for a digital message transmission system with a binary block code with limited disparity, which requires less circuitry and one has lower power consumption than the known circuit.

Die Aufgabe wird mit den im Patentanspruch 1 angegebenen Mitteln gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.The task is with those specified in claim 1 Means solved. Further training results from the Subclaims.

Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläuert. Es zeigenThe invention will now be used, for example, with reference to the drawings explained in more detail. Show it

Fig. 1 ein Logikschaltbild der erfindungsgemäßen Schaltung und Fig. 1 is a logic diagram of the circuit according to the invention and

Fig. 2 einige Taktimpulsfolgen und Signalimpulsfolgen zu deren Erläuterung. Fig. 2 shows some clock pulse sequences and signal pulse sequences to explain them.

Die erfindungsgemäße Schaltung nach Fig. 1 wird im folgenden am Beispiel der Disparitätseigenschaften des 5B6B-Codes erläutert, jedoch ist die Erfindung auch auf andere binäre Blockcodes mit beschränkter Disparität ohne weiteres anwendbar. Es müssen lediglich als Kriterium dafür, ob beim empfangenen binären Signal ein Codefehler vorliegt, die speziellen Disparitätseigenschaften des jeweiligen Codes zugrundegelegt werden. The inventive circuit according to Fig. 1 will be explained below using the example of Disparitätseigenschaften the 5B6B codes, but the invention is also applicable to other binary block codes with limited disparity readily. The special disparity properties of the respective code must merely be used as a criterion for whether there is a code error in the received binary signal.

Wie beim Stand der Technik prüft auch die neue Schaltung das empfangene binäre Signal daraufhin, ob es hinsichtlich der Disparität mit dem zugrundeliegenden Code übereinstimmt, jedoch untersucht sie nicht die laufende digitale Summe des binären Empfangssignals, sondern Eigenschaften zweier Hilfssignale, die derart vom binären Empfangssignal abgeleitet sind, daß auch sie eine Information über dessen Disparität beinhalten, die aber leichter schaltungsmäßig auf Codefehler überprüfbar ist als die laufende digitale Summe.As with the prior art, the new circuit also checks this received binary signal as to whether it is regarding the Disparity matches the underlying code, however it does not examine the current digital sum of the binary received signal, but properties of two auxiliary signals, which are derived in this way from the binary received signal are that they too are information about its disparity include, but more circuitry for code errors can be checked as the running digital sum.

Zur Erläuterung der Schaltlogik nach Fig. 1 ist in Fig. 2 in Zeile b ein Beipsiel eines binären Signals dargestellt. Die erwähnten Hilfssignale, die erfindungsgemäß vom Datensignal abgeleitet und anschließend zur Erkennung eines Codefehlers ausgewertet werden, sind die in den Zeilen c und d dargestellten Impulsfolgen S 1 und S 2. Diese werden wie folgt gebildet: Beginnend von irgendeinem Bit des binären Signals wird jedes zweite Bit der Folge daraufhin geprüft, ob es positiv ist. Falls ja, entsteht bei jedem dieser positiven Bits ein Impuls der Impulsfolge S 1. In entsprechender Weise wird von den übrigen Bits auch jedes zweite Bit daraufhin überprüft, ob es negativ ist. Falls ja, ergibt sich bei jedem dieser negativen Bits ein Impuls der Impulsfolge S 2. Um diese beiden elementfremden Mengen von Bits sprachlich voneinander unterscheiden zu können, werden im folgenden die Bits der einen Menge als die an geradzahligen Stellen befindlichen Bits und die Bits der anderen Menge als die an ungeradzahligen Stellen befindlichen Bits bezeichnet. Als Grundlage für diese Bezeichungsweise sind in Fig. 2 in Zeile a die Bits des dargestellten binären Signals fortlaufend numeriert. Im vorliegenden Beispiel sind an folgenden geradzahligen Stellen des binären Signals die Bits positiv:
An den Stellen 2, 8, 14, 16, 18, 20, 22, 24, so daß diese Impulsfolge genau an diesen Stellen ihre Impulse aufweist. An den ungeradzahligen Stellen 3, 13 und 17 hat das binäre Signal (mit dem Buchstaben C in Zeile b bezeichnet) negative Bits, so daß genau an diesen Stellen die Impulsfolge S 2 Impulse aufweist. Diese beiden Impulsfolgen repräsentieren, wie noch erläuert wird, zusammen Disparitätseigenschaften des binären Empfangssignals, die zur Fehlererkennung mit Disparitätseigenschaften des zugrundeliegenden Codes überprüft werden.To illustrate the switching logic according to FIG. 1, an example of a binary signal is shown in line b in FIG. 2. The auxiliary signals mentioned, which according to the invention are derived from the data signal and then evaluated to detect a code error, are the pulse sequences S 1 and S 2 shown in lines c and d. These are formed as follows: Starting from any bit of the binary signal, every second bit of the sequence is checked to determine whether it is positive. If so, each of these positive bits produces a pulse of the pulse train S 1 . In a corresponding manner, every other bit of the remaining bits is also checked for whether it is negative. If so, each of these negative bits results in a pulse of the pulse train S 2 . In order to be able to linguistically distinguish these two non-elementary sets of bits from one another, the bits of the one set are referred to below as the bits located at even positions and the bits of the other set as the bits located at odd positions. As the basis for this designation, the bits of the binary signal shown are numbered consecutively in line a in FIG. 2. In the present example, the bits are positive at the following even-numbered positions of the binary signal:
At points 2, 8, 14, 16, 18, 20, 22, 24, so that this pulse sequence has its pulses at precisely these points. At the odd-numbered positions 3, 13 and 17, the binary signal (denoted by the letter C in line b) has negative bits, so that precisely at these points the pulse sequence S has 2 pulses. As will be explained below, these two pulse sequences together represent disparity properties of the binary received signal, which are checked for error detection with disparity properties of the underlying code.

Es ist wesentlich, folgendes festzustellen: Jede der beiden Impulsfolgen S 1 und S 2 hängt direkt davon ab, auf welche Weise die Numerierung nach Zeile a erfolgt ist. Würde man diese Numerierung um 1 verschieben, so wären die an geradzahliger Stelle befindlichen Bits, die daraufhin überprüft werden, ob sie positiv sind, genau die anderen Bits als die bisherigen und umgekehrt, so daß die Impulsfolgen S 1 und S 2 ihre Impulse an ganz anderen Stellen hätten. Dies spielt aber für die Fehlererkennung überhaupt keine Rolle, weil, was noch erläutert wird, zur Fehlererkennung lediglich der Unterschied in den Impulszahlen beider Impulsfolgen und nicht die Impulszahl von nur einer der beiden zugrundegelegt wird. Dies bedeutet, daß es nicht darauf ankommt, welche der beiden Bitmengen daraufhin überprüft wird, ob die Bits positiv sind und welche der beiden Bitmengen daraufhin überprüft wird, ob ihre Bits negativ sind.It is essential to determine the following: each of the two pulse sequences S 1 and S 2 depends directly on the way in which the numbering according to line a was carried out. If one were to shift this numbering by 1, the even-numbered bits, which are then checked to see whether they are positive, would be exactly the other bits than the previous ones and vice versa, so that the pulse trains S 1 and S 2 have their pulses as a whole other places. However, this is irrelevant for error detection because, as will be explained below, error detection is based solely on the difference in the pulse numbers of the two pulse sequences and not the pulse number of only one of the two. This means that it does not matter which of the two sets of bits is checked for whether the bits are positive and which of the two sets of bits is checked for whether their bits are negative.

Die Anzahl der Impulse der Impulsfolge S 1 gibt an, wieviel Bits der einen Bitmenge positiv sind, und die Anzahl der Impulse der Impulsfolge S 2 gibt an, wieviele Bits der anderen Bitmenge negativ sind. Der Unterschied beider Anzahlen ist, wie unmittelbar einzusehen ist, ein direktes Maß für die Disparität des empfangenen binären Signals. The number of pulses of the pulse train S 1 indicates how many bits of the one bit set are positive, and the number of pulses of the pulse train S 2 indicates how many bits of the other bit set are negative. The difference between the two numbers, as can be seen immediately, is a direct measure of the disparity of the binary signal received.

Diese beiden Impulsfolgen S 1 und S 2 haben nun folgende Eigenschaften: Der Unterschied in ihrer Impulsanzahl, d. h. der Zählwert, der sich ergeben würde, wenn man einen Vorwärts-Rückwärts-Zähler mit jedem Impuls der einen Impulsfolge in die eine Richtung und mit jedem Impuls der anderen Impulsfolge in die andere Richtung zählen lassen würde, bewegt sich beim 5B6B-Code in engeren Grenzen als dies die laufende digitale Summe tut. Der Unterschied der Impulszahlen der wie beschrieben gebildeten Impulsfolgen bewegt sich innerhalb des Bereiches +1 und -2, wogegen die laufende digitale Summe innerhalb des Bereiches +2 bis -4 variiert. Hinsichtlich des Schaltungsaufwands bedeutet dies, daß zur Darstellung der zulässigen Werte eine erhebliche vereinfachte Zähleinrichtung verwendet werden kann.These two pulse trains S 1 and S 2 now have the following properties: The difference in their number of pulses, ie the count that would result if one were to use an up-down counter with each pulse of the one pulse train in one direction and with each pulse of the other pulse train would count in the other direction, the 5B6B code moves within narrower limits than the current digital sum does. The difference in the pulse numbers of the pulse sequences formed as described moves within the range +1 and -2, whereas the running digital sum varies within the range +2 to -4. With regard to the circuit complexity, this means that a considerably simplified counting device can be used to display the permissible values.

Bezogen auf die wie beschrieben gebildeten Impulsfolgen S 1 und S 2 hat der 5B6B-Code die Eigenschaft, daß der Unterschied in den Impulszahlen, beginnend von irgendeinem Wert im zulässigen Bereich, in keiner Richtung um mehr als 4 Schritte sich ändert. Genau diese Eigenschaft ist das Kriterium, das der Fehlererkennungsschaltung nach Fig. 1 zugrundeliegt.With regard to the pulse sequences S 1 and S 2 formed as described, the 5B6B code has the property that the difference in the pulse numbers, starting from any value in the permissible range, does not change in any direction by more than 4 steps. Exactly this property is the criterion on which the error detection circuit according to FIG. 1 is based.

Nachstehend wird der als Auswerteschaltung bezeichnete Teil der Fehlererkennungsschaltung nach Fig. 1 erläutert, der aufgrund der beschriebenen Impulsfolgen S 1 und S 2 im Fehlerfalle den Codefehlerimpuls abgibt. Die Eingangsschaltung, die lediglich dazu dient, die Impulsfolgen S 1 und S 2 vom binären Empfangssignal und vom Takt abzuleiten, wird an späterer Stelle erläutert. The part of the error detection circuit shown in FIG. 1, referred to as the evaluation circuit, which emits the code error pulse in the event of an error based on the pulse sequences S 1 and S 2 described, is explained below. The input circuit, which is only used to derive the pulse trains S 1 and S 2 from the binary received signal and from the clock, will be explained later.

Die beiden Impulsfolgen S 1 und S 2 werden zwei ebenso bezeichneten Steuereingängen eines 4stufigen Schieberegisters 1 zugeführt. Die an diesen Steuereingängen anliegenden logischen Pegel steuern die Schiebeoperationen im Schieberegister 1, wobei ein logischer Pegel "1" am Eingang S 1 bei gleichzeitigem logischen Pegel "0" am Eingang S 2 eine Schiebeoperation des Registerinhalts nach links steuert, die mit der positiven Flanke des Takts T ausgeführt wird. Entsprechend steuert ein logischer Pegel "1" am Eingang S 2 bei gleichzeitigem logischen Pegel "0" am Eingang S 1 eine Schiebeoperation nach rechts, die ebenfalls mit der positiven Flanke des Takts T ausgeführt wird. Ein Dateneingang zum Schieben von links ist mit DL und ein Dateneingang zum Schieben von rechts ist mit DR bezeichnet. Die vier Ausgänge der Schieberegisterstufen sind mit Q 0 bis Q 3 bezeichnet. Ein solches Schieberegister ist beispielsweise das mit der Typenbezeichnung MC10H141 von Motorola.The two pulse sequences S 1 and S 2 are supplied to two control inputs of a 4-stage shift register 1, which are also designated. The logic levels present at these control inputs control the shifting operations in shift register 1 , whereby a logic level "1" at input S 1 with simultaneous logic level "0" at input S 2 controls a shifting operation of the register content to the left, which with the positive edge of the Clock T is executed. Correspondingly, a logic level "1" at input S 2, with a logic level "0" at input S 1, controls a shift operation to the right, which is also carried out with the positive edge of clock T. A data input for pushing from the left is denoted by DL and a data input for pushing from the right is denoted by DR . The four outputs of the shift register stages are labeled Q 0 to Q 3 . Such a shift register is, for example, the type MC10H141 from Motorola.

Im Anfangszustand hat jedes der vier Bits des Schieberegisters den Binärwert 1. Der Inhalt des Schieberegisters wird, gesteuert von den Impulsfolgen S 1 und S 2, nach links oder rechts verschoben, während an den Eingängen DR und DL ein logischer Pegel "0" liegt. Dies bedeutet, daß mit jeder Schiebeoperation das äußere Bit am einen oder anderen Ende des Schieberegisterinhalts den Binärwert 0 erhält. Sobald die Impulszahl einer der beiden Impulsfolgen S 1 und S 2 die Impulszahl der anderen Impulsfolge um vier übersteigt (im gezeigten Beispiel beim Bit Nr. 22), haben alle vier Bits des Schieberegisters den Binärwert 0, und da ein Unterschied in den Impulszahlen der beiden Impulsfolgen von vier im Widerspruch zu den Codierungsregeln des 5B6B-Codes steht, bedeutet dieser Zustand einen Codefehler. Zur Decodierung dieses Zustandes sind die vier Ausgänge Q 0 bis Q 3 mit Eingängen einer ODER-Schaltung 2 verbunden, so daß deren logischer Ausgangspegel auf 0 geht, sobald sämtliche Eingangssignale den logischen Pegel "0" angenommen haben.In the initial state, each of the four bits of the shift register has the binary value 1. The content of the shift register is shifted to the left or right, controlled by the pulse trains S 1 and S 2 , while a logic level "0" is present at the inputs DR and DL . This means that with each shift operation the outer bit at one end or the other of the shift register contents receives the binary value 0. As soon as the pulse number of one of the two pulse trains S 1 and S 2 exceeds the pulse number of the other pulse train by four (in the example shown at bit no. 22), all four bits of the shift register have the binary value 0, and there is a difference in the pulse numbers of the two If pulse trains of four contradict the coding rules of the 5B6B code, this state means a code error. To decode this state, the four outputs Q 0 to Q 3 are connected to inputs of an OR circuit 2 , so that its logic output level goes to 0 as soon as all input signals have reached the logic level "0".

Beim Übergang des Ausgangspegels der ODER-Schaltung 2 von 1 auf 0 wird eine nachgeschaltete monostabile Kippschaltung 3 getriggert werden, die daraufhin in ihrem Q-Ausgang einen positiven Fehlerimpuls vorgegebener Dauer (z. B. 500 µs) abgibt. Damit nach Beendigung dieses Fehlerimpulses die Fehlererkennungsschaltung noch für eine kurze Zeit gesperrt und während dieser Zeit in ihren Anfangszustand zurückgesetzt werden kann, ist eine weitere monostabile Kippschaltung 4 vorgesehen, die durch die positive Flanke des -Ausgangssignals der monostabilen Kippschaltung 3, d. h. mit der negativen Flanke des Fehlerimpulses, getriggert wird und für eine vorgegebene Zeit an ihrem Q-Ausgang ein logisches 1-Signal abgibt. Dieses 1-Signal wird einem Eingang der ODER-Schaltung 2 zugeführt und verhindert somit während dieser Zeit einen eventuellen 1-0-Übergang an deren Ausgang, der einen erneuten Fehlerimpuls auslösen würde. Außerdem liegt dieses 1-Signal am Eingang DL des Schieberegisters 1 und über eine ODER-Schaltung 5 an dessen Steuereingang S 2. Dies bedeutet, daß mit jeder positiven Flanke des Takts T ein 1-Bit vom Eingang DL von links nach rechts in das Schieberegister 1 hineingeschoben wird, wenn nicht gleichzeitig mit den positiven Flanken des Takts T auch das Steuersignal am Eingang S 1 positiv ist. Da die Impulsfolge S 1 maximal bei jedem zweiten Bit einen positiven Impuls haben kann, besteht in jedem Falle eine ausreichende Wahrscheinlichkeit, daß während der durch das 1-Signal am Q-Ausgang der bistabilen Kippstufe 4 betimmten Zeit das Schieberegister 1 in seinen Anfangszustand zurückgesetzt wird, bei dem sämtliche 4 Bits den Binärzustand 1 haben. Nach Ablauf dieser Zeit wird die ODER-Schaltung 2 wieder für die Ausgangssignale Q 0 bis Q 3 des Schieberegisters freigegeben, liegt wieder an beiden Eingängen DR und DL der logische Pegel 0 und werden die Schiebeoperationen wieder ausschließlich durch die Impulsfolgen S 1 und S 2 gesteuert, so daß die Fehlerer kennungsschaltung auf erneute Codefehler ansprechen kann.When the output level of the OR circuit changes2nd from 1 to 0 becomes a downstream monostable multivibrator3rd are triggered, which then in theirQ-Output a positive one Emits an error pulse of a predetermined duration (e.g. 500 µs). In order to after the end of this error pulse the error detection circuit locked for a short while and while reset to its initial state during this time is another monostable multivibrator4th intended, by the positive edge of the -Output signal the monostable multivibrator3rd, d. H. with the negative Edge of the error pulse, is triggered and for a given time on yourQ-Output a logic 1 signal delivers. This 1 signal becomes an input of the OR circuit 2nd fed and thus prevented during this Time a possible 1-0 transition at their exit, which would trigger another error pulse. Furthermore is this 1 signal at the inputDL of the shift register1 and via an OR circuit5 at its control inputS 2nd. This means that with every positive edge of the clockT a 1 bit from the inputDL from left to right in that Shift register1 is pushed in, if not at the same time with the positive edges of the clockT that too Control signal at the inputS 1 is positive. Because the pulse trainS 1 have a maximum of one positive pulse every second bit there is a sufficient probability in any case that during the by the 1 signal onQ- Exit the bistable flip-flop4th specified the shift register1 is reset to its initial state in which all 4 bits the binary state1 to have. After this time becomes the OR circuit2nd again for the output signalsQ 0 toQ 3rd of the shift register is released again two entrancesDR andDL the logic level 0 and the shifting operations again exclusively through the Pulse sequencesS 1 andS 2nd controlled so that the error identification circuit can respond to new code errors.

Selbstverständlich kann die Schaltung auch so betrieben werden, daß im Anfangszustand die Bits des Schieberegisters den Binärzustand 0 haben und während der Fehlerüberwachung an den Eingängen DR und DL der logische Pegel "1" angelegt wird. Wesentlich ist nur, daß durch die Schiebeoperationen der eine Binärzustand schrittweise durch den anderen Binärzustand ersetzt wird und der vollständige Ersatz als das den Fehlerimpuls auslösende Ereignis ausgewertet wird.Of course, the circuit can also be operated so that the bits of the shift register have the binary state 0 in the initial state and the logic level "1" is applied to the inputs DR and DL during error monitoring. It is only essential that the shifting operations gradually replace one binary state with the other binary state and the complete replacement is evaluated as the event triggering the error pulse.

Nachstehend wird die dem Schieberegister 1 vorgeschaltete Eingangsschaltung erläutert, die vom binären Empfangssignal mit Hilfe des zugehörigen Takts die beschriebenen Impulsfolgen S 1 und S 2 ableitet. Der Takt des binären Empfangssignals, der in Fig. 2 in der Zeile e gezeigt ist, gelangt auf den Takteingang eines D-Flipflops 6, dessen -Ausgang mit dem D-Eingang verbunden ist. Dieses D-Flipflop liefert an seinem -Ausgang einen Takt B mit der halbierten Taktfrequenz, der in Fig. 2 in der Zeile f dargestellt ist, und an seinen Q-Ausgang den dazu invertierten Takt A (nicht gezeigt in Fig. 2). An einem zweiten Eingang der Fehlererkennungsschaltung, der die Bezeichnung "Daten" trägt, liegt das binäre Empangssignal C. Durch logische Verknüpfung des Takts B mit dem binären Empfangssignal C in einer NOR-Schaltung 7 entsteht die bereits beschriebene Impulsfolge S 2, und durch logische Verknüpfung des Takts A mit dem in einer Invertierschaltung 8 invertierten Datensignal C in einer weiteren NOR-Schaltung 9 entsteht die bereits beschriebene Impulsfolge S 1. Die Impulsfolge S 2 gelangt über die ODER-Schaltung 5 zum Steuereingang S 2 des Schieberegisters 1.Below is the shift register1 upstream Input circuit explained by the binary receive signal the pulse sequences described with the help of the associated clock S 1 andS 2nd derives. The clock of the binary received signal, the inFig. 2 shown in line e arrives to the clock input of a D flip-flop 6, the -Exit is connected to the D input. This D flip-flop delivers at his -Output one barB with the halved clock frequency, the inFig. 2 is shown in line f, and hisQOutput the inverted clockA (Not shown inFig. 2). At a second input of the error detection circuit, which is called "data", lies the binary reception signalC.. By logical connection of the beatB with the binary receive signalC. in a NOR circuit7 arises the one already described Pulse trainS 2nd, and by logically linking the clockA with that in an inverter circuit8th inverted data signal C. in another NOR circuit9 emerges the pulse sequence already describedS 1. The pulse trainS 2nd reached via the OR circuit5 to the control inputS 2nd of Shift registers1.

Bezeichnet man, wie dies in Fig. 2 der Fall ist, die mit den Taktimpulsen des Takts B zeitlich zusammenfallenden Bits des binären Empfangssignals C als die an geradzahligen Stellen befindlichen, so markieren die Impulse der Impulsfolge S 1, wie leicht nachzuprüfen ist, die positiven unter diesen Bits. Ebenso leicht kann man nachprüfen, daß bei der gleichen Bezeichnungsweise die positiven Impulse der Impulsfolge S 2 die negativen Bits unter den an ungeradzahliger Stelle befindlichen Bits des binären Empfangssignals C markieren. Da, wie oben erwähnt, die Numerierung der Bits beliebig wählbar ist, d. h. die beiden elementfremden Bitmengen gegeneinander vertauschbar sind, könnte ebenso gut das binäre Empfangssignal C mit dem Takt A und das invertierte binäre Empfangssignal mit dem Takt B verknüpft werden.If, as is the case in FIG. 2, the bits of the binary received signal C coinciding with the clock pulses of clock B as those at even-numbered locations, the pulses of the pulse sequence S 1 mark the positive ones, as can be easily checked among these bits. It is just as easy to check that, with the same designation, the positive pulses of the pulse train S 2 mark the negative bits among the bits of the binary received signal C located at an odd number. Since, as mentioned above, the numbering of the bits can be selected as desired, that is to say the two sets of bits that are not related to the element can be interchanged, the binary received signal C could also be linked to the clock A and the inverted binary received signal to the clock B.

Die beschriebene Fehlererkennungsschaltung hat zusätzlich zu den aus der Aufgabenstellung ersichtlichen Vorteilen einen weiteren wesentlichen Vorteil gegenüber der Fehlererkennungsschaltung nach dem Stand der Technik: Da beim Stand der Technik die Zählung der laufenden digitalen Summe innerhalb der Zulässigkeitsgrenzen kontinuierlich weiterläuft, werden nach Erkennung eines Fehlers weitere Fehler erkannt, die jedoch keinen neuen Codefehler bedeuten, sondern lediglich die Folge des ersten erkannten Codefehlers sind. Diese sogenannten Folgefehler müssen bei der Bestimmung der Fehlerhäufigkeit außer Betracht gelassen werden, was bedeutet, daß nach einer ersten Fehlererkennung die Fehlererkennungsschaltung eine beträchtliche Zeit gesperrt werden muß, um die Anzeige von Folgefehlern zu vermeiden. The described error detection circuit also has to the advantages evident from the task another significant advantage over the error detection circuit according to the state of the art: technology, the counting of the running digital sum within the permissibility limits continue to run, further errors are recognized after detection of an error, which, however, do not mean a new code error, but only are the result of the first detected code error. These So-called consequential errors must be used when determining the frequency of errors be disregarded, which means that after a first error detection, the error detection circuit a considerable amount of time has to be blocked in order to Avoid displaying subsequent errors.

Dagegen wird die erfindungsgemäße Schaltung, wie beschrieben, nach der Erkennung eines Fehlers wieder in ihren Anfangszustand zurückgesetzt und beginnt dann erneut, das binäre Empfangssignal hinsichtlich Codefehlern zu überprüfen, wobei der zuvor festgestellte Zustand des Empfangssignals keinerlei Rolle mehr spielt. Das Problem der Folgefehler ist also vermieden. Aus diesem Grunde ist es möglich, die Sperrzeit der Fehlererkennungsschaltung nach der Abgabe eines Fehlerimpulses auf die mininmale Zeit zu verkürzen, die zum Rücksetzen in den Anfangszustand notwendig ist, und damit die Möglichkeit einer genauen Fehlerhäufigkeitsbestimmung zu verbessern.In contrast, the circuit according to the invention, as described, after the detection of an error in its initial state reset and then starts again check binary received signal for code errors, the previously determined state of the received signal doesn't matter anymore. The problem of consequential errors is avoided. For this reason it is possible the blocking time of the error detection circuit after delivery to shorten an error pulse to the minimum time, those necessary to reset to the initial state is, and thus the possibility of an accurate error frequency determination to improve.

Claims

1. Code An error detection circuit for a digital communication system in which a binary block code is used with limited disparity, characterized in that - they an input circuit (6, 7, 8, 9) which from the binary receive signal (C) having a first (S 1 ) and a second pulse train (S 2 ), the pulses of the one pulse train (S 1 ) being the positive bits located under the even-numbered digits of the binary received signal and the pulses of the other pulse train (S 2 ) being the negative ones under those at odd-numbered places Mark bits,
- That it contains an evaluation circuit ( 1, 2, 3 ) which emits a code error pulse if the pulse numbers of the two pulse trains differ from one another by a predetermined number n and
- That it contains a circuit part ( 4, 5, 2 ) that resets the evaluation circuit after the error pulse has been given in an initial state.

2. Device according to claim 1, characterized in that the evaluation circuit ( 1, 2, 3 ) contains an n- bit shift register ( 1 ) with a controllable shift direction, the content of which in the initial state has a binary state, on the two of which, for the two Provided shifting directions, parallel inputs (DL, DR) in the operating state, a binary signal of the other binary state is present, that the shift in the two shifting directions is controlled by the two pulse trains (S 1 , S 2 ), and that it emits the error pulse if none of the Bits of the shift gate ( 1 ) have more of a binary state.

3. Device according to claim 1, characterized in that the evaluation circuit ( 1, 2, 3 ) contains a first monostable multivibrator ( 3 ) which determines the duration of the error pulse and that the evaluating circuit ( 1, 2, 3 ) resetting circuit part ( 4, 5, 2 ) contains a second monostable multivibrator ( 4 ) whose output signal blocks the evaluation device ( 1, 2, 3 ) for a predetermined time after the end of the error pulse and at the same time resets it to its initial state.