DE3425024A1

DE3425024A1 - Serial tetrad adder/subtractor in excess-3 code with decimal inputs and decimal outputs

Info

Publication number: DE3425024A1
Application number: DE19843425024
Authority: DE
Inventors: Paul 7032 Sindelfingen Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1984-07-06
Filing date: 1984-07-06
Publication date: 1986-02-06

Abstract

This tetrad adder/subtractor exhibits as main circuit a dual tetrad adder 1 which processes excess-3 coded decimal numbers. This adder/subtractor thus has two input code conversion circuits 5 and 6 which convert decimal-1-of-10-coded decimal numbers into excess-3-coded decimal numbers and an output code conversion circuit 9 which converts BCD-8421-coded decimal numbers into decimal-1-of-10-coded decimal numbers. The advantage according to the invention is that a very simple correction circuit 2 can be used which only consists of 3 dual half subtractors and a residual circuit 27. The additions are thus effected in the normal manner and the subtractions are effected by means of additive subtraction. During the subtraction, the B inputs are the minuend inputs and the A inputs are the subtrahend inputs. The drive potential for the carry input n is supplied by the circuit 8. <IMAGE>

Description

Paul Merkle ..-"Eschenbrunnlestr.4-8
SindelfingenPaul Merkle ..- "Eschenbrunnlestr. 4-8
Sindelfingen

Serial tetrad-adder-subtracter

im Exzeß-$-Gode mit Dezimal-Eingängen und Dezimal-Ausgangenin excess - $ code with decimal inputs and decimal outputs

Gegenstand der Erfindung ist ein serielles elektronisches Tetraden-Addier-Sub,trahierwerk im Exzeß-3-Gode mit Dezimal-Singängen und Dezimal-Ausgangen, das von Addition auf Subtraktion umschaltbar ist und von Subtraktion auf Addition umschaltbar ist und dessen Haupt-Schaltung aus Addier-Schaltungen besteht. Die Additionen erfolgen bei diesem seriellen Tetraden-Addier-Subtrahierwerk auf normale V/eise und die SuD-traktionen nach dem bekannten Neuner-Komplementzahl-Addierverfahren, das bei Verwendung der Exzeß-3-Codierung den Vorteil aufweist, daß als Komplement-Schaltung eine Negier-Komplement-Schaltung verwendet werden kann. Infolge des Umstandes, daß bei Addition einer der beiden Summanden um die Zahl 6 (LHHL) angehoben sein muß oder jeder Summand um die ) · Zahl 3 (LLHH) angehoben sein muß oder beide Summanden insgesamt auf sonstige Weise um die Zahl 6 angehoben sein müssen, ist die Exzeß-3-Codierung beider Eingangs-Bereiche der Haupt-Schaltung nicht nur für additive Subtraktion erforderlich, sondern auch für die Ausführung von Additionen. Bei dem vorliegenden Addier-Subtrahierwerk kommt als Korrekturschaltung keine, doppel—wertige Schaltung zur Verwendung, söhaTern nur eine relativ einfache Korrekturschaltung für die Subtraktion der Zahl 6 (LHHL). Bei der Type B Kommt als Korrekturschaltung eine Addierschaltung für die Addition der Zahl 6 (LHHL) zur Verwendung.The subject of the invention is a serial electronic tetrad adding sub, trahierwerk in excess 3-code with decimal singing lengths and decimal outputs that vary from addition to subtraction is switchable and can be switched from subtraction to addition and its main circuit is made up of adding circuits consists. With this serial tetrad-adder-subtracter, the additions take place on normal V / eise and the SuD tractions according to the well-known nine's complement adding method, which has the advantage when using excess 3 coding has that the complement circuit is a negate complement circuit can be used. As a result of the fact that when adding one of the two summands to the Number 6 (LHHL) must be increased or each addend must be increased by the) · number 3 (LLHH) or both addends in total must be raised by the number 6 in any other way, is the excess 3 coding of both input areas of the main circuit required not only for additive subtraction, but also for performing additions. With this one Adding-subtracting mechanism is not used as a correction circuit, no double-valued circuit is used, but only a relatively simple correction circuit for subtracting the number 6 (LHHL). Type B comes as a correction circuit an adding circuit for adding the number 6 (LHHL) for use.

In der vorliegenden Beschreibung werden alle BCD-Zahlen, welche um die Zahl 3 (LLHH) angehoben sind, als Exzeß-3-codierte Zahlen bezeichnet. BCD-Zahlen, welche um die Zahl 6 (LHHL) angehoben sind, werden -in der vorliegenden Beschreibung als BCD-O-Codierte Zahlen bezeichnet. Dementsprechend werden in der vorliegenden Beschreibung BCD-Zahlen, welche nicht angef hoben sind, als BCD-C-codierte Zahlen bezeictuss-t,_ In the present description, all BCD numbers which are raised by the number 3 (LLHH) are coded as excess 3 Numbers denoted. BCD numbers which are raised by the number 6 (LHHL) are referred to in the present description as Denotes BCD-O coded numbers. Accordingly, in of the present description BCD numbers, which are not included are raised as BCD-C coded numbers bezeictuss-t, _

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Das serielle Tetraden-Addier-Subtrahierwerk Type A ist als Gesamt-Darstellung in Figur 1 dargestellt. Der duale Tetraden-Addierer 1 (Haupt-Schaltung 1) und die Korrektur-Schaltung 2 sind zusammenhängend in Figur 2 dargestellt (mit dem Übertrag-Speicher 3 und der Zusatz-Schaltung 4-). In Figur 3 sind die Dezimal-Exzeß-3-Umcodierschaltungen 5 und 6 dargestellt; außerdem ist in dieser Figur 3 auch die Neuner-Komplement-Schaltung 7 und die Zusatz-Schaltung 8 dargestellt. In Figur 4- ist die BCD-O-Dezimal-Umcodierschaltung 9 dargestellt.The serial tetrad-adder-subtracter type A is available as Overall representation shown in Figure 1. The dual tetrad adder 1 (main circuit 1) and the correction circuit 2 are shown together in Figure 2 (with the carry memory 3 and the additional circuit 4-). In Figure 3, the decimal excess 3 conversion circuits 5 and 6 are shown; in addition, the nine's complement circuit is also shown in this FIG 7 and the additional circuit 8 shown. The BCD-O decimal recoding circuit 9 is shown in FIG.

Das serielle Tetraden-Addier-Subtrahierwerk Type A, welches in Figur 1 bis 4- dargestellt ist, besteht aus dem dualen Tetraden-Addierer 1 (Haupt-Schaltung 1) und der Korrektur-Schaltung 2 und dem Übertrag-Speicher 3 und der Zusatz-Schaltung 4· und den beiden Dezimal-Exzeß-3-Umcodierschaltungen 5 und 6 und der Neuner-Komplement-Schaltung 7 und der Zusatz-Schaltung 8 und der BGD-O-Dezimal-Umcodierschaltung 9 und den sonstigen Teilen und Leitungen. Die Haupt-Schaltung 1 besteht aus den Voll-Addierern 11 bis 14-. Die Korrektur-Schaltung 2 ist eine Subtrahierschaltung für die Subtraktion ' der Zahl 6 (LHHL) und besteht aus dem Halb-Subtrahierer 25 und dem Yoll-Subtrahierer 26 und der Rest-Schaltung 27» welche im vor-liegenden Fall ein Halb-Subtrahierer ohne Übertrag-Abgangs-Leitung ist. Die Umcodierschaltungen 5 und 6 sind genau gleich und verwandeln 1-aus-IO-codierte Dezimalζiffern in Exzeß-3-codierte vier-steilige BCD-Zahlen. Die Feuner-Komplement-Schaltung 7 ist mit der Komplement-Umgehungs-Schaltung 7 b kombiniert. Die Ergebniszahl-Umcodierschaltung 9 verwandelt vier-stellige BCD-O-Zahlen in 1-aüs-10-codierte Dezimalziffern. Die Α-Eingänge und B-Eingänge sind mit dem zugehörigen Zahlenwert (Ziffer O bis 9) gekennzeichnet, ebenso die Ergebnis-ausgange G. Die Eingänge F 1 und G 1 haben den Zahlenwert 1. Die Eingänge F 2 und G 2 haben den Zahlenwert 2. Die Eingänge F 3 und G 3 haben den Zahlenwert A-. Die Eingänge F 4- und G M- haben den Zahlenwert 3. Der Übertrag-Eingang der Haupt-Schaltung 1 hat; die Bezeichnung η und der Übertrag-Ausgang die Bezeichnung v.The serial tetrad adder-subtracter type A, which is shown in Figure 1 to 4-, consists of the dual tetrad adder 1 (main circuit 1) and the correction circuit 2 and the carry memory 3 and the additional Circuit 4 · and the two decimal excess 3 recoding circuits 5 and 6 and the nine's complement circuit 7 and the additional circuit 8 and the BGD-O decimal recoding circuit 9 and the other parts and lines. The main circuit 1 consists of the full adders 11 to 14-. The correction circuit 2 is a subtraction circuit for the subtraction of the number 6 (LHHL) and consists of the half subtractor 25 and the Yoll subtractor 26 and the remainder circuit 27 which in the present case is a half subtractor without Carry-out line is. The coding circuits 5 and 6 are exactly the same and convert 1-out-of-IO coded decimal digits into excess 3 coded four-part BCD numbers. The Feuner complement circuit 7 is combined with the complement bypass circuit 7 b. The result number conversion circuit 9 converts four-digit BCD-O numbers into 1-out-of-10 coded decimal digits. The Α inputs and B inputs are marked with the associated numerical value (number O to 9), as are the result outputs G. The inputs F 1 and G 1 have the numerical value 1. The inputs F 2 and G 2 have the numerical value 2. The inputs F 3 and G 3 have the numerical value A-. The inputs F 4- and G M- have the numerical value 3. The carry input of the main circuit has 1; the designation η and the carry output the designation v.

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■ y": K- ■ '.. -Ζ 3425Ü24 ■ y ": K- ■ '.. -Ζ 3425Ü24

< Die Wirkungsweise dieses seriellen Tetraden-Addier-Subtra- < The mode of operation of this serial tetrad-add-subtract

hierwerks Type A ergibt sich beim Addieren wie folgt: Die T,-^ Einstellung auf Addition (additive Addition) erfolgt durch Anlegen von Η-Potential an den Eingang E. Damit -hat die Leitung a L-Potential und die Leitung b Η-Potential und ist in der Schaltung 7 die Komplement-Umgehung vor-angesteuert und ^- - in der Zusatz-Schaltung 4- die Additions-Übertrag-Und-Schaltung 11 vor-angesteuert. Der erste Summand kommt dezimal-1-aus-10-codiert an den B-Eingängen zur Anlage und wird in der Umcodier-Schaltung 5 von dezimal-i-aus-10 auf Exzeß-3 umcodiert und liegt somit Exzeß-3-codiert an den G-Eingängen der Haupt-Schaltung 1 an. Der zweite Summand kommt ebenfalls dezimal-1-aus-10-codiert an den Α-Eingängen zur Anlage und wird in der Urneodverschaltung 6 von dezimal-i-aus-10 auf Exzeß-3 umcodiert und liegt Exzeß-3-codiert an den F-Eingängen der Haupt-Schaltung i an, weil hierbei in der Schaltung 7 die Komplement-Umgehung vor-angesteuert ist. Falls bei dieser Addition kein Übertrag von der vorherigen Addition zu verarbeiten ist, hat der Ausgang ζ des Übertrag-Speichers 3 L-Potential und wird somit zu dem an den G-Eingängen der Haupt-Schaltung 1 anliegenden ersten Summanden nur der zweite Sum-Here Type A results when adding as follows: The T, - ^ setting to addition (additive addition) is done by applying Η-potential to the input E. Thus-the line a has L-potential and the line b Η-potential and is in the circuit 7 the complement bypass pre-controlled and ^ - - in the additional circuit 4- the addition-carry-AND circuit 11 is pre-controlled. The first summand comes decimal-1-out-of-10-coded at the B-inputs and is recoded in the recoding circuit 5 from decimal-i-out-10 to excess-3 and is thus available in excess-3-coded the G inputs of the main circuit 1. The second summand also comes decimal-1-out-of-10-coded at the Α-inputs and is recoded in the Urneod interconnection 6 from decimal-i-out-10 to excess-3 and is in excess-3-coded at the F. -Inputs of the main circuit i, because here the complement bypassing is pre-activated in the circuit 7. If there is no carry to process from the previous addition during this addition, the output ζ of the carry memory 3 has L potential and thus only the second summand becomes the first summand at the G inputs of the main circuit 1.

^ mand addiert, weil hierbei die Leitung m auch L-Potential hat und weil somit am Übertrag-Eingang η der Haupt-Schaltung 1 nur L-Potential anliegt. Falls bei dieser Addition ein Übertrag von der vorherigen Addition zu verarbeiten ist, hat der Ausgang ζ des Übertrag-Speichers 3 H--Potential und wird zu dem an den G-Eingängen der Haupt-Schaltung 1 anliegenden ersten Summanden der zweite Summand und ein Übertrag addiert, weil hierbei die Leitung m auch Η-Potential hat und weil somit am Übertrag-Eingang η der Haupt-Schaltung 1 H-Potential anliegt. Falls in diesen beiden Fällen in der Haupt-Schaltung 1 kein Übertrag-Abgang zustande kommt, hat die Leitung e Η-Potential und wird somit in der KorreKtur-Schaltung 2 von der Ergebniszahl der Haupt-Schaltung 1 die Zahl 6 (LHKL) subtrahiert und damit die Ergebnis zahl der Haupt-Schaltung 1 von BCD-6 auf BCD-O umcodiert. Hierbei hat die Additions-Ubertrag-Und-Schaltung 11 an ihrem Ausgang L-Posential und liegt somit am Eingang w des Übertrag-Speichers 5 nur L-Potential an und hat somit; bei der nächsten Addition der Aus-^ one adds, because here the line m also has L potential and because only L potential is applied to the carry input η of the main circuit 1. If with this addition a Carry from the previous addition is to be processed, the output ζ of the carry memory has 3 H - potential and becomes add the second addend and a carry to the first addend present at the G inputs of the main circuit 1, because here the line m also has Η potential and because thus at the carry input η of the main circuit 1 H potential is present. If in these two cases there is no carry-out in main circuit 1, line e Η potential and is thus in the correction circuit 2 of the number 6 (LHKL) is subtracted from the result number of the main circuit 1 and thus the result number of the main circuit 1 recoded from BCD-6 to BCD-O. Here the addition-carry-AND circuit 11 at its output L-Posential and is thus at the input w of the carry memory 5 only L-potential on and thus has; at the next addition of the

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L^:b \.^: : ' /' "" 3A25024L ^: b \. ^: '/'"" 3A25024

gang ζ des Übertrag-Speichers 3 hur L-Potential. Falls in diesen beiden Fällen in der Haupt-Schaltung 1 ein Übertrag-Abgang zustande kommt, hat die Leitung e L-Potential und wird in der Korrektur-Schaltung 2 von der um die Zahl 16 gesunkenen Ergebniszahl der Haupt-Schaltung 1 nur die Zahl O (LLLL) subtrahiert, weil hierbei die Ergebniszahl der Haupt-Schaltung 1 schon BCD-O-codiert ist. Hierbei hat die Additions-Ubertrag-Und-Schaltung 11 an.ihrem Ausgang H-Potential und liegt somit am Eingang w des Übertrag-Speichers 3 H-Potential an und hat somit bei der nächsten Addition der Ausgang ζ des Übertrag-Speichers 3 Η-Potential. Damit haben in allen vier Additions-Fallen die Ausgänge der Doppel-Schaltung 1-2 BCD-O-codiert die Potentialreihe der Additions-Ergebniszahl und somit die Ausgänge C dezimal-1-aus-IO-codiert die richtige Additions-Ergebniszahl.output ζ of the carry-over memory 3 hur L potential. If in these two cases in the main circuit 1 there is a carry-out comes about, the line e has L potential and is decreased by the number 16 in the correction circuit 2 Result number of the main circuit 1 only subtracts the number O (LLLL), because this is the result number of the main circuit 1 is already BCD-O coded. Here the addition-carry-AND circuit 11 at its output H-potential and is thus at the input w of the carry memory 3 H-potential on and thus has the output ζ of the carry memory 3 Η potential for the next addition. So in all four addition traps the outputs of the double circuit 1-2 BCD-O-coded the potential series of the addition result number and thus the outputs C decimally-1-from-IO-coded the correct addition result number.

Beim Subtrahieren ergibt sich die Wirkungsweise dieses seriellen Tetraden-Addier-Subtrahierwerks Type A wie folgt: Die Einstellung auf Subtraktion (additive Subtraktion) erfolgt durch Anlegen von L-Potential an den Eingang E. Damit hat die Leitung a Η-Potential und die Leitung b L-Potential und ist in der Schaltung 7 die Neuner-tComplementierung vor-angesteueirt undi in der Zusatz-Schaltung 4- die Subtraktions-Ubertrag-Und-Schaltung 12 vor-angesteuert. Der Minuend kommt dezimal-1-aus-IO-codiert an den B-Eingängen zur Anlage und wird in der Umcodierschaltung 5 von dezimal-1-aus-10 auf Exzeß-3 umdodiert und liegt somit Exzeß-3-codiert an den G-Eingängen der Haupt-Schaltung 1 an. Der Subtrahend kommt ebenfalls dezimal-1-aus-10-codiert an den Α-Eingängen zur Anlage und wird in der Umcodierschaltung 6 von dezimal-i-aus-10 auf Exzeß-3 umcodiert und dann in der Schaltung 7 Neuner-komplementiert und liegt dann als Exzeß-3-codierte lTeuner-i£omplementzahl des Subtrahenden an den F-Eingängen der Haupt-Schalt-Schaltung 1 an. Falls hierbei kein übertrag von der vorherigen additiven Subtraktion zu verarbeiten ist, hat der Übertrag-Speicher 3 an- seinem -ausgang ζ L-Potential und somit die Leitung m Η-Potential und liegt am Übertrag-Eingang η der Haupt-Schaltung 1 H-Potental an und wird somit zu dem an den G-Eingängen der Haupt-Schaltung 1 anliegenden u/IinuendenWhen subtracting, this serial tetrad-adding-subtracting type A works as follows: The Setting to subtraction (additive subtraction) is made by applying L potential to input E. This means that the Line a Η-potential and line b L-potential and is in the circuit 7 the nine-t complementation vor-steuirt andi in the additional circuit 4- the subtraction-carry-AND circuit 12 pre-controlled. The minuend comes decimal-1-from-IO-coded at the B inputs to the system and is recoded in the recoding circuit 5 from decimal-1-out-10 to excess-3 and is thus excess 3-coded at the G inputs of main circuit 1. The subtrahend also comes decimal 1 out of 10 coded at the Α inputs to the system and is in the coding circuit 6 from decimal-i-out-10 to excess-3 recoded and then nines-complemented in circuit 7 and then lies as an excess-3-coded lTeuner-i £ complement number of the subtrahend at the F-inputs of the main switching circuit 1. If there is no transfer from the previous one additive subtraction is to be processed, the carry memory has 3 at its output ζ L potential and thus the Line m Η potential and is at the carry input η the Main circuit 1 H-potential and thus becomes the u / Iinuenden at the G-inputs of the main circuit 1

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die Neuner-Komplementzahl des Subtrahenden und die Zahl 1 addiert. Falls hierbei ein Übertrag von der vorherigen additiven Subtraktion zu verarbeiten ist, hat der Übertrag-Speicher 3 an seinem Ausgang ζ Η-Potential und somit die Leitung m L-Potential und liegt am Übertrag-Eingang η der Haupt-Schaltung 1 L-Potential an und wird somit zu dem an den G-Eingängen der Haupt-Schaltung 1 anliegenden Minuenden nur die Feuner-Komplementzahl des Subtrahenden addiert. "Falls in diesen beiden Fällen in der Haupt-Schaltung 1 kein Übertrag-Abgang zustande kommt, hat die Leitung e Η-Potential und wird somit in der Korrektur-Schaltung 2 von der Ergebniszahl der Haupt-Schaltung 1 die Zahl 6 (LHHL) subtrahiert und damit die Ergebniszahl der Haupt-Schaltung 1 von BCD-6 auf 3CD-0 umcodiert. Hierbei hat die Subtraktions-^bertrag-Ünd—Schaltung 12 an ihrem Ausgang H-Potential und liegt somit am Eingang w des Übertrag-Speichers 3 Η-Potential an und hat somit bei der nächsten additiven Subtraktion der Ausgang ζ des Übertrag-Speichers 3 Η-Potential. Falls in diesen beiden Fällen in der Haupt-Schaltung 1 ein Übertrag-Abgang zustande kommt, hat die Leitung e L-Potential und wirdi in der Korrektur-Schaltung 2 von der um die Zahl 1b gesunkenen Ergebniszahl der Haupt-Schaltung 1 nur die Zahl O (LLLL) subtrahiert, weil in diesem Fall die Ergebniszahl der Haupt-Schaltung 1 schon BCD-O-codiert ist. Hierbei hat die Subtraktions-ifbertrag-Und-Schaltung 12 an ihrem Ausgang L-Potential und liegt somit am Eingang w des Übertrag-Speichers 3 nur L-Potential an und hat somit bei der nächsten additiven Subtraktion der Ausgang ζ des Übertrag-Speichers 3 L-Potential. Damit haben in allen vier Subtraktions-Fällen die Ausgänge der Doppel-Schaltung 1-2 BCD-O-codiert die Potentialreihe der Subrraktions-Ergebniszahl und somit die Ausgänge C dezimal-i-aus-IO-codiert die richtige Subtraktions-Ergebniszahl.the nine's complement number of the subtrahend and the number 1 added up. If a carry is to be processed from the previous additive subtraction, the carry memory has 3 at its output ζ Η-potential and thus the line m L-potential and is at the carry input η of the main circuit 1 L potential and thus becomes only the minuend at the G inputs of the main circuit 1 Feuner's complement number of the subtrahend added. "If in these In both cases in the main circuit 1 there is no carry-out, the line has e Η potential and becomes thus in the correction circuit 2 from the result number of the main circuit 1, the number 6 (LHHL) is subtracted and thus the Result number of main circuit 1 recoded from BCD-6 to 3CD-0. Here, the subtraction, carry, and circuit 12 has at its output H potential and is thus at the input w of the carry memory 3 Η potential and thus has at the next additive subtraction of the output ζ of the carry memory 3 Η potential. If in these two cases in the Main circuit 1, if a carry outflow occurs, the line e has L potential and becomes i in the correction circuit 2 from the result number of the main circuit, which has decreased by the number 1b 1 only subtracts the number O (LLLL) because in this If the result number of the main circuit 1 is already BCD-O-coded. Here the subtraction-ifbertrag-AND circuit 12 at its output L potential and is thus only L potential at the input w of the carry memory 3 and has thus at the next additive subtraction the output ζ of the carry memory 3 L potential. So have in all four subtraction cases the outputs of the double circuit 1-2 BCD-O-coded the potential series of the subtraction result number and thus the outputs C decimal-i-from-IO-coded the correct subtraction result number.

An Stelle der dargestellten Halb-Addierer (Haupt-Schaltung 1) und an Stelle der Halb-Addierer der nicht dargestellten Korrekturschaltung 2 b rcönnen auch sonstige geeignete Halb-Addierer verwendet werden, welche 2 Eingänge und einen Ausgang und einen Übertrag-Ausgang haben.Instead of the half-adder shown (main circuit 1) and instead of the half adders of the correction circuit (not shown) Other suitable half-adders can also be used, which have two inputs and one output and have a carry output.

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Die Ergebniszahlen der Haupt-Schaltung 1 sind also entweder BCD-O-codiert oder BCD-6-cödiert. Bei dem Addier-Subtrahierwerk Type A werden diejenigen Ergebniszahlen der Haupt-Schaltung 1, welche BCD-6-codiert sind, durch Subtraktion der Zahl 6 (LHHL) in BGD-O-codierte Zahlen umgewandelt und damit der Umcodier-Schaltung 9 angepaßt, welche nur BCD-O-codierte Zahlen in die entsprechende 1-aus-iO-codierte Dezimalziffer umwandeln kann.So the result numbers of main circuit 1 are either BCD-O-coded or BCD-6-coded. In the case of the adder-subtracter Type A will be those result numbers of the main circuit 1, which are BCD-6 coded, converted into BGD-O coded numbers by subtracting the number 6 (LHHL) and thus adapted to the recoding circuit 9, which only coded BCD-O Numbers in the corresponding 1-out-of-OK coded decimal digit can convert.

Mit Dezimalzahlen dargestellt, ergibt sich die additive Addition 87429 + 75264 « 162693 bei dem Addier-Subtrahierwerk Type A wie folgt:Shown with decimal numbers, the result is the additive addition 87429 + 75264 «162693 with the adder-subtracter Type A as follows:

12 +7 + 0 = 19 19-16 = 3 p=H12 +7 + 0 = 19 19-16 = 3 p = H

5 -5 - = 15= 15 1515th - 6- 6 = 9= 9 ρρ = L= L 7 -7 - = 12= 12 1212th - 6- 6 = 6= 6 PP. = L= L 10 -10 - = 18= 18 1818th - 16- 16 = 2= 2 PP. = H= H 11 -11 - = 22= 22 2222nd - 16- 16 = 6= 6 PP. » H" H 3 ■3 ■ = 7= 7 77th - 6- 6 = 1= 1 υυ « L«L (- 9 -(- 9 - π 5 -π 5 - ι- 8 -ι- 8 - ι- 10 -ι- 10 - »■ 3 -»■ 3 - H 1H 1 ι- 0ι- 0 h 0h 0 h 1h 1 κ 1κ 1

Mit Dezimalzahlen dargestellt, ergibt sich die additive Subtraktion 162693 - 87429 « 75264 bei dem Addier-Subtrahierwerk Type A wie folgt:Shown with decimal numbers, the result is the additive subtraction 162693 - 87429 «75264 in the case of the adder-subtracter Type A as follows:

6 + (1$ - 12) + 1 = 10 10-6-4 ρ = H 12 + (15 - 5) + 0 = 22
9 + (.15 - 7) + 1 » 186 + (1 $ - 12) + 1 = 10 10-6-4 ρ = H 12 + (15 - 5) + 0 = 22
9 + (.15 - 7) + 1 »18

5 + (15 - 10) + 1 * 11 9 + (15 - 11) + ο » 13 4 + (15 - 3) + 0 » 165 + (15 - 10) + 1 * 11 9 + (15 - 11) + ο »13 4 + (15 - 3) + 0 »16

2222nd - 16- 16 = 6= 6 ρρ = L= L 1818th - 16- 16 = 2= 2 PP. β Lβ L 1111 - 6- 6 - 5- 5th PP. = H= H 1313th - 6- 6 = 7= 7 PP. = H= H 1616 - 16- 16 = 0= 0 PP. = L= L

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i.j..;. -..: " . 342502Λi.j ..;. - ..: ". 342502Λ

Bei dem seriellen Tetraden-Addier~Subsrsr.ierÄ-^r< Tyre 3 ist; an Stelle der Korrektur-Schaltung 2 eir.e acdore Kcrre.-c-ur-Schaltung angeordnet, welche bei Ansteuerung zu der Srcreonis-ZaJiI "der Haupt-Schaltung 1 die Zahl 6 (LKHL) addiere ui.d an Stelle der Ergebniszahl-Umcodierschaltung 9 eine .andere Ergebnis zahl-Umcod ier schal tung angeordnet, welche HCD-b-codierte Ergebniszahlen in dezimal-L-aus-IO-codierte Ergebnis zahlen umwandelt. Bei diesem Addier-Subtrahierwerk Tytse B kommt somit als Korrekturschaltung 2 eine Addierschaltung für die Zahl 6 (LHHL) zur Verwendung, welche bei Ansteuerung zu der Ergebniszahl der Haupt-Schaltung 1 die Zahl 6 (LHHL) addiere. Diese Korrektur-Addierschaltung besteht aus einem HaIb-Addierer, welcher an Stelle des Halb-Subtrahierers 25 angeordnet ist und einem Voll-Addierer, welcher an Stelle des Voll-Subtrahierers 26 angeordnet ist und aus einer Pest-Schaltung, welche gleich ist, wie die Rest-Schaltung 27 und an gleicher Stelle angeordnet ist. Diese Korrektur-Addier-Schaltung wird direkt vom Übertrag-Ausgang ν der Haupt-Schaltung 1 angesteuert und hat die Bezeichnung 2 b.In the case of the serial tetrad adder, ~ Subsr.ierÄ- ^ r <Tire 3; instead of the correction circuit 2 eir.e acdore Kcrre.-c-ur circuit arranged, which when activated to the Srcreonis-ZaJiI "of the main circuit 1 add the number 6 (LKHL) ui.d instead of the result number- Recoding circuit 9 has another result number conversion circuit which converts HCD-b-coded result numbers into decimal L-from-IO-encoded result numbers the number 6 (LHHL) for use which, when activated, adds the number 6 (LHHL) to the result number of the main circuit 1. This correction adding circuit consists of a half adder which is arranged in place of the half subtracter 25 and a full adder, which is arranged in place of the full subtracter 26 and consists of a Pest circuit, which is the same as the remainder circuit 27 and is arranged in the same place. Exit ν of the main circuit 1 is controlled and has the designation 2 b.

In Figur 5 ist das serielle Tetraden-Addier-Subtrahierv/erK Type A 2 dargestellt. Bei diesem Addier-Subtrahierwerk Ty~oe A 2 sind die Zusatz-Schaltungen 5 und 8 nicht vorhanden und wird das Übertrag-Potential bei additiver Subtraktion im Übertrag-Speicher 3 negiert gespeichert. Das ist deshalb mög lich, weil bei additiver Subtraktion die Überträge negiert verarbeitet werden müssen. Bei diesem Addier-Subtrahierwerk Type A 2 muß bei Einstellung auf Addition der Übertrag-Speicher 3 auf L-Potential am Ausgang gesetzt werden. Dementsprechend ist bei Einstellung auf Subtraktion (additiver Sub traktion) eine Setzung des Übertrag-Speichers 3 auf H-Potential am Ausgang erforderlich.FIG. 5 shows the serial tetrad-add-subtracter K type A 2. In this adder-subtracter Ty ~ oe A 2, the auxiliary circuits 5 and 8 are not present, and is stored in the carry-potential additive subtraction in carry-memory 3 negated. This is possible because with additive subtraction the carries must be processed negated. With this add-subtracter type A 2, when setting to addition, the carry memory 3 must be set to L potential at the output. Accordingly, when setting to subtraction (additive subtraction), the carry-over memory 3 must be set to H potential at the output.

Auch das serielle Tetraden-Addier-üubürahierwerrC Type B kann nach diesem Prinzip ausgebildet werden ui-d hat dann die Bezeichnung Type B 2.The serial tetrad-adder-uubürahierwerrC Type B can also be trained according to this principle ui-d then has the designation Type B 2.

EPO »AD ORiGaNAL ^v- EPO »AD ORiGaNAL ^v -

Claims

1) Serial electronic tetrad-adder-subtracter in excess 3 code with decimal inputs and decimal outputs, that can be switched from addition to subtraction and from subtraction to addition and that as the main circuit has a dual tetrad adder, which with a suitable correction circuit "is combined, characterized in that this correction circuit (2) a circuit which is required in the Cases the result number of the main circuit (1) changed by the number 6 (LHHL).

2) Serial electronic tetrad-adder-subtracter according to claim 1, characterized in that in type A a subtraction circuit (2) is used as the correction circuit for the subtraction of the number 6 (LHHL) is used, which when controlled from the result number of Main circuit (1) subtracts the number 6 (LHHL) and Ϊ that this correction subtraction circuit (2) from the negated j Potential of the carry output (v) of the main circuit (1) is controlled.

3) Serial electronic tetrad-adder-subtracter according to claim Λ and 2, characterized in that it has a BCD-O decimal recoding circuit (9) as a result number-Urneodierschaltung (9), which BCD-O-coded numbers in 1-off Converts 1O-coded decimal digits.

4-) Serial electronic tetrad-adder-subtracter according to claim 1, characterized in that the type B as a correction circuit an add circuit (2b) for the addition of the number 6 (LHHL) is used which, when activated, results in the result number of the main circuit (1) adds the number 6 (LHHL) and that this correction adding circuit (2 b) directly from the carry output (v) the main circuit (1) is controlled.

, 5) 'Serial electronic tetrad-adder-subtracter

~: "/ ^ according to claim 1 and 4-, characterized in that it

as a result number recoding circuit a BCD-6 decimal recoding circuit (9b), which converts BCD-6 coded numbers into 1-out-of-IO coded decimal digits.

6) Serial electronic tetrad-adder-subtracter according to claims 1 to 3 or according to claims 1 and 4 · and 5 » characterized in that the G inputs of the main circuit (1) a decimal excess 3 conversion circuit (5) is connected upstream and that the F inputs of the main circuit (1) A nine's complement circuit (7) is connected upstream, which is combined with a bypass circuit and that this nine's complement circuit (7) a decimal excess 3 coding circuit (6) connected upstream and that these encoding circuits (5 and 6) 1-out-of-IO-coded decimal digits in excess 3-coded Convert numbers.

7) Serial electronic tetrad-adder-subtracter according to claim 1 to 3 or according to claim 1 to 3 and 6,

characterized in that instead of the correction subtraction circuit (2) Another correction circuit is used, which when activated on additive Away from the result number of the main circuit (1) the number 6 (LHHL) subtracted.

8) Serial electronic tetrad-adder-subtracter according to claim 1 and 4- and 5 or according to claim 1 and 4-bis 6, characterized in that instead of the correction adding circuit (2 b) Another correction circuit is used which, when driven to subtractive Path to the result number of the main circuit (1)

the number 6 (LHHL) is added.

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9) Serial electronic tetrad-adder-subtracter according to Claims 1 to 3 or claims 1 to 3 and 6 or claims 1 and 4 and 5 or claims 1 and 4 to 6, characterized in that the carry input (n) the main circuit (1) is controlled by a circuit (8) which has the following input potentials and ' Has output potentials:

Input k Entrance 1 Exit m H L. L. H H H L. L. H L. H L.

10) Serial electronic tetrad-adding-subtracting c according to claim 1 or 1 to 3 or 1 to 3 and 6 or 7 or according to claim 1 and 4 · and 5 or 1 and 4 · to 6 or 8, characterized in that at of type A and B all »carry potentials are stored in the carry memory (3) in a non-negated manner. ^s

11) Serial electronic tetrad-adder-subtracter: according to claim 1 or 1 to 3 or 1 to 3 µM 6 or 7 or according to claim 1 and 4 · and 5 or 1 and 4- to 6 or 8, characterized in that dai3 for type A 2 and B 2 only the addition / carry potentials are not negated and stored in the carry memory (3).

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