DE3423505A1 - Method and circuit arrangement for controlling an electromagnet - Google Patents
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Abstract
Description
Verfahren und Schaltungsanordnung zur Steuerung eines Elektromagneten Verfahren und Schaltungsanordnung zur Steuerung eines Elektromagneten Die Erfindung bezieht sich auf ein Verfahren und auf eine Schaltungsanordnung zur Steuerung eines Elektromagneten gemäss dem Oberbegriff des Anspruchs 1 bzw. des Anspruchs 2.Method and circuit arrangement for controlling an electromagnet procedure and circuitry for controlling an electromagnet. The invention relates to relates to a method and a circuit arrangement for controlling an electromagnet according to the preamble of claim 1 or claim 2.
Aus der CH-PS 532 827 ist eine Schaltungsanordnung zur Erregung eines Elektromagneten bekannt. Es ist bekannt, die Dauer der Steuerimpulse des Elektromagneten genügend lang zu wählen, damit der Anker des Elektromagneten unter Berücksichtigung aller Toleranz- und Temperatureinflüssen genügend Zeit hat, mit Sicherheit anzuziehen. Daraus resultieren Energieverluste, die in bestimmten Anwendungen nicht zulässig sind, wie z.B. in Münztelephonstationen, in denen die Elektromagnete über Telephonleitungen gespeist werden.From CH-PS 532 827 a circuit arrangement for exciting a Known electromagnet. It is known the duration of the control pulses of the electromagnet To choose long enough so that the armature of the electromagnet is taking into account of all tolerance and temperature influences has enough time to put on with certainty. This results in energy losses that are not permitted in certain applications such as in payphone stations in which the electromagnets are over telephone lines be fed.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zu finden und eine Schaltungsanordung aufwandsökonomisch zu realisieren, die es ermöglichen, bei der Steuerung von Elektromagneten unnötige Energieverluste optimal zu vermeiden und, unter Berücksichtigung aller Randbedingungen, wie z.B. mechanische und elektromagnetische Toleranzeinflüssen sowie Temperatureinflüssen, ein sicheres Ansprechen des Elektromagneten zu gewährleisten.The invention is based on the object of finding a method and to realize a circuit arrangement in a cost-efficient manner, which makes it possible to optimally avoid unnecessary energy losses when controlling electromagnets and, taking into account all boundary conditions, such as mechanical and electromagnetic Tolerance influences as well as temperature influences, a reliable response of the electromagnet to ensure.
Die genannte Aufgabe wird erfindungsgemäss durch die im Kennzeichen des Anspruchs 1 bzw. des Anspruchs 2 angegebenen Merkmale gelöst.According to the invention, the stated object is achieved by the characteristics of claim 1 and claim 2 specified features solved.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichung dargestellt und wird im folgenden näher beschrieben.An embodiment of the invention is shown in the drawing and is described in more detail below.
Es zeigen: Fig. 1 ein Schaltbild einer Schaltungsanordung zur Steuerung eines Elektromagneten, Fig. 2 ein Schaltbild eines Differentiators, Fig. 3 ein Schaltbild eines Verstärkers, Fig. 4 ein Schaltbild eines Verzögerungsgliedes und Fig. 5 Kennlinien der verschiedenen in der Schaltungsanordnung vorkommenden Spannungen.1 shows a circuit diagram of a control circuit arrangement of an electromagnet, FIG. 2 is a circuit diagram of a differentiator, FIG. 3 is a circuit diagram an amplifier, Fig. 4 is a circuit diagram of a delay element and FIG. 5 shows characteristic curves of the various occurring in the circuit arrangement Tensions.
Gleiche Bezugszeichen bezeichnen in allen Figuren der Zeichnung gleiche Teile.The same reference symbols denote the same in all figures of the drawing Parts.
Die in der Fig. 1 dargestellte Schaltungsanordung 1 zur Steuerung einer Magnetspule 2 des Elektromagneten besteht aus einem Strom/Spannungs-Wandler-Widerstand 3, einem steuerbaren Schalter 4, einem Differentiator 5, einem Verstärker 6, einem Speicher 7, einem Freigabe-Gatter 8, einem Verzögerungsglied 9 und einem Spannungsschalter 10.The circuit arrangement 1 shown in FIG. 1 for control a solenoid 2 of the electromagnet consists of a current / voltage converter resistor 3, a controllable switch 4, a differentiator 5, an amplifier 6, a Memory 7, an enable gate 8, a delay element 9 and a voltage switch 10.
Ein positiver Speisepol + VA ist in der angegebenen Reihenfolge über die Magnetspule 2, den Strom/Spannungs-Wandler-Widerstand 3 und die Schaltstrecke des steuerbaren Schalters 4 mit der Masse verbunden. Eine Rückflussdiode D ist der Magnetspule 2 in Sperrichtung parallel geschaltet. Der gemeinsame Pol der Magnetspule 2, der Rückflussdiode D und des Strom/Spannungs-Wandler-Widerstandes 3 ist mit dem Eingang des Differentiators 5 verbunden, dessen Ausgang seinerseits über den Verstärker 6 auf einen Setz-Eingang S des Speichers 7 geführt ist. Ein Q-Ausgang des Speichers 7 ist mit einem ersten Eingang des Freigabe-Gatters 8 verbunden, während an dessen Ausgang der Steuereingang des steuerbaren Schalters 4 angeschlossen ist. Ein Steuereingang 11 der Schaltungsanordnung 1 ist einerseits direkt mit dem zweiten Eingang des Freigabe-Gatters 8 und anderseits über das Verzögerungsglied 9 mit dem Rückstell-Eingang R des Speichers 7 verbunden. Ein Steuereingang des z.B. zweipoligen Spannungsschalters 10 ist ebenfalls am Steuereingang 11 angeschlossen.A positive food pole + VA is over in the order listed the solenoid 2, the current / voltage converter resistor 3 and the switching path of the controllable switch 4 connected to the ground. A reflux diode D is the Solenoid 2 connected in parallel in the blocking direction. The common pole of the solenoid 2, the reflux diode D and the current / voltage converter resistor 3 is with the The input of the differentiator 5 is connected, its output in turn via the amplifier 6 is performed on a set input S of the memory 7. A Q output of the memory 7 is connected to a first input of the release gate 8, while at it Output of the control input of the controllable switch 4 is connected. A control input 11 of the circuit arrangement 1 is on the one hand directly connected to the second input of the release gate 8 and on the other hand via the delay element 9 to the reset input R of the memory 7 connected. A control input of the e.g. two-pole voltage switch 10 is also connected to control input 11.
Die Schaltstrecken des Spannungsschalters 10 sind zwischen einer Speisespannung +V'DD; -V'5S der Schaltungsanordnung 1 und Speisespannungs-Anschlüssen +VDD, -Vss der Bauelemente der Schaltungsanordnung 1 geschaltet.The switching paths of the voltage switch 10 are between a supply voltage + V'DD; -V'5S of the circuit arrangement 1 and supply voltage connections + VDD, -Vss of the components of the circuit arrangement 1 switched.
Der Speicher 7 ist z.B. ein Flip Flop. Der steuerbare Schalter 4 ist z.B. ein N-Kanal MOS-Transistor, dessen Gaze" der Steuereingang des steuerbaren Schalters 4 ist und dessen Substrat und dessen "Source" miteinander verbunden sind. Die "Drain-Source"-Strecke des MOS-Transistors ist dann die Schaltstrecke des steuerbaren Schalters 4.The memory 7 is, for example, a flip flop. The controllable switch 4 is e.g. an N-channel MOS transistor, the gauze of which is the control input of controllable switch 4 and its substrate and its "source" together are connected. The "drain-source" path of the MOS transistor is then the switching path of the controllable switch 4.
Der Differentiator 5 und der Verstärker 6 können gemäss der Fig. 2 bzw. der Fig. 3 mit Hilfe je eines Operationsverstärkers 12 aufgebaut werden, die jeweils von der Speisespannung + +VDD; -VSS gespeist sind.The differentiator 5 and the amplifier 6 can according to FIG or FIG. 3 with the aid of an operational amplifier 12 each, which each from the supply voltage + + VDD; -VSS are powered.
In der Darstellung der Fig. 2 ist der Ausgang des Operationsverstärkers 12 des Differentiators 5 über ein Rückkopplungsglied Rk; Ck auf den invertierenden Eingang des Operationsverstärkers 12 rückgekoppelt, wobei dieser invertierende Eingang noch zusätzlich über eine Eingangs-Reihenschaltung Rj; C. mit dei Eingang des Differentiators 5 verbunden ist. Der nichtinvertierende Eingang des Operationsverstärkers 12 liegt über einen Symmetrierungs-Widerstand R5 an Masse. Das Rückkopplungsglied Rk; Ck besteht aus der Parallelschaltung eines Rückkopplungs-Widerstandes Rk und eines Rückkopplungs-Kondensators Ck. Die Eingangs-Reihenschaltung Rj; C. enthält einen Eingangs-Widerstand Ri und einen Eingangs-Kondensator Ci. Die Werte der Widerstände Rk und Rs sollten aus Gründen der Gleichstrom-Symmetrie annähernd gleich gross sein.In the illustration of FIG. 2, the output of the operational amplifier is 12 of the differentiator 5 via a feedback element Rk; Ck on the inverting Input of the operational amplifier 12 fed back, this inverting input additionally via an input series connection Rj; C. with the input of the differentiator 5 is connected. The non-inverting input of the operational amplifier 12 is located via a balancing resistor R5 to ground. The feedback element Rk; Ck consists of the parallel connection of a feedback resistor Rk and one Feedback capacitor Ck. The input series circuit Rj; C. contains one Input resistor Ri and an input capacitor Ci. The values of the resistors For reasons of direct current symmetry, Rk and Rs should be approximately the same size.
In der Darstellung der Fig. 3 ist der Ausgang des Operationsverstärkers 12 des Verstärkers 6 über ein Rückkopplungsglied Rk; 0k auf den invertierenden Eingang des Operationsverstärkers 12 rückgekoppelt, wobei dieser invertierende Eingang diesmal zusätzlich über einen Eingangs-Widerstand R. an Masse liegt. Der nichtinvertierende Eingang des Operationsverstärkers 12 ist über den Symmetrierungs-Widerstand Rs mit dem Eingang des Verstärkers 6 und sein Ausgang über einen Inverter 13 mit dem Ausgang des Verstärkers 6 verbunden. Das Rückkopplungsglied Rk; Dk besteht diesmal aus der Paralletschaltung des Rückkopptungs-Widerstandes Rk und einer Rückkopplungs-Diode Dk, deren Kathode sich auf der Seite des Ausgangs des Operationsverstärkers 12 befindet. Der Wert des Syiiiinetrierungs- Widerstandes R5 sollte diesmal aus Gründen der Gleichstrom-Symmetrie annähernd gleich dem Widerstandswert der Parallelschaltung der beiden Widerstände Rk und R. gewählt werden.In the illustration of FIG. 3, the output of the operational amplifier is 12 of the amplifier 6 via a feedback element Rk; 0k to the inverting input of the operational amplifier 12 is fed back, this time this inverting input is also connected to ground via an input resistor R. The non-inverting one The input of the operational amplifier 12 is via the balancing resistor Rs the input of the amplifier 6 and its output via an inverter 13 to the output of the amplifier 6 connected. The feedback element Rk; This time Dk consists of the Parallel connection of the feedback resistor Rk and a feedback diode Dk, the cathode of which is on the output side of the operational amplifier 12. The value of syiiiinetrierungs- Resistor R5 should be off this time For reasons of direct current symmetry, approximately equal to the resistance value of the parallel connection of the two resistors Rk and R. can be selected.
Das in der Fig. 4 dargestellte Verzögerungsglied 9 besteht aus der Kaskadenschaltung eines weiteren Inverters 14 und eines nachfolgenden RC-Gliedes R;C. Das RC-Glied R;C enthält einen Widerstand R, der zwischen dem Ausgang des weiteren Inverters 14 und dem Ausgang des Verzögerungsgliedes 9 angeordnet ist, und einen Kondensator C, der zwischen dem Ausgang des Verzögerungsgliedes 9 und der Masse liegt.The delay element 9 shown in FIG. 4 consists of the Cascade connection of a further inverter 14 and a subsequent RC element R; C. The RC element R; C contains a resistor R between the output of the further Inverter 14 and the output of the delay element 9 is arranged, and one Capacitor C, which is between the output of the delay element 9 and the ground lies.
Die beiden Inverter 13 und 14 sind wegen der begrenzten Steilheit ihrer Eingangssignale vorzugsweise invertierende Schmitt-Trigger.The two inverters 13 and 14 are because of the limited slope their input signals preferably inverting Schmitt triggers.
Um Energie zu sparen, sind für den Speicher 7, das Freigabe-Gatter 8, den Spannungsschalter 10 und die beiden Inverter 13 und 14 vorzugsweise Bauelemente in CMOS-Technologie zu verwenden, die alle von der Speisespannung +VDD; -VSS gespeist werden. Dabei ist +VDD z.B. 5 Volt und -V55 z.B. -5 Volt. Der Speicher 7 ist z.B. ein D-Flip Flop vom Typ MC 14013, dessen D-Eingang am Logikwert "1" liegt und dessen Takt-Eingang der Setz-Eingang S des Speichers 7 ist.In order to save energy, the memory 7, the enable gate 8, the voltage switch 10 and the two inverters 13 and 14, preferably components to use in CMOS technology, all of the supply voltage + VDD; -VSS powered will. + VDD is e.g. 5 volts and -V55 is e.g. -5 volts. The memory 7 is e.g. a D flip-flop of the type MC 14013, whose D input is at the logic value "1" and whose Clock input is the set input S of the memory 7.
Das Freigabe-Gatter 8 und der Spannungsschalter 10 sind z.B. Analog-Multiplexer vom Typ MC 14053, die sowohl als Und-Gatter als auch als Schalter verwendet werden können. Die beiden Inverter 13 und 14 sind z.B. Schmitt-Trigger vom Typ MC 14584. Die Bauelemente der Reihe MC 14... werden unter anderem von der Firma Motorola, Phoenix, USA hergestellt und sind in deren Datenbuch beschrieben.The enable gate 8 and the voltage switch 10 are, for example, analog multiplexers of the type MC 14053, which are used both as an AND gate and as a switch can. The two inverters 13 and 14 are e.g. Schmitt triggers of the type MC 14584. The components of the MC 14 ... series are manufactured by, among others, Motorola, Phoenix, USA and are described in their data book.
Der zeitliche Verlauf des Steuerimpulses Vp am Steuereingang 11 der Schaltungsanordnung 1, der Spannung VR am Rückstell-Eingang R des Speichers 7, der Eingangsspannung v des Differentiators 5, der Eingangsspannung VD des Verstärkers 6, der Eingangsspannung VE des Inverters 13 (siehe Fig. 3), der Spannung V5 am Setz-Eingang S des Speichers 7, der Ausgangsspannung VF am Q-Ausgang des Speichers 7 und der Steuerspannung VG des steuerbaren Schalters 4 sind in der Fig. 5 dargestellt.The timing of the control pulse Vp at the control input 11 of the Circuit arrangement 1, the voltage VR at the reset input R of the memory 7, the Input voltage v of the differentiator 5, the input voltage VD of the amplifier 6, the input voltage VE of the inverter 13 (see Fig. 3), the voltage V5 at the set input S of the memory 7, the output voltage VF at the Q output of the memory 7 and the Control voltage VG of controllable switch 4 are shown in FIG.
Im Augenblick t = 0 beim Startbeginn des Steuerimpulses Vp ist der Kondensator C des Verzögerungsgliedes 9 (siehe Fig. 4) geladen und der Speicher 7 auf Null zurückgestellt, so dass an dessen Q-Ausgang ein Logikwert "1" ansteht, der das Freigabe-Gatter 8 freigibt für den nachfolgenden Teil des positivgehenden Steuerimpulses Vp der Dauer tp Der Steueripuls Vp erreicht somit den Steuereingang des steuertaren Schalters 4 und schaltet dessen Schaltstrecke durch, so dass ein Spulenstrom i vom Speisepol +VA über die Magnetspule 2, den Strom/Spannungs-Wandler-Widerstand 3 und der Schaltstrecke des steuerbaren Schalters 4 gegen Masse fliesst.At the moment t = 0 at the start of the control pulse Vp is the Capacitor C of the delay element 9 (see FIG. 4) is charged and the memory 7 reset to zero so that a logic value "1" is present at its Q output, which enables the release gate 8 for the following part of the positive going Control pulse Vp of duration tp The control pulse Vp thus reaches the control input of the controllable switch 4 and switches its switching path through, so that on Coil current i from the supply pole + VA via the magnet coil 2, the current / voltage converter resistor 3 and the switching path of the controllable switch 4 flows to ground.
Es gilt die Gleichung: wobei R' der Wert des Wicklungswiderstandes der Magnetspule 2, R" der Wert des Strom/Spannungs-Wandler-Widerstandes 3, L die Induktivität der Magnetspule 2 und t die Zeit darstellt. R" ist sehr klein, z.B. in der Grössenordnung von 1 Ohm. Der Strom/Spannungs-Wandler-Widerstand 3 wandelt den Spulenstrom i um in eine proportionale Spannung, die gleichzeitig die Eingangsspannung v des Differentiators 5 ist und die über diesen Differentiator 5 den Setz-Eingang S des Speichers 7 steuert. Der Speicher 7 arbeitet wie ein RS-Flip Flop.The equation applies: where R 'is the value of the winding resistance of the magnet coil 2, R "is the value of the current / voltage converter resistance 3, L is the inductance of the magnet coil 2 and t is the time. R" is very small, for example on the order of 1 ohm . The current / voltage converter resistor 3 converts the coil current i into a proportional voltage which is at the same time the input voltage v of the differentiator 5 and which controls the setting input S of the memory 7 via this differentiator 5. The memory 7 works like an RS flip flop.
Im Augenblick t = 0 steigt der Spulenstrom i vom Nullwert nach einer exponentiellen Funktion an. Gleichzeitig invertiert der Inverter 14 irn Verzögerungsglied 9 (siehe Fig. 4) den Steuerirnpuls Vp, so dass der Kondensator C sich exponentiell mit der Zeitkonstante RC über den Widerstand R entladen kann.At the moment t = 0 the coil current i increases from zero value after one exponential function. At the same time, the inverter 14 inverts in the delay element 9 (see Fig. 4) the control pulse Vp, so that the capacitor C exponentially can discharge with the time constant RC via the resistor R.
Die Eingangsspannung v des Differentiators 5 ist annähernd gleich dem im Strom/Spannungs-Wandler-Widerstand 3 durch den Spulenstrom i erzeugten Spannungsabfall. Im Augenblick t = 0 springt die Eingangsspannung v somit plötzlich von ihrem Anfangswert +VA auf den Wert Null, um anschliessend mit der Zeitkonstante des Spulenstroms i anzusteigen (siehe Fig. 5). Der iii Augenblick t = O zustandekonende negative Sprung der Eingangsspannung v führt zu eine positiven Signal am Ausgang des Differentiators 5, dessen Ausgangsspannung gleich VD = -KDe (dv/dt) ist. Dabei ist KD eine Konstante. Das positive Signal am Ausgang des Differentiators 5 in Augenblick t = 0 hat dank der Verzögerungsschaltung 9 keinen Einfluss auf den steuerbaren Schalter 4. Am Ausgang des Differentiators 5 erscheint somit im Augenblick t = 0 eine kurze positive Spannungsspitze, die beim Nut 1-wert beginnt und nach Erreichen des Spitzenwertes sehr schnell abklingt, dabei gegen negative Spannungswerte überschwingt, um anschliessend mit einer Zeitkonstante gegen Null abzuklingen.The input voltage v of the differentiator 5 is approximately the same the voltage drop generated in the current / voltage converter resistor 3 by the coil current i. At the moment t = 0, the input voltage v suddenly jumps from its initial value + VA to the value zero in order to then use the time constant of the coil current i to rise (see Fig. 5). The iii moment t = 0 state-configuring negative jump in the input voltage v leads to a positive signal at the output of the differentiator 5, its output voltage is equal to VD = -KDe (dv / dt). KD is a constant. The positive signal on The output of the differentiator 5 at instant t = 0 thanks to the delay circuit 9 does not affect the controllable switch 4. At the output of the differentiator 5 a short positive voltage peak appears at the moment t = 0, which occurs at Nut 1 value begins and after reaching the peak value decays very quickly overshoots against negative voltage values, and then with a time constant to fade away towards zero.
Der Verstärker 6 ist so ausgelegt, dass er nur positive Werte seiner Eingangsspannung VD, z.B. mit einem Verstärkungsfaktor 100, verstärkt, während er die negativen Werte seiner Eingangsspannung VD praktisch unterdrückt und seine Ausgangsspannung mit Hilfe der Rückkopplungs-Diode Dk (siehe Fig. 3) auf -0,6 Volt beschränkt. Die Eingangsspannung VE (siehe Fig. 3) des Inverters 13 besitzt somit im Augenblick t = 0 ebenfalls eine kurze positive Spannungsspitze (siehe Fig. 5), die vom Inverter 13 invertiert und-auf einen Binärpegel begrenzt wird. Dies ist der erste in der Fig. 5 dargestellte negativgehende Impuls der Spannung V5 am Setz-Eingang S des Speichers 7. Da seit dem Augenblick t = 0 während dieser sehr kurzen Impulszeit die Spannung VR am Rückstell-Eingang R des Speichers 7 wegen der Zeitkonstante RC noch nicht nennenswert ii Wert abfallen konnte, steht am Rückstell-Eingang R des Speichers 7 praktisch noch der Logikwert "1" an, so dass der erste negativgehende Impuls am Setz-Eingang S des Speichers 7 wirkungslos bleibt und der Speicher 7 im zurückgestellten Zustand verharrt. In der Fig. 5 ist die Zeit schraffiert dargestellt, nach deren Ablauf die Spannung VR am Rückstell-Eingang R des Speichers 7 so weit abgeklungen ist, dass der Setz-Eingang S des Speichers 7 wirksam werden kann.The amplifier 6 is designed so that it only has positive values of its Input voltage VD, e.g. with a gain factor of 100, amplified while he the negative values of its input voltage VD is practically suppressed and its output voltage with the help of the feedback diode Dk (see Fig. 3) limited to -0.6 volts. the Input voltage VE (see Fig. 3) of the inverter 13 thus has at the moment t = 0 also a short positive voltage spike (see Fig. 5) from the inverter 13 is inverted and limited to a binary level. This is the first in the Fig. 5 shown negative going pulse of the voltage V5 at the set input S of the Memory 7. Since the moment t = 0 during this very short pulse time the voltage VR at the reset input R of the memory 7 because of the time constant RC The value has not yet dropped appreciably ii is shown at the reset input R des Memory 7 still has the logic value "1", so that the first negative Pulse at the set input S of the memory 7 remains ineffective and the memory 7 in the postponed state persists. In Fig. 5 the time is shown hatched, after the expiry of the voltage VR at the reset input R of the memory 7 so far has subsided that the set input S of the memory 7 can become effective.
Nach Ablauf einer Zeit tR ist die auf den Anker des Elektromagneten ausgeübte Kraft genügend gross, um diesen Anker zu bewegen. Dadurch wird der Luftspalt des Elektromagneten kleiner und die Induktivität L seiner Magnetspule 2 grösser, so dass die Eingangsspannung v des Differentiators 5 im Augenblick tR einen Maximalwert VM besitzt (siehe Fig. 5), um anschliessend in Wert abzunehmen. Der Maximalwert VM der Eingangsspannung v entspricht eine Nullwert der Ausgangsspannung VD des Differentiators 5, da bekanntlich bei einem Maximuiii der Eingangsspannung v die Gleichung (dv/dt) = 0 erfüllt ist.After a time tR has elapsed, it is on the armature of the electromagnet The force exerted is sufficient to move this anchor. This creates the air gap of the electromagnet is smaller and the inductance L of its magnet coil 2 is greater, so that the input voltage v of the differentiator 5 has a maximum value at the moment tR VM owns (see Fig. 5) to then decrease in value. The maximum value VM the input voltage v corresponds to a zero value of the output voltage VD of the differentiator 5, since it is well known that for a maximum of the input voltage v the equation (dv / dt) = 0 is fulfilled.
Während der nachfolgenden Zeit tC sinkt die Eingangsspannung v des Differentiators 5 bis auf einen Wert Vc ab und die Eingangsspannung VD des Verstärkers 6 steigt auf einen positiven Wert an (siehe Fig.During the subsequent time tC, the input voltage v des drops Differentiators 5 down to a value Vc and the input voltage VD of the amplifier 6 increases to a positive value (see Fig.
5). In diesem Augenblick (tR + tC) ist das Anziehen des Elektromagneten vollständig beendet und sein Anker befindet sich in der Endlage.5). At this moment (tR + tC) the electromagnet is attracted completely finished and its anchor is in the end position.
Ab diesem Augenblick behält die Induktivität L der Magnetspule 2 wieder einen konstanten Wert, so dass die Eingangsspannung v des Differentiators 5 relativ plötzlich die Richtung ihrer Spannungsänderung wechselt und ihre Kennlinie im Augenblick (tR + tC) eine Diskontinuität aufweist, die einem Wechsel in der Polarität der Steilheit des in der Magnetspule 2 fliessenden Spulenstromes i entspricht.From this moment on, the inductance L of the magnet coil 2 is maintained again a constant value, so that the input voltage v of the differentiator 5 is relative suddenly the direction of their voltage change changes and their characteristic curve at the moment (tR + tC) has a discontinuity that is a change in the polarity of the slope of the coil current i flowing in the solenoid 2.
Dieser tritt, wie bereits erwähnt, dann auf, wenn der Anker des Elektromagneten beim Anzug seine Endstelle erreicht. Dieser Wechsel in der Polarität wird mit Hilfe des Differentiators 5 ermittelt, indem im Augenblick (tR + tC) wegen der Diskontinuität in der Kennlinie der Eingangsspannung v des Differentiators 5 dessen Ausgangsspannung VD plötzlich von einem positiven auf einen negativen Wert springt, d.h. der positiven Spannungsspitze vor dem Augenblick (tk + tC) folgt eine negative Spannungsspitze nach dem Augenblick (tR + etc). Der Verstärker 6 verstärkt wiederum nur die positive Spannungsspitze und wandelt sie mit Hilfe des Inverters 13 (siehe Fig. 3> um in einen negativgehenden Impuls. Dies ist der zweite negativgehende Impuls im zeitlichen Ablauf der Spannung V5 am Setz-Eingang S des Speichers 7. Da inzwischen die Spannung VR an Rückstell-Eingang R dieses Speichers 7 genügend abgeklungen ist, ist dieser Rückstell-Eingang R nicht mehr wirksam und der zweite negativgehende Impuls am Setz-Eingang S des Speichers 7 bringt dessen Flip Flop zum Kippen.As already mentioned, this occurs when the armature of the electromagnet reaches its end point when it is tightened. This change in polarity is made with the help of of the differentiator 5 determined by taking at the moment (tR + tC) because of the discontinuity in the characteristic curve of the input voltage v of the differentiator 5, its output voltage VD suddenly jumps from a positive to a negative value, i.e. the positive one The voltage peak before the moment (tk + tC) is followed by a negative voltage peak after the moment (tR + etc). The amplifier 6 again only amplifies the positive Voltage peak and converts it with the help of the inverter 13 (see Fig. 3> into a negative going impulse. This is the second negative going impulse in time Flow of the voltage V5 at the set input S of the memory 7. Since meanwhile the voltage VR has decayed sufficiently at the reset input R of this memory 7, this is the case Reset input R no longer effective and the second negative impulse at the set input S of the memory 7 causes its flip-flop to tilt.
Damit die positive Flanke des zweiten negativen Impulses der Spannung V5 das Flip-Flop des Speichers 7 im Augenblick tR + tC umkippt, muss zum Aufbau des Speichers 7 ein D-Flip Flop verwendet werden. Seine Ausgangsspannung VF am Q-Ausgang nimmt einen Logikwert "O" an, das Freigabe-Gatter 8 wird dadurch gesperrt und die Steuerspannung VG des steuerbaren Schalters 4 ist gleich Null. Der Schalter 4 schaltet somit in diesem Augenblick (tR + tC) die Magnetspule 2 ab. Der noch eine kurze Zeit fliessende Spulenstrom i fliesst auf bekannte Weise über die Rückflussdiode D ab und erzeugt so im Strom/ Spannungs-Wandler-Widerstand 3 keinen Spannungsabfall mehr. Die Speisung der Magnetspule 2 ist somit nur während der Zeit (tR + tC) vorhanden, d.h. sie ist, unabhängig von der Dauer tp des Steuerimpulses Vp, nur genau so lange vorhanden, bis dass der Anker des Elektromagneten voll urngeschaltet hat. Durch das Abschalten der Magnetspule 2 im Augenblick (tR + tc) nimmt die Eingangsspannung v des Differentiators 5 nicht mehr exponentiell zu (siehe gestrichelte Kennlinie A in der Fig. 5), sondern sie springt im Augenblick (tR + tc) plötzlich auf ihren ursprünglichen Wert +VA (siehe Kennlinie B in der Fig. 5), während die Ausgangsspannung VD des Differentiators 5 und die Eingangsspannung VE des Inverters 13 (siehe Fig. 3) wieder auf den Nullwert abklingen.Thus the positive edge of the second negative pulse of the voltage V5 the flip-flop of the memory 7 flips over at the moment tR + tC, must be set up of the memory 7, a D-type flip-flop can be used. Its output voltage VF at the Q output assumes a logic value "O", the enable gate 8 is blocked and the Control voltage VG of controllable switch 4 is zero. The switch 4 switches thus at this moment (tR + tC) the solenoid 2 is turned off. For a short time The flowing coil current i flows away via the reflux diode D in a known manner and thus no longer generates a voltage drop in the current / voltage converter resistor 3. Solenoid coil 2 is therefore only supplied during the time (tR + tC) i.e. it is only that long, regardless of the duration tp of the control pulse Vp present until the armature of the electromagnet has switched completely. By switching off the solenoid 2 at the moment (tR + tc) takes the input voltage v of the differentiator 5 no longer increases exponentially (see dashed characteristic curve A in Fig. 5), but at the moment (tR + tc) it suddenly jumps onto hers original value + VA (see curve B in Fig. 5) while the output voltage VD of the differentiator 5 and the input voltage VE of the inverter 13 (see Fig. 3) decay to zero again.
Nach Ablauf seiner Dauer tp endet der Steuerimpuls Vp Dadurch springt die Ausgangsspannung des Inverters 14 (siehe Fig. 4) auf den Logikwert "?" und lädt den Kondensator C mit der Zeitkonstante RC auf, so dass nach einer gewissen Zeit die Spannung VR wieder einen Logikwert "1" annimmt und den Speicher 7 auf Null zurückstellt.After its duration tp has elapsed, the control pulse Vp ends the output voltage of the inverter 14 (see Fig. 4) to the logic value "?" and loads the capacitor C with the time constant RC on, so that after a certain time the voltage VR again assumes a logic value "1" and resets the memory 7 to zero.
D.h. am Q-Ausgang des Speichers 7 erscheint wieder der Logikwert "1", der das Freigabe-Gatter 8 für einen möglicherweise nachfolgenden neuen Steuerimpuls Vp freigibt.This means that the logic value "1" appears again at the Q output of memory 7, the enable gate 8 for a possibly subsequent new control pulse Vp releases.
Unl zusätzlich Energie zu sparen, werden die Bauelemente der Schaltungsanordnung 1 nicht dauernd, sondern mit Hilfe des Spannungsschalters 10 nur während der Dauer p des Steuerimpulses Vp mit der Speisespannung VDD; -Vss gespeist. Während den Ruhepausen zwischen den Steuerimpulsen Vp wird somit keine Energie durch die Schaltungsanordnung 1 verbraucht.Unl save additional energy, the components of the circuit arrangement 1 not continuously, but only during the duration with the aid of the voltage switch 10 p of the control pulse Vp with the supply voltage VDD; -Vss fed. During the breaks Between the control pulses Vp there is therefore no energy through the circuit arrangement 1 consumed.
Die Arbeitsweise des in der Fig. 2 dargestellten Differentiators 5 ist an sich bekannt. Der Eingangs-Kondensator C. und der Rückkopplungs-Widerstand Rk bilden das an sich bekannte Differentiations-Netzwerk.The mode of operation of the differentiator 5 shown in FIG. 2 is known per se. The input capacitor C. and the feedback resistor Rk form the known differentiation network.
Die Arbeitsweise des in der Fig. 3 dargestellten Verstärkers 6 ist ebenfalls an sich bekannt. Wenn seine Eingangsspannung VD ~-0 ist, dann besitzt der Verstärker 6 einen mit Hilfe der Widerstände R. und Rk eingestellten Verstärkungsfaktor. Damit die Eingangsspannung VE des Inverters 13 möglichst nur positive Werte annehmen kann, ist die Rückkopplungs-Diode Dk vorhanden, die die Spannung VE auf den iii Absolutwert relativ kleinen negativen Wert von -0,6 Volt festhält, wenn die Eingangsspannung VD zu O ist. Theoretisch könnte die Aufgabe des Inverters 13 - Inversion und Begrenzung auf Binärpegeln - auch vom Operationsverstärker 12 direkt mit übernommen und so der Inverter 13 eingespart werden. Im vorliegenden Fall hat der Inverter 13 folgende Funktionen: Invertierung des Ausgangssignals VE des Verstärkers 12, Begrenzung des Signals Vs auf Binärpegeln und Erzeugung der nötigen Flankensteilheit des Signals Vs zum Kippen des D-Flip Flop.The operation of the amplifier 6 shown in Fig. 3 is also known per se. If its input voltage is VD ~ -0, then owns the amplifier 6 has a gain factor set with the aid of the resistors R. and Rk. So that the input voltage VE of the inverter 13 only assume positive values as far as possible can, the feedback diode Dk is present, the voltage VE on the iii Absolute value holds relatively small negative value of -0.6 volts when the input voltage VD to O is. In theory, the task of inverter 13 could be inversion and limitation at binary levels - also taken over directly from the operational amplifier 12 and so on the inverter 13 can be saved. In the present case, the inverter 13 has the following Functions: Inversion of the output signal VE of the amplifier 12, limitation of the Signals Vs at binary levels and generation of the necessary edge steepness of the signal Vs to flip the D flip flop.
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