CH664232A5

CH664232A5 - METHOD AND CIRCUIT FOR CONTROLLING AN ELECTROMAGNET.

Info

Publication number: CH664232A5
Application number: CH252784A
Authority: CH
Inventors: Peter Lang
Original assignee: Sodeco Compteurs De Geneve
Priority date: 1984-05-23
Filing date: 1984-05-23
Publication date: 1988-02-15
Also published as: DE3423505A1

Description

BESCHREIBUNG DESCRIPTION

Die Erfindung bezieht sich auf ein Verfahren auf eine Schaltungsanordnung zur Steuerung eines Elektromagneten gemäss dem Oberbegriff des Anspruchs 1 bzw. des Anspruchs 2. The invention relates to a method for a circuit arrangement for controlling an electromagnet according to the preamble of claim 1 and claim 2.

Aus der CH-PS 532 827 ist eine Schaltungsanordnung zur Erregung eines Elektromagneten bekannt. Es ist bekannt, die Dauer der Steuerimpulse des Elektromagneten genügend lang zu wählen, damit der Anker des Elektromagneten unter Berücksichtigung aller Toleranz- und Temperatureinflüssen genügend Zeit hat, mit Sicherheit anzuziehen. Daraus resultieren Energieverluste, die in bestimmten Anwendungen nicht zulässig sind, wie z.B. in Münztelephonstationen, in denen die Elektromagne-te über Telephonleitungen gespeist werden. A circuit arrangement for exciting an electromagnet is known from CH-PS 532 827. It is known to choose the duration of the control pulses of the electromagnet long enough so that the armature of the electromagnet has enough time, taking into account all tolerance and temperature influences, to tighten with certainty. This results in energy losses that are not permitted in certain applications, such as in payphone stations, in which the electromagnets are fed via telephone lines.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zu finden und eine Schaltungsanordnung aufwandsökonomisch zu realisieren, die es ermöglichen, bei der Steuerung von Elektromagneten unnötige Energieverluste optimal zu vermeiden und, unter Berücksichtigung aller Randbedingungen, wie z.B. mechanischen und elektromagnetischen Toleranzeinflüssen sowie Temperatureinflüssen, ein sicheres Ansprechen des Elektromagneten zu gewährleisten. The invention has for its object to find a method and to implement a circuit arrangement economically, which make it possible to optimally avoid unnecessary energy losses in the control of electromagnets and, taking into account all boundary conditions, such as mechanical and electromagnetic tolerance influences as well as temperature influences to ensure a safe response of the electromagnet.

Die genannte Aufgabe wird erfindungsgemäss durch die im Kennzeichen des Anspruchs 1 bzw. des Anspruchs 2 angegebenen Merkmale gelöst. According to the invention, this object is achieved by the features specified in the characterizing part of claim 1 and claim 2.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. An embodiment of the invention is shown in the drawing and will be described in more detail below.

Es zeigen: Show it:

Fig. 1 ein Schaltbild einer Schaltungsanordnung zur Steuerung eines Elektromagneten, 1 is a circuit diagram of a circuit arrangement for controlling an electromagnet,

Fig. 2 ein Schaltbild eines Differentiators, 2 is a circuit diagram of a differentiator,

Fig. 3 ein Schaltbild eines Verstärkers, 3 is a circuit diagram of an amplifier,

Fig. 4 ein Schaltbild eines Verzögerungsgliedes und Fig. 5 Kennlinien der verschiedenen in der Schaltungsanordnung vorkommenden Spannungen. Fig. 4 is a circuit diagram of a delay element and Fig. 5 characteristics of the various voltages occurring in the circuit arrangement.

Gleiche Bezugszeichen bezeichnen in allen Figuren der Zeichnung gleiche Teile. The same reference numerals designate the same parts in all figures of the drawing.

Die in der Fig. 1 dargestellte Schaltungsanordnung 1 zur Steuerung einer Magnetspule 2 des Elektromagneten besteht aus einem Strom/Spannungs-Wandler-Widerstand 3, einem steuerbaren Schalter 4, einem Differentiator 5, einem Verstärker 6, einem Speicher 7, einem Freigabe-Gatter 8, einem Verzögerungsglied 9 und einem Spannungsschalter 10. The circuit arrangement 1 shown in FIG. 1 for controlling a magnet coil 2 of the electromagnet consists of a current / voltage converter resistor 3, a controllable switch 4, a differentiator 5, an amplifier 6, a memory 7, an enable gate 8 , a delay element 9 and a voltage switch 10.

Ein positiver Speisepol + Va ist in der angegebenen Reihenfolge über die Magnetspule 2, den Strom/Spannungs-Wandler-Widerstand 3 und die Schaltstrecke des steuerbaren Schalters 4 mit der Masse verbunden. Eine Rückflussdiode D ist der Magnetspule 2 in Sperrichtung parallel geschaltet. Der gemeinsame Pol der Magnetspule 2, der Rückflussdiode D und des Strom-Spannungs-Wandler-Widerstandes 3 ist mit dem Eingang des Differentiators 5 verbunden, dessen Ausgang seinerseits über den Verstäker_6 auf einen Setz-Eingang S des Speichers 7 geführt ist. Ein Q-Ausgang des Speichers 7 ist mit einem ersten Eingang des Freigabe-Gatters 8 verbunden, während an dessen Ausgang der Steuereingang des steuerbaren Schalters 4 angeschlossen ist. Ein Steuereingang 11 der Schaltungsanordnung 1 ist einerseits direkt mit dem zweiten Eingang des Freigabe-Gatters 8 und anderseits über das Verzögerungsglied 9 mit dem Rückstell-Eingang R des Speichers 7 verbunden. Ein Steuereingang des z.B. zweipoligen Spannungsschalters 10 ist ebenfalls am Steuereingang 11 angeschlossen. A positive feed pole + Va is connected in the specified order via the magnetic coil 2, the current / voltage converter resistor 3 and the switching path of the controllable switch 4 to ground. A reflux diode D is connected in parallel to the solenoid 2 in the reverse direction. The common pole of the magnetic coil 2, the reflux diode D and the current-voltage converter resistor 3 is connected to the input of the differentiator 5, the output of which is in turn routed via the amplifier 6 to a setting input S of the memory 7. A Q output of the memory 7 is connected to a first input of the enable gate 8, while the control input of the controllable switch 4 is connected to its output. A control input 11 of the circuit arrangement 1 is connected on the one hand directly to the second input of the release gate 8 and on the other hand via the delay element 9 to the reset input R of the memory 7. A control input of e.g. two-pole voltage switch 10 is also connected to the control input 11.

Die Schaltstrecken des Spannungsschalters 10 sind zwischen einer Speisespannung + V' Dd; -V' ss der Schaltungsanordnung 1 und Speisespannungs-Anschlüssen + Vdd, —Vss der Bauelemente der Schaltungsanordnung 1 geschaltet. The switching paths of the voltage switch 10 are between a supply voltage + V 'Dd; -V 'ss of the circuit arrangement 1 and supply voltage connections + Vdd, —Vss of the components of the circuit arrangement 1 switched.

Der Speicher 7 ist z.B. ein Flip Flop. Der steuerbare Schalter 4 ist z.B. ein N-Kanal MOS-Transistor, dessen «Gate» der Steuereingang des steuerbaren Schalters 4 ist und dessen Substrat und dessen «Source» miteinander verbunden sind. Die «Drain-Source»-Strecke des MOS-Transistors ist dann die Schaltstrecke des steuerbaren Schalters 4. The memory 7 is e.g. a flip flop. The controllable switch 4 is e.g. an N-channel MOS transistor, the "gate" of which is the control input of the controllable switch 4 and the substrate and the "source" of which are connected to one another. The “drain-source” path of the MOS transistor is then the switching path of the controllable switch 4.

Der Differentiator 5 und der Verstärker 6 können gemäss der Fig. 2 bzw. der Fig. 3 mit Hilfe je eines Operationsverstärkers 12 aufgebaut werden, die jeweils von der Speisespannung + Vdd; -Vss gespeist sind. The differentiator 5 and the amplifier 6 can be constructed according to FIG. 2 and FIG. 3 with the help of an operational amplifier 12, each of which is supplied by the supply voltage + Vdd; -Vss are fed.

In der Darstellung der Fig. 2 ist der Ausgang des Operationsverstärkers 12 des Differentiators 5 über ein Rückkopplungsglied Rk; Ck auf den invertierenden Eingang des Operationsverstärkers 12 rückgekoppelt, wobei dieser invertierende Eingang noch zusätzlich über eine Eingangs-Reihenschaltung Rì; Cj mit dem Eingang des Differentiators 5 verbunden ist. Der nichtinvertierende Eingang des Operationsverstärkers 12 liegt über einen Symmetrierungs-Widerstand Rs an Masse. Das Rückkopplungsglied Rk; Ck besteht aus der Parallelschaltung eines Rückkopplungs-Widerstandes Rk und eines Rückkopplungs-Kondensators Ck. Die Eingangs-Reihenschaltung Rj; Ci enthält einen Eingangs-Widerstand Ri und einen Eingangs-Kondensator Ci. Die Werte der Widerstände Rk und Rs sollten aus Gründen der Gleichstrom-Symmetrie annähernd gleich gross sein. 2, the output of the operational amplifier 12 of the differentiator 5 is via a feedback element Rk; Ck fed back to the inverting input of the operational amplifier 12, this inverting input additionally via an input series circuit Rì; Cj is connected to the input of the differentiator 5. The non-inverting input of the operational amplifier 12 is connected to ground via a balancing resistor Rs. The feedback element Rk; Ck consists of the parallel connection of a feedback resistor Rk and a feedback capacitor Ck. The input series circuit Rj; Ci contains an input resistor Ri and an input capacitor Ci. The values of the resistors Rk and Rs should be approximately the same size for reasons of direct current symmetry.

In der Darstellung der Fig. 3 ist der Ausgang des Operationsverstärkers 12 des Verstärkers 6 über ein Rückkopplungsglied Rk; Dk auf den invertierenden Eingang des Operationsverstärkers 12 rückgekoppelt, wobei dieser invertierende Eingang diesmal zusätzlich über einen Eingangs-Widerstand Ri an Masse liegt. Der nichtinvertierende Eingang des Operationsverstärkers 3, the output of the operational amplifier 12 of the amplifier 6 is via a feedback element Rk; Dk is fed back to the inverting input of the operational amplifier 12, this time this inverting input is additionally connected to ground via an input resistor Ri. The non-inverting input of the operational amplifier

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

3 3rd

664 232 664 232

12 ist über den Symmetrierungs-Widerstand Rs mit dem Eingang des Verstärkers 6 und sein Ausgang über einen Inverter 13 mit dem Ausgang des Verstärkers 6 verbunden. Das Rückkopplungsglied Rk; Dk besteht diesmal aus der Parallelschaltung des Rückkopplungs-Widerstandes Rk und einer Rückkopplungs-Diode Dk, deren Kathode sich auf der Seite des Ausgangs des Operationsverstärkers 12 befindet. Der Wert des Symmetrie-rungs-Widerstandes Rs sollte diesmal aus Gründen der Gleichstrom-Symmetrie annähernd gleich dem Widerstandswert der Parallelschaltung der beiden Widerstände Rk und Ri gewählt werden. 12 is connected via the balancing resistor Rs to the input of the amplifier 6 and its output via an inverter 13 to the output of the amplifier 6. The feedback element Rk; This time Dk consists of the parallel connection of the feedback resistor Rk and a feedback diode Dk, the cathode of which is on the side of the output of the operational amplifier 12. For reasons of direct current symmetry, the value of the balancing resistor Rs should be chosen approximately equal to the resistance value of the parallel connection of the two resistors Rk and Ri.

Das in der Fig. 4 dargestellte Verzögerungsglied 9 besteht aus der Kaskadenschaltung eines weiteren Inverters 14 und eines nachfolgenden RC-Gliedes R; C. Das RC-Glied R; C enthält einen Widerstand R, der zwischen- dem Ausgang des weiteren Inverters 14 und dem Ausgang des Verzögerungsgliedes 9 angeordnet ist, und einen Kondensator C, der zwischen dem Ausgang des Verzögerungsgliedes 9 und der Masse liegt. The delay element 9 shown in FIG. 4 consists of the cascade connection of a further inverter 14 and a subsequent RC element R; C. The RC link R; C contains a resistor R, which is arranged between the output of the further inverter 14 and the output of the delay element 9, and a capacitor C, which lies between the output of the delay element 9 and the ground.

Die beiden Inverter 13 und 14 sind wegen der begrenzten Steilheit ihrer Eingangssignale vorzugsweise invertierende Schmitt-Trigger. Um Energie zu sparen, sind für den Speicher 7, das Freigabe-Gatter 8, den Spannungsschalter 10 und die beiden Inverter 13 und 14 vorzugsweise Bauelemente in CMOS-Technologie zu verwenden, die alle von der Speisespannung + Vdd," —Vss gespeist werden. Dabei ist + Vdd z.B. 5 Volt und —Vss z.B. —5 Volt. Der Speicher 7 ist z.B. ein D-Flip Flop vom Typ MC 14013, dessen D-Eingang am Logikwert «1» liegt und dessen Takt-Eingang der Setz-Eingang S des Speichers 7 ist. Das Freigabe-Gatter 8 und der Spannungsschalter 10 sind z.B. Analog-Multiplexer vom Typ MC 14053, die sowohl als Und-Gatter als auch als Schalter verwendet werden können. Die beiden Inverter 13 und 14 sind z.B. Schmitt-Trigger vom Typ MC 14584. Die Bauelemente der Reihe MC 14 . . . werden unter anderem von der Firma Motorola, Phoenix, USA hergestellt und sind in deren Datenbuch beschrieben. Because of the limited steepness of their input signals, the two inverters 13 and 14 are preferably inverting Schmitt triggers. In order to save energy, components in CMOS technology are preferably used for the memory 7, the enable gate 8, the voltage switch 10 and the two inverters 13 and 14, all of which are supplied by the supply voltage + Vdd, "-Vss. Here, + Vdd is, for example, 5 volts and —Vss is, for example, -5 volts of the memory 7. The enable gate 8 and the voltage switch 10 are, for example, analog multiplexers of the type MC 14053, which can be used both as an AND gate and as a switch, The two inverters 13 and 14 are, for example, Schmitt trigger from Type MC 14584. The components of the MC 14 ... series are manufactured by Motorola, Phoenix, USA, among others, and are described in their data book.

Der zeitliche Verlauf des Steuerimpulses Vp am Steuereingang 11 der Schaltungsanordnung 1,. der Spannung Vr am Rückstell-Eingang R des Speichers 7, der Eingangsspannung v des Differentiators 5, der Eingangsspannung Vd des Verstärkers 6, der Eingangsspannung VE des Inverters 13 (siehe Fig. 3), der Spannung Vs am Setz-Eingang S des Speichers 7, der Ausgangsspannung Vf am Q-Ausgang des Speichers 7 und der Steuerspannung Vg des steuerbaren Schalters 4 sind in der Fig. 5 dargestellt. The time course of the control pulse Vp at the control input 11 of the circuit arrangement 1. the voltage Vr at the reset input R of the memory 7, the input voltage v of the differentiator 5, the input voltage Vd of the amplifier 6, the input voltage VE of the inverter 13 (see FIG. 3), the voltage Vs at the set input S of the memory 7 , The output voltage Vf at the Q output of the memory 7 and the control voltage Vg of the controllable switch 4 are shown in FIG. 5.

Im Augenblick t = 0 beim Startbeginn des Steuerimpulses Vp ist der Kondensator C des Verzögerungsgliedes 9 (siehe Fig. 4) geladen und der Speicher 7 auf Null zurückgestellt, so dass an dessem (^-Ausgang ein Logikwert «1» ansteht, der das Freigabe-Gatter 8 freigibt für den nachfolgenden Teil des positivgehenden Steuerimpulses Vp der Dauer tp. Der Steuerimpuls Vp erreicht somit den Steuereingang des steuerbaren Schalters 4 und schaltet dessen Schaltstrecke durch, so dass ein Spulenstrom i vom Speisepol + Va über die Magnetspule 2, den Strom/Spannungs-Wandler-Widerstand 3 und der Schaltstrecke des steuerbaren Schalters 4 gegen Masse fliesst. At the instant t = 0 at the start of the control pulse Vp, the capacitor C of the delay element 9 (see FIG. 4) is charged and the memory 7 is reset to zero, so that a logic value “1” is present at its (^ output), which enables the release Gate 8 releases the duration tp for the following part of the positive going control pulse Vp. The control pulse Vp thus reaches the control input of the controllable switch 4 and switches its switching path through, so that a coil current i from the feed pole + Va via the solenoid coil 2, the current / Voltage converter resistor 3 and the switching path of the controllable switch 4 flows to ground.

Es gilt die Gleichung: The equation applies:

i = VA [1 - e"(R' + R")t/L] / (R' + R"), i = VA [1 - e "(R '+ R") t / L] / (R' + R "),

wobei R' der Wert des Wicklungswiderstandes der Magnetspule where R 'is the value of the winding resistance of the solenoid

2, R' ' der Wert des Strom/Spannung-Wandler-Widerstandes 2, R '' the value of the current / voltage converter resistance

3, L die Induktivität der Magnetspule 2 und t die Zeit darstellt. R' ' ist sehr klein, z.B. in der Grössenordnung von 1 Ohm. Der Strom/Spannungs-Wandler-Widerstand 3 wandelt den Spulenstrom i um in eine proportionale Spannung, die gleichzeitig die Eingangsspannung v des Differentiators 5 ist und die über diesen Differentiator 5 den Setz-Eingang S des Speichers 7 steuert. Der Speicher 7 arbeitet wie ein RS-Flip Flop. 3, L represents the inductance of the magnetic coil 2 and t represents the time. R '' is very small, e.g. in the order of 1 ohm. The current / voltage converter resistor 3 converts the coil current i into a proportional voltage, which is simultaneously the input voltage v of the differentiator 5 and which controls the set input S of the memory 7 via this differentiator 5. The memory 7 works like an RS flip-flop.

Im Augenblick t = 0 steigt der Spulenstrom i vom Nullwert nach einer exponentiellen Funktion an. Gleichzeitig invertiert der Inverter 14 im Verzögerungsglied 9 (siehe Fig. 4) den Steuerimpuls Vp, so dass der Kondensator C sich exponentiell mit der Zeitkonstante RC über den Widerstand R entladen kann. At the instant t = 0, the coil current i increases from zero according to an exponential function. At the same time, the inverter 14 in the delay element 9 (see FIG. 4) inverts the control pulse Vp, so that the capacitor C can discharge exponentially with the time constant RC via the resistor R.

Die Eingangsspannung v des Differentiators 5 ist annähernd gleich dem im Strom/Spannungs-Wandler-Widerstand 3 durch den Spulenstrom i erzeugten Spannungsabfall. Im Augenblick t = 0 springt die Eingangsspannung v somit plötzlich, von ihrem Anfangswert + Va auf den Wert Null, um anschliessend mit der Zeitkonstante des Spulenstroms i anzusteigen (siehe Fig. 5). Der im Augenblick t = 0 zustandekommende negative Sprung der Eingangsspannung v führt zu einem positiven Signal am Ausgang des Differentiators 5, dessen Ausgangsspannung gleich Vd = -Kd * (dv/dt) ist. Dabei ist Kd eine Konstante. Das positive Signal am Ausgang des Differentiators 5 im Augenblick t = 0 hat dank der Verzgerungsschaltung 9 keinen Ein-fluss auf den steuerbaren Schalter 4. Am Ausgang des Differentiators 5 erscheint somit im Augenblick t = 0 eine kurze positive Spannungsspitze, die beim Nullwert beginnt und nach Erreichen des Spitzenwertes sehr schnell abklingt, dabei gegen negative Spannungswerte überschwingt, um anschliessend mit einer Zeitkonstante gegen Null abzuklingen. The input voltage v of the differentiator 5 is approximately equal to the voltage drop generated in the current / voltage converter resistor 3 by the coil current i. At the instant t = 0, the input voltage v suddenly jumps from its initial value + Va to the value zero, in order to subsequently increase with the time constant of the coil current i (see FIG. 5). The negative jump in the input voltage v which occurs at the instant t = 0 leads to a positive signal at the output of the differentiator 5, the output voltage of which is equal to Vd = -Kd * (dv / dt). Kd is a constant. The positive signal at the output of the differentiator 5 at the instant t = 0 has no influence on the controllable switch 4 thanks to the delay circuit 9. At the output of the differentiator 5, a short positive voltage peak appears at the instant t = 0, which begins at the zero value and decays very quickly after reaching the peak value, overshoots against negative voltage values, and then decays with a time constant towards zero.

Der Verstärker 6 ist so ausgelegt, dass er nur positive Werte seiner Eingangsspannung VD, z.B. mit einem Verstärkungsfaktor 100, verstärkt, während er die negativen Werte seiner Eingangsspannung VD praktisch unterdrückt und seine Ausgangsspannung mit Hilfe der Rückkopplungs-Diode Dk (siehe Fig. 3) auf —0,6 Volt beschränkt. Die Eingangsspannung Ve (siehe Fig. 3) des Inverters 13 besitzt somit im Augenblick t = 0 ebenfalls eine kurze positive Spannungsspitze (siehe Fig. 5), die vom In-verter 13 invertiert und auf einen Binärpegel begrenzt wird. The amplifier 6 is designed so that it only has positive values of its input voltage VD, e.g. with a gain factor 100, while practically suppressing the negative values of its input voltage VD and limiting its output voltage to -0.6 volts by means of the feedback diode Dk (see Fig. 3). The input voltage Ve (see FIG. 3) of the inverter 13 thus also has a short positive voltage peak at the instant t = 0 (see FIG. 5), which is inverted by the inverter 13 and limited to a binary level.

Dies ist der erste in der Fig. 5 dargestellte negativgehende Impuls der Spannung Vs am Setz-Eingang S des Speichers 7. Da seit dem Augenblick t = 0 während dieser sehr kurzen Impulszeit die Spannung Vr am Rückstell-Eingang R des Speichers 7 wegen der Zeitkonstante RC noch nicht nennenswert im Wert abfallen konnte, steht am Rückstell-Eingang R des Speichers 7 praktisch noch der Logikwert «1» an, so dass der erste negativgehende Impuls am Setz-Eingang S des Speichers 7 wirkungslos bleibt und der Speicher 7 im zurückgestellten Zustand verharrt. In der Fig. 5 ist die Zeit schraffiert dargestellt, nach deren Ablauf die Spannung Vr am Rückstell-Eingang R des Speichers 7 so weit abgeklungen ist, dass der Setz-Eingang S des Speichers 7 wirksam werden kann. This is the first negative going pulse of the voltage Vs at the setting input S of the memory 7 shown in FIG. 5. Since the moment t = 0 during this very short pulse time the voltage Vr at the reset input R of the memory 7 due to the time constant RC could not yet drop appreciably in value, the logic value “1” is still present at the reset input R of the memory 7, so that the first negative going pulse at the setting input S of the memory 7 remains ineffective and the memory 7 in the reset state persists. 5 shows the hatched time after which the voltage Vr at the reset input R of the memory 7 has decayed to such an extent that the set input S of the memory 7 can take effect.

Nach Ablauf einer Zeit tR ist die auf den Anker des Elektromagneten ausgeübte Kraft genügend gross, um diesen Anker zu bewegen. Dadurch wird der Luftspalt des Elektromagneten kleiner und die Induktivität L seiner Magnetspule 2 grösser, so dass die Eingangsspannung v des Differentiators 5 im Augenblick tR einen Maximalwert Vm besitzt (siehe Fig. 5), um anschliessend im Wert abzunehmen. Der Maximalwert Vm der Eingangsspannung v entspricht einem Nullwert der Ausgangsspannung Vd des Differentiators 5, da bekanntlich bei einem Maximum der Eingangsspannung v die Gleichung (dv/dt) = 0 erfüllt ist. After a time tR, the force exerted on the armature of the electromagnet is sufficiently large to move this armature. As a result, the air gap of the electromagnet becomes smaller and the inductance L of its magnet coil 2 increases, so that the input voltage v of the differentiator 5 has a maximum value Vm at the instant tR (see FIG. 5), in order to then decrease in value. The maximum value Vm of the input voltage v corresponds to a zero value of the output voltage Vd of the differentiator 5, since, as is known, the equation (dv / dt) = 0 is fulfilled at a maximum of the input voltage v.

Während der nachfolgenden Zeit tc sinkt die Eingangsspannung v des Differentiators 5 bis auf einen Wert Vc ab und die Eingangsspannung Vd des Verstärkers 6 steigt auf einen positiven Wert an (siehe Fig. 5). In diesem Augenblick (tR + tc) ist das Anziehen des Elektromagneten vollständig beendet und sein Anker befindet sich in der Endlage. Ab diesem Augenblick behält die Induktivität L der Magnetspule 2 wieder einen konstanten Wert, so dass die Eingangsspannung v des Differentiators 5 relativ plötzlich die Richtung ihrer Spannungsänderung wechselt und ihre Kennlinie im Augenblick (tR + tc) eine Diskontinuität aufweist, die einem Wechsel in der Polarität der Steil- During the subsequent time tc, the input voltage v of the differentiator 5 drops to a value Vc and the input voltage Vd of the amplifier 6 rises to a positive value (see FIG. 5). At this moment (tR + tc) the tightening of the electromagnet is completely finished and its armature is in the end position. From this moment on, the inductance L of the magnet coil 2 again maintains a constant value, so that the input voltage v of the differentiator 5 changes the direction of its voltage change relatively suddenly and its characteristic curve at the moment (tR + tc) has a discontinuity that changes in polarity the steep

5 5

10 10th

15 15

20 20th

25 25th

30 30th

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40 40

45 45

50 50

55 55

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65 65

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4 4th

heit des in der Magnetspule 2 fliessenden Spulenstromes i entspricht. Dieser tritt, wie bereits erwähnt, dann auf, wenn der Anker des Elektromagneten beim Anzug seine Endstelle erreicht. Dieser Wechsel in der Polarität wird mit Hilfe des Differentiators 5 ermittelt, indem im Augenblick (tR + tc) wegen der Diskontinuität in der Kennlinie der Eingangsspannung v des Differentiators 5 dessen Ausgangsspannung Vd plötzlich von einem positiven auf einen negativen Wert springt, d.h. der positiven Spannungspitze vor dem Augenblick (tR + tc) folgt eine negative Spannungsspitze nach dem Augenblick (tR + tc). Der Verstärker 6 verstärkt wiederum nur die positive Spannungsspitze und wandelt sie mit Hilfe des Inverters 13 (siehe Fig. 3) um in einen negativgehenden Impuls. Dies ist der zweite negativgehende Impuls im zeitlichen Ablauf der Spannung Vs am Setz-Eingang S des Speichers 7. Da inzwischen die Spannung Vr am Rückstell-Eingang R dieses Speichers 7 genügend abgeklungen ist, ist dieser Rückstell-Eingang R nicht mehr wirksam und der zweite negativgehende Impuls am Setz-Eingang S des Speichers 7 bringt dessen Flip Flop zum Kippen. Damit die positive Flanke des zweiten negativen Impulses der Spannung Vs das Flip-Flop des Speichers 7 im Augenblick (tR + tc) umkippt, muss zum Aufbau des Speichers 7 ein D-Flip Flop verwendet werden. Seine Ausgangsspannung VF am Q-Ausgang nimmt einen Logikwert «0» an, das Freigabe-Gatter 8 wird dadurch gesperrt und die Steuerspannung Vq des steuerbaren Schalters 4 ist gleich Null. Der Schalter 4 schaltet somit in diesem Augenblick (tR + tc) die Magnetspule 2 ab. Der noch eine kurze Zeit fliessende Spulenstrom i fliesst auf bekannte Weise über die Rückflussdiode D an und erzeugt so im Strom/Spannungs-Wandler-Widerstand 3 keinen Spannungsabfall mehr. Die Speisung der Magnetspule 2 ist somit nur während der Zeit (tR + tc) vorhanden, d.h. sie ist, unabhängig von der Dauer tp des Steuerimpulses Vp, nur genau so lange vorhanden, bis dass der Anker des Elektromagneten voll umgeschaltet hat. Durch das Abschalten der Magnetspule 2 im Augenblick (tR + tc) nimmt die Eingangsspannung v des Differentiators 5 nicht mehr expo-nentiell zu (siehe gestrichelte Kennlinie A in der Fig. 5), sondern sie springt im Augenblick (tR + tc) plötzlich auf ihren usprünglichen Wert +VA (siehe Kennlinie B in der Fig. 5), corresponds to the coil current i flowing in the magnet coil 2. As already mentioned, this occurs when the armature of the electromagnet reaches its end point when tightened. This change in polarity is determined with the aid of the differentiator 5 by suddenly (tR + tc) due to the discontinuity in the characteristic of the input voltage v of the differentiator 5, whose output voltage Vd suddenly jumps from a positive to a negative value, i.e. the positive voltage peak before the moment (tR + tc) is followed by a negative voltage peak after the moment (tR + tc). The amplifier 6 in turn only amplifies the positive voltage peak and converts it into a negative going pulse with the aid of the inverter 13 (see FIG. 3). This is the second negative going pulse in the time course of the voltage Vs at the setting input S of the memory 7. Since the voltage Vr at the reset input R of this memory 7 has meanwhile decayed sufficiently, this reset input R is no longer effective and the second negative going pulse at the set input S of the memory 7 causes its flip-flop to tilt. So that the positive edge of the second negative pulse of the voltage Vs flips over the flip-flop of the memory 7 at the moment (tR + tc), a D flip-flop must be used to build up the memory 7. Its output voltage VF at the Q output assumes a logic value “0”, the release gate 8 is thereby blocked and the control voltage Vq of the controllable switch 4 is zero. The switch 4 thus switches off the solenoid 2 at this moment (tR + tc). The coil current i flowing for a short time flows in a known manner via the reflux diode D and thus no longer produces a voltage drop in the current / voltage converter resistor 3. The solenoid 2 is therefore only supplied during the time (tR + tc), i.e. regardless of the duration tp of the control pulse Vp, it is only present until the armature of the electromagnet has fully switched. By switching off the magnetic coil 2 at the moment (tR + tc), the input voltage v of the differentiator 5 no longer increases exponentially (see dashed line A in FIG. 5), but suddenly jumps up at the moment (tR + tc) their original value + VA (see characteristic curve B in FIG. 5),

während die Ausgangsspannung VD des Differentiators 5 und die Eingangsspannung VE des Inverters 13 (siehe Fig. 3) wieder auf den Nullwert abklingen. while the output voltage VD of the differentiator 5 and the input voltage VE of the inverter 13 (see FIG. 3) decay to zero again.

Nach Ablauf seiner Dauer tp endet der Steuerimpuls Vp. Da-5 durch springt die Ausgangsspannung des Inverters 14 (siehe Fig. 4) auf den Logikwert «1» und lädt den Kondensator C mit der Zeitkonstante RC auf, so dass nach einer gewissen Zeit die Spannung VR wieder einen Logikwert «1» annimmt und den Speicher 7 auf Null zurückstellt. D.h. am Q-Ausgang des Spei-lo chers 7 erscheint wieder der Logikwert «1», der das Freigabe-Gatter 8 für einen möglicherweise nachfolgenden neuen Steuerimpuls Vp freigibt. After its duration tp, the control pulse Vp. Da-5 jumps through the output voltage of the inverter 14 (see Fig. 4) to the logic value "1" and charges the capacitor C with the time constant RC, so that after a certain time Voltage VR again assumes a logic value «1» and resets memory 7 to zero. I.e. At the Q output of the memory 7, the logic value “1” appears again, which enables the enable gate 8 for a possibly subsequent new control pulse Vp.

Um zusätzlich Energie zu sparen, werden die Bauelemente der Schaltungsanordnung 1 nicht dauernd, sondern mit Hilfe i5 des Spannungsschalters 10 nur während der Dauer tp des Steuerimpulses Vp mit der Speisespannung VDd; —Vss gespeist. Während den Ruhepausen zwischen den Steuerimpulsen Vp wird somit keine Energie durch die Schaltungsanordnung 1 verbraucht. In order to save additional energy, the components of the circuit arrangement 1 are not permanently, but with the aid of i5 of the voltage switch 10 only during the duration tp of the control pulse Vp with the supply voltage VDd; —Vss powered. During the rest periods between the control pulses Vp, no energy is thus consumed by the circuit arrangement 1.

20 Die Arbeitsweise des in der Fig. 2 dargestellten Differentiators 5 ist an sich bekannt. Der Eingangs-Kondensator Ci und der Rückkopplungs-Widerstand Rk bilden das an sich bekannte Differentiations-Netzwerk. The mode of operation of the differentiator 5 shown in FIG. 2 is known per se. The input capacitor Ci and the feedback resistor Rk form the differentiation network known per se.

Die Arbeitsweise des in der Fig. 3 dargestellten Verstärkers 25 6 ist ebenfalls an sich bekannt. Wenn seine Eingangsspannung Vd > 0 ist, dann besitzt der Verstärker 6 einen mit Hilfe der Widerstände R, und Rk eingestellten Verstärkungsfaktor. Damit die Eingangsspannung Ve des Inverters 13 möglichst nur positive Werte annehmen kann, ist die Rückkopplungs-Diode Dk vor-30 handen, die die Spannung VE auf den im Absolutwert relativ kleinen negativen Wert von —0,6 Volt festhält, wenn die Eingangsspannung VD < 0 ist. Theoretisch könnte die Aufgabe des Inverters 13 — Inversion und Begrenzung auf Binärpegeln — auch vom Operationsverstärker 12 direkt mit übernommen und 35 so der Inverter 13 eingespart werden. Im vorliegenden Fall hat der Inverter 13 folgende Funktionen: Invertierung des Ausgangssignals VE des Verstärkers 12, Begrenzung des Signals Vs auf Binärpegeln und Erzeugung der nötigen Flankensteilheit des Signals Vs zum Kippen des D-Flip Flop. The operation of the amplifier 25 6 shown in FIG. 3 is also known per se. If its input voltage Vd> 0, then the amplifier 6 has an amplification factor set by means of the resistors R, and Rk. So that the input voltage Ve of the inverter 13 can take on only positive values if possible, the feedback diode Dk is present, which holds the voltage VE at the negative value of -0.6 volts, which is relatively small in absolute terms, when the input voltage VD < Is 0. Theoretically, the task of the inverter 13 - inversion and limitation to binary levels - could also be taken over directly by the operational amplifier 12, thus saving the inverter 13. In the present case, the inverter 13 has the following functions: inverting the output signal VE of the amplifier 12, limiting the signal Vs to binary levels and generating the necessary edge steepness of the signal Vs to flip the D flip-flop.

v v

2 Blätter Zeichnungen 2 sheets of drawings

Claims

664 232

1. A method for controlling an electromagnet with the aid of a controllable switch (4), characterized in that the change in the polarity of the steepness of the coil current (i) flowing in a magnet coil (2), which occurs when the armature of the electromagnet at Suit reaches its end point, is determined in order to then switch off the solenoid (2).

2. Circuit arrangement (1) for carrying out the method according to claim 1, characterized in that a voltage (v) proportional to the coil current (i) is fed via a differential (5) to a setting input (S) of a memory (7) is, the output of which is connected to a first input of an enable gate (8), to the output of which the control input of the controllable switch (4) is connected, while a control input (11) of the circuit arrangement (1) on the one hand directly to the second input of the Release gate (8) and on the other hand via a delay element (9) is connected to the reset input (R) of the memory (7).

2nd

PATENT CLAIMS

3. Circuit arrangement (1) according to claim 2, characterized in that an amplifier (6) is present between the differentiator (5) and the setting input (S) of the memory (7).

4. Circuit arrangement (1) according to claim 2 or 3, characterized in that the delay element (9) contains at least one RC element (R; C).

5. Circuit arrangement (1) according to one of claims 2 to 4, characterized in that the memory (7) is a flip-flop.

6. Circuit arrangement (1) according to one of claims 2 to 5, characterized in that it contains a voltage switch (10), the control input of which is connected to the control input (11) of the circuit arrangement (1) and whose switching paths between the supply voltage (+ V 'dd, —V'ss) of the circuit arrangement (1) and supply voltage connections (+ Vdd, —Vss) of the components of the circuit arrangement (1) are connected.