DE3414772C2 - - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims description 69
- 239000000758 substrate Substances 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims 6
- 230000000694 effects Effects 0.000 description 11
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Description
Die Erfindung betrifft eine komplementäre Feldeffekttransistor-Anordnung gemäß dem Oberbegriff von Anspruch 1 sowie ein Verfahren zu ihrer Herstellung.The invention relates to a complementary field effect transistor arrangement according to the preamble of claim 1 as well a process for their manufacture.
Eine derartige Anordnung ist aus der US-PS 40 35 826 bekannt. Außer den Merkmalen gemäß dem Oberbegriff von Anspruch 1 weist die bekannte Anordnung noch weitere Merkmale auf, die zum Verringern des sogenannten Latch-Up-Effektes dienen. Worum es bei diesem Effekt geht, wird im Folgenden anhand von Fig. 1 näher erläutert, die eine komplementäre Feldeffekttransistor-Anordnung zeigt, die nicht genau mit derjenigen gemäß der US-PS 40 35 826 übereinstimmt.Such an arrangement is known from US-PS 40 35 826. In addition to the features according to the preamble of claim 1, the known arrangement has further features which serve to reduce the so-called latch-up effect. What this effect is about is explained in more detail below with reference to FIG. 1, which shows a complementary field-effect transistor arrangement which does not exactly match that according to US Pat. No. 4,035,826.
Bei der komplementären MOS-Feldeffekttransistor-Anordnung (CMOS-FET) gemäß Fig. 1 ist eine Wanne 2 in einem Teil eines N-Typ Halbleitersubstrates 1 ausgebildet. Auf der Oberfläche des Substrates 1 sind P-Typ Diffusionsbereiche ausgebildet, die den Sourcebereich und den Drainbereich eines P-Kanal MOS-FET (P-MOST) 20 bilden. Entsprechend sind N-Typ Bereiche ausgebildet, die den Sourcebereich und den Drainbereich eines N-Kanal MOS-FET (N-MOST) 21 bilden, der auf der Oberfläche der Wanne 2 ausgebildet ist. Auf dem Substrat 1 ist ein N-Typ Diffusionsbereich 7 zum Kontaktieren des N-Typ Substrates ausgebildet. Ein P-Typ Diffusionsbereich 8 zum Kontaktieren des P-Typ Grabenbereiches 2 ist auf dem letzteren ausgebildet. Dicke Oxidfilme 9 trennen den P-MOST 20 vom N-MOST 21. Der P-MOST 20 und der N-MOST 21 weisen jeweils Gateelektroden 10 bzw. 11 auf. Weiterhin sind Spannungsversorgungsleitungen 12 und 13, eine Ausgangsleitung 14 und eine Eingangsleitung 15 vorhanden, um gemeinsame Eingangssignale an die Gateelektroden 10 und 11 des P-MOST 20 bzw. des N-MOST 21 zu geben.In the complementary MOS field-effect transistor arrangement (CMOS-FET) according to FIG. 1, a well 2 is formed in part of an N-type semiconductor substrate 1 . P-type diffusion regions are formed on the surface of the substrate 1 , which form the source region and the drain region of a P-channel MOS-FET (P-MOST) 20 . Correspondingly, N-type regions are formed which form the source region and the drain region of an N-channel MOS-FET (N-MOST) 21 which is formed on the surface of the well 2 . An N-type diffusion region 7 for contacting the N-type substrate is formed on the substrate 1 . A P-type diffusion region 8 for contacting the P-type trench region 2 is formed on the latter. Thick oxide films 9 separate the P-MOST 20 from the N-MOST 21 . The P-MOST 20 and the N-MOST 21 each have gate electrodes 10 and 11 , respectively. There are also voltage supply lines 12 and 13 , an output line 14 and an input line 15 for giving common input signals to the gate electrodes 10 and 11 of the P-MOST 20 and the N-MOST 21, respectively.
Zum Erläutern des erwähnten Latch-Up-Effektes sei angenommen, daß eine Spannung von 5 V an die Spannungsversorgungsleitung 12 und eine Spannung von 0 V an die Spannungsversorgungsleitung 13 gelegt wird. Das Signal an der Ausgangsleitung 14 ist einer positiven Überspannung als Störsignal unterworfen. Der P-Typ Diffusionsbereich 4 ist in bezug auf das N-Typ Substrat 1 in Vorwärtsrichtung vorgespannt. Dadurch werden Löcher in das N-Typ Substrat 1 injiziert. Da die Löcher im N-Typ Substrat 1 Minoritätsladungsträger sind, wird ein Teil derselben durch Rekombination vernichtet, während der verbleibende Teil in die Wanne 2 diffundiert. Er wird durch diesen übertragen und am P-Typ Kontaktierdiffusionsbereich 8 als äußerer Strom entladen. Da die Löcher also durch die Wanne 2 übertragen werden, bleibt das Potential dort nicht auf 0 V fixiert, sondern es wird auf ein leicht positives Potential gehoben. Daher ist die durch den N-Typ Diffusionsbereich 5 und die P-Typ Wanne 2 gebildete Diode in Vorwärtsrichtung vorgespannt, wodurch Elektronen vom N-Typ Diffusionsbereich in die Wanne 2 injiziert werden. Ein Teil der Elektronen diffundiert zum N-Typ Substrat 1 und tritt dort am N-Typ Kontaktierdiffusionsbereich als Substratstrom aus. Daher ist das Potential des N-Typs Substrates 1 nicht auf 5 V fixiert, sondern wird etwas geringer als 5 V. Dadurch ist eine Diode zwischen dem P-Typ Diffusionsbereich 3 und dem N-Typ Substrat 1 vorhanden, die in Vorwärtsrichtung vorgespannt ist, wodurch Löcher in das N-Typ Substrat 1 injiziert werden. Diese Löcher diffundieren ähnlich wie diejenigen, die vom P-Typ Diffusionsbereich 4 injiziert werden, in die Wanne 2 und erhöhen das Potential dort weiter. Infolgedessen wird die Injektion von Elektronen aus dem N-Typ Diffusionsbereich 5 in die Wanne 2 weiter erhöht, wodurch dann das Ausmaß der Löcherinjektion vom P-Typ Diffusionsbereich 3 in das N-Typ Substrat 1 weiter zunimmt.To explain the latch-up effect mentioned, it is assumed that a voltage of 5 V is applied to the voltage supply line 12 and a voltage of 0 V is applied to the voltage supply line 13 . The signal on the output line 14 is subjected to a positive overvoltage as an interference signal. The P-type diffusion region 4 is forward biased with respect to the N-type substrate 1 . As a result, holes are injected into the N-type substrate 1 . Since the holes in the N-type substrate 1 are minority charge carriers, a part of them is destroyed by recombination, while the remaining part diffuses into the tub 2 . It is transmitted through this and discharged as an external current at the P-type contact diffusion region 8 . Since the holes are transmitted through the trough 2 , the potential there does not remain fixed at 0 V, but is raised to a slightly positive potential. Therefore, the diode formed by the N-type diffusion region 5 and the P-type well 2 is forward biased, whereby electrons from the N-type diffusion region are injected into the well 2 . Part of the electrons diffuses to the N-type substrate 1 and exits there as a substrate current at the N-type contact diffusion region. Therefore, the potential of the N-type substrate 1 is not fixed at 5 V, but becomes slightly less than 5 V. As a result, there is a diode between the P-type diffusion region 3 and the N-type substrate 1 , which is biased in the forward direction, whereby holes are injected into the N-type substrate 1 . Similar to those injected by the P-type diffusion region 4 , these holes diffuse into the well 2 and further increase the potential there. As a result, the injection of electrons from the N-type diffusion region 5 into the well 2 is further increased, as a result of which the extent of the hole injection from the P-type diffusion region 3 into the N-type substrate 1 then increases further.
Durch diese positive Rückkopplung fließt ein Überstrom dauernd zwischen den Spannungsversorgungsdrähten 12 und 13, selbst wenn kein weiteres Störsignal an der Ausgangsleitung 14 mehr auftritt und der P-Typ Diffusionsbereich 4 die Injektion von Löchern in das N-Typ Substrat 1 beendet. Dieser Effekt wird als Latch-Up-Effekt bei CMOS-FET bezeichnet. Unabhängig davon, ob das Triggerstörsignal, das zuerst an die Ausgangsleistung 14 gegeben wird, positiv oder negativ ist, oder selbst wenn das Triggerstörsignal an die Spannungsversorgungsleitungen 12 oder 13 gegeben wird, tritt schließlich ein Überstrom zwischen den Spannungsversorgungsleitungen 12 und 13 entsprechend wie oben beschrieben auf, nur mit dem Unterschied, daß die ersten Ladungsträger von einem anderen Gebiet her injiziert werden.Due to this positive feedback, an overcurrent flows continuously between the voltage supply wires 12 and 13 , even if no further interference signal occurs on the output line 14 and the P-type diffusion region 4 ends the injection of holes in the N-type substrate 1 . This effect is called the latch-up effect in CMOS-FET. Regardless of whether the trigger noise signal, which is first given to the output power 14 , is positive or negative, or even if the trigger noise signal is given to the voltage supply lines 12 or 13 , an overcurrent finally occurs between the voltage supply lines 12 and 13 as described above The only difference is that the first charge carriers are injected from another area.
Um den beschriebenen Effekt zu verhindern, sind bei herkömmlichen CMOS-FET verschiedene Maßnahmen ergriffen worden. Zum Beispiel wird die Entfernung zwischen dem P-MOST und N-MOST erhöht, die Wanne wird tiefer ausgebildet, oder der MOST wird durch einen Schutzring umgeben, der aus einer Diffusionsschicht besteht, um das Potential des Substrates bzw. der Wanne zu fixieren. Besondere Diffusionsschichten sind auch aus der eingangs genannten US-PS 40 35 826 bekannt. Sie verhindern große Spannungsunterschiede und verringern dadurch Ladungsträgerinjektion.To prevent the described effect, conventional CMOS-FET various measures have been taken. For example, the distance between the P-MOST and N-MOST increased, the tub is formed lower, or the MOST is surrounded by a protective ring, which consists of a diffusion layer around the potential to fix the substrate or the tub. Special diffusion layers are also from the beginning mentioned US-PS 40 35 826 known. They prevent big ones Voltage differences and thereby reduce charge injection.
Mit den bekannten Anordnungen kann der beschriebene Latch-Up-Effekt zwar erfolgreich verringert werden, jedoch nur auf Kosten der Integrierbarkeit.With the known arrangements, the latch-up effect described successfully reduced, but only at the expense of integrability.
Der Erfindung liegt die Aufgabe zugrunde, eine komplementäre Feldeffekttransistor-Anordnung mit geringem Latch-Up-Effekt anzugeben, die für hohe Integrierbarkeit geeignet ist.The invention has for its object a complementary Field effect transistor arrangement with a low latch-up effect to be specified, which is suitable for high integrability.
Die Erfindung ist durch die Merkmale von Anspruch 1 gegeben. Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.The invention is given by the features of claim 1. Advantageous refinements are the subject of the dependent claims.
Die erfindungsgemäße Anordnung zeichnet sich dadurch aus, daß die Diffusionstiefe mindestens eines der beiden Kontaktier-Diffusionsbereiche größer ist als die des benachbarten Source-Diffusionsbereichs, und daß der jeweilige Kontaktier-Diffusionsbereich wenigstens einen Teil der unteren Fläche des benachbarten Source-Diffusionsbereichs abdeckt. Dadurch ist die beschriebene Injektion von Ladungsträgern verringert, wodurch ohne Auftreten des Latch-Up-Effektes die zueinander komplementären Transistoren sehr eng zueinander benachbart ausgebildet werden können. Dies gewährleistet hohe Integrierbarkeit. The arrangement according to the invention is characterized in that that the diffusion depth of at least one of the two contact diffusion regions is greater than that of the neighboring one Source diffusion region, and that the respective Contact diffusion area at least part of the lower surface of the adjacent source diffusion region covers. This is the injection described of charge carriers reduced, causing no occurrence of the latch-up effect which are complementary to each other Transistors formed very closely adjacent to each other can be. This ensures high integrability.
Die Erfindung wird im folgenden an Hand der Fig. 2 und 3 erläutert. Die Figuren zeigenThe invention is explained below with reference to FIGS. 2 and 3. The figures show
Fig. 1 einen schematischen Querschnitt durch den Aufbau eines bekannten CMOS-FET; Fig. 1 shows a schematic cross section through the construction of a known CMOS-FET;
Fig. 2 einen schematischen Querschnitt entsprechend Fig. 1, jedoch durch eine erste anmeldegemäße Ausführungsform; und FIG. 2 shows a schematic cross section corresponding to FIG. 1, but through a first embodiment according to the application; and
Fig. 3 einen schematischen Querschnitt entsprechend Fig. 1, jedoch durch eine zweite anmeldegemäße Ausführungsform. Fig. 3 is a schematic cross section corresponding to FIG. 1, but by a second embodiment according to the application.
Bei der Ausführungsform gemäß Fig. 2 stimmen die meisten Bereiche mit dem Aufbau gemäß Fig. 1 überein. Entsprechende Bereiche tragen gleiche Bezugszeichen. Auf diese Bereiche wird hier nicht mehr näher eingegangen. Bei der dargestellten Ausführungsform sind der N-Typ Diffusionsbereich 7 zum Kontaktieren des N-Typ Substrates 1 und der P-Typ Diffusionsbereich 8 zum Kontaktieren mit größerer Diffusionstiefe ausgebildet als der P-Typ Sourcediffusionsbereich 3 des P-MOST 20 und des N-Typ Sourcediffusionsbereichs 5 des N-MOST 21. Darüberhinaus sind die Kontaktierdiffusionsbereiche 7 und 8 so weit ausgedehnt, daß sie die unteren Flächen der Sourcediffusionsbereiche 3 bzw. 5 so weit abdecken, daß die ausgedehnten Endbereiche sich so nahe wie möglich bis zu den Gatebereichen der beiden MOSTs 20 bzw. 21 erstrecken.In the embodiment according to FIG. 2, most areas correspond to the structure according to FIG. 1. Corresponding areas have the same reference symbols. These areas are no longer discussed here. In the illustrated embodiment, the N-type diffusion region 7 for contacting the N-type substrate 1 and the P-type diffusion region 8 for contacting are formed with a greater diffusion depth than the P-type source diffusion region 3 of the P-MOST 20 and the N-type source diffusion region 5 of N-MOST 21 . In addition, the contact diffusion regions 7 and 8 are extended so far that they cover the lower surfaces of the source diffusion regions 3 and 5 so far that the extended end regions extend as close as possible to the gate regions of the two MOSTs 20 and 21 , respectively.
Wenn bei diesem Aufbau ein positiver Störspannungsstoß an der Ausgangsleitung 14 empfangen wird, werden Löcher vom P-Typ Diffusionsbereich 4 in das N-Typ Substrat 1 injiziert, von denen ein Teil in die Wanne 2 gelangt und aus dieser durch den P-Typ Kontaktierdiffusionsbereich 8 herausfließt. Da jedoch der größte Teil des N-Typ Sourcediffusionsbereichs 5 durch den P-Typ Diffusionsbereich 8 abgedeckt ist, dessen Verunreinigungskonzentration erheblich höher ist als die des P-Typ Grabenbereichs 2, ist die Injektion von Löchern vom N-Typ Sourcediffusionsbereich 5 gegenüber der Injektion beim herkömmlichen Aufbau erheblich verringert. Dies gilt auch für die Injektion von Löchern aus dem P-Typ Sourcediffusionsbereich 3 in das N-Typ Substrat 1. Dadurch ist der Verstärkungsfaktor für die oben genannte positive Rückkopplung, die den Latch-Up-Effekt hervorruft, erheblich verringert, was zu einem Verbessern des Latch-Up-Widerstandes führt.With this construction, if a positive surge voltage is received on the output line 14 , holes of the P-type diffusion region 4 are injected into the N-type substrate 1 , some of which enter the well 2 and from there through the P-type contacting diffusion region 8 flows out. However, since most of the N-type source diffusion region 5 is covered by the P-type diffusion region 8 , whose impurity concentration is considerably higher than that of the P-type trench region 2 , the injection of holes from the N-type source diffusion region 5 is compared to the injection at conventional structure significantly reduced. This also applies to the injection of holes from the P-type source diffusion region 3 into the N-type substrate 1 . As a result, the gain factor for the above-mentioned positive feedback, which causes the latch-up effect, is considerably reduced, which leads to an improvement in the latch-up resistance.
Bei der Ausführungsform gemäß Fig. 3 ist nur der P-Typ Diffusionsbereich 8 zum Kontaktieren so ausgebildet, wie dies an Hand der Ausführungsform von Fig. 2 beschrieben worden ist. Der P-Typ Diffusionsbereich 8 weist also geringere Oberflächenverunreinigung und größere Diffusionstiefe als der N-Typ Sourcediffusionsbereich 5 des N-MOST 21 auf, und der Bereich ist so ausgedehnt, daß er die untere Fläche des N-Typ Sourcediffusionsbereichs 5 so weit abdeckt, daß das ausgedehnte Ende so nahe wie möglich am Gatebereich des N-MOST 21 liegt. Auch mit diesem Aufbau ist der Verstärkungsfaktor der genannten zum Latch-Up-Effekt führenden Rückkopplung verringert, wodurch der Latch-Up-Widerstand verbessert ist.In the embodiment according to FIG. 3, only the P-type diffusion region 8 for contacting is designed as described with reference to the embodiment from FIG. 2. The P-type diffusion region 8 thus has less surface contamination and greater diffusion depth than the N-type source diffusion region 5 of the N-MOST 21 , and the region is expanded so that it covers the lower surface of the N-type source diffusion region 5 so that the extended end is as close as possible to the gate area of the N-MOST 21 . With this construction, too, the gain factor of the aforementioned feedback leading to the latch-up effect is reduced, as a result of which the latch-up resistance is improved.
Bei der Ausführungsform gemäß Fig. 2 ist es erforderlich, mindestens einen zusätzlichen Diffusionsprozeß beim Herstellen im Vergleich mit einem herkömmlichen Transistor anzuwenden. Dieser zusätzliche Diffusionsprozeß ist bei der Ausführungsform gemäß Fig. 3 aber nicht erforderlich. Der Grund dafür besteht darin, daß beim Herstellen einer integrierten Schaltung aus Silizium mit einem feinen Muster Arsen als N-Typ Verunreinigung Bor B als P-Typ Verunreinigung verwendet werden. Da der Diffusionskoeffizient von Arsen erheblich kleiner ist als der von Bor, ist die Diffusionstiefe der P-Typ Schicht allgemein ausreichend tiefer als diejenige des N-Typ Diffusionsbereichs. Diese Beziehung bleibt auch dann erhalten, wenn die Oberflächenverunreinigungskonzentration des P-Typ Diffusionsbereichs nur etwa 1/10 derjenigen des N-Typ Diffusionsbereichs gemacht wird. Der Aufbau gemäß Fig. 3 kann daher dadurch ergestellt werden, daß nur die P-Typ Diffusionsbereiche 3, 4 und 8 so weit abgesenkt werden, daß der P-Typ Diffusionsbereich 8 den N-Typ Diffusionsbereich 5 ausreichend abdeckt, und daß sein freies Ende ausreichend nahe am Gatebereich des N-MOST 21 liegt.In the embodiment according to FIG. 2, it is necessary to use at least one additional diffusion process during manufacture in comparison with a conventional transistor. This additional diffusion process is not necessary in the embodiment according to FIG. 3. The reason for this is that when an integrated circuit is made of silicon with a fine pattern, arsenic is used as the N-type impurity, and B is used as the P-type impurity. Since the diffusion coefficient of arsenic is considerably smaller than that of boron, the diffusion depth of the P-type layer is generally sufficiently deeper than that of the N-type diffusion area. This relationship is maintained even if the surface impurity concentration of the P-type diffusion area is made only about 1/10 that of the N-type diffusion area. The structure of FIG. 3 can therefore be ergestellt characterized in that only the P-type diffusion regions 3, 4 and 8 lowered so far are that the P-type diffusion region 8 to the N-type diffusion region 5 is sufficient to cover, and that its free end is sufficiently close to the gate area of the N-MOST 21 .
Die bisherigen Aufbauten sind anhand eines N-Typs Substrates mit einer P-Typ Wanne beschrieben worden. Die Leitfähigkeiten können aber jeweils umgedreht sein.The previous structures are based on an N-type substrate with a P-type tub. The Conductivities can be reversed.
Claims (5)
- - einem Substrat (1) eines ersten Leitfähigkeitstyps,
- - einer von einer Hauptfläche des Substrates aus gebildeten Wanne (2) eines zweiten, zu dem des ersten Typs entgegengesetzten Leitfähigkeitstyps,
- - einem in einem anderen Bereich der Hauptfläche ausgebildeten ersten Feldeffekttransistor (20) mit mindestens einem Source-Diffusionsbereich (3) vom zweiten Leitfähigkeitstyp,
- - einem in der Wanne ausgebildeten zweiten, zum ersten Feldeffekttransistor (20) komplementären Feldeffekttransistor (21) mit mindestens einem Source-Diffusionsbereich (5) vom ersten Leitfähigkeitstyp,
- - einem ersten Kontaktier-Diffusionsbereich (7) vom ersten Leitfähigkeitstyp, der benachbart zum Source-Diffusionsbereich des ersten Feldeffekttransistors ist und zum Kontaktieren des Substrates dient, und
- - einem zweiten Kontaktier-Diffusionsbereich (8) vom zweiten Leitfähigkeitstyp, der benachbart zum Source-Diffusionsbereich des zweiten Feldeffekttransistors ist und zum Kontaktieren der Wanne dient,
- - a substrate ( 1 ) of a first conductivity type,
- a trough ( 2 ), formed from a main surface of the substrate, of a second conductivity type opposite to that of the first type,
- a first field effect transistor ( 20 ) formed in another area of the main surface and having at least one source diffusion area ( 3 ) of the second conductivity type,
- a second field effect transistor ( 21 ) formed in the trough and complementary to the first field effect transistor ( 20 ) and having at least one source diffusion region ( 5 ) of the first conductivity type,
- - A first contact diffusion region ( 7 ) of the first conductivity type, which is adjacent to the source diffusion region of the first field effect transistor and is used for contacting the substrate, and
- a second contact diffusion region ( 8 ) of the second conductivity type, which is adjacent to the source diffusion region of the second field effect transistor and is used to contact the well,
- - die Diffusionstiefe mindestens eines der beiden Kontaktier-Diffusionsbereiche (7 oder 8) größer ist als die des benachbarten Source-Diffusionsbereichs (3 bzw. 5) und daß der jeweilige Kontaktier-Diffusionsbereich wenigstens einen Teil der unteren Fläche des benachbarten Source-Diffusionsbereichs abdeckt.
- - The diffusion depth of at least one of the two contact diffusion areas ( 7 or 8 ) is greater than that of the adjacent source diffusion area ( 3 or 5 ) and that the respective contact diffusion area covers at least part of the lower surface of the adjacent source diffusion area.
- - zunächst ein Dotierstoff verhältnismäßig tief in das Substrat diffundiert wird, um einen Kontaktier-Diffusionsbereich (7, 8) auszubilden, und
- - danach ein Dotierstoff relativ flach und benachbart zur Grenze des Kontaktier-Diffusionsbereichs diffundiert wird, um einen Source-Diffusionsbereich so zu erzeugen, daß zumindest ein Teil seiner Unterfläche durch den benachbarten Kontaktier-Diffusionsbereich abgedeckt ist.
- - First, a dopant is diffused relatively deep into the substrate to form a contact diffusion region ( 7, 8 ), and
- - Then a dopant is diffused relatively flat and adjacent to the boundary of the contact diffusion region in order to produce a source diffusion region in such a way that at least part of its lower surface is covered by the adjacent contact diffusion region.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074274A JPS59198749A (en) | 1983-04-25 | 1983-04-25 | Complementary type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3414772A1 DE3414772A1 (en) | 1984-10-25 |
| DE3414772C2 true DE3414772C2 (en) | 1987-10-08 |
Family
ID=13542371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19843414772 Granted DE3414772A1 (en) | 1983-04-25 | 1984-04-18 | Complementary field-effect transistor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS59198749A (en) |
| DE (1) | DE3414772A1 (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS59198749A (en) | 1984-11-10 |
| DE3414772A1 (en) | 1984-10-25 |
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