DE3406958C2 - - Google Patents
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Description
Die Erfindung betrifft eine integrierte Schaltungsanordnung mit einer aus Logikblöcken bestehenden digitalen Logik, deren Logikblöcke auf unterschiedlichen Potentialniveaus arbeiten.The invention relates to an integrated circuit arrangement with a digital consisting of logic blocks Logic whose logic blocks on different Work at potential levels.
Bekanntlich gibt es integrierte Schaltungen, die in einem gemeinsamen Halbleiterkörper sowohl analoge Schaltungsteile als auch Schaltungsteile mit digitaler Logik aufweisen. Die digitalen Logikteile sind dabei beispielsweise in bipolarer I²L-Technik ausgeführt. Um Strom zu sparen, wird der I²L-Anteil häufig in Blöcke aufgeteilt, die potentialmäßig übereinander angeordnet sind. Eine solche Technik, die als "stacked technic" bezeichnet wird, zeigt beispielsweise die Fig. 1. Die Schaltungsanordnung der Fig. 1 ist ein Frequenzteiler, der aus dem Oszillator 1 und den drei Logikblöcken 2, 3 und 4 besteht. Der Oszillator 1 liefert beispielsweise eine Frequenz von 200 kHz, der Block 2 teilt die 200 kHz auf 50 kHz herunter, der Block 3 nimmt eine weitere Frequenzteilung auf 1 kHz vor und der Block 4 teilt die Frequenz von 1 kHz schließlich auf 1 Hz herunter. Die Blöcke 2, 3 und 4 arbeiten im Ausführungsbeispiel mit einer Betriebsspannung von 0,7 Volt (entsprechend dem Spannungsabfall an der Basis-Emitterstrecke des "Injektionstransistors"). Die einzelnen Blöcke der Fig. 1 haben somit kein gemeinsames Bezugspotential. Sie sind quasi "übereinandergestapelt" und werden alle in Serie geschaltet durch eine Stromquelle 8 gespeist, die beispielsweise an einer 12-Volt-Spannungsquelle 9 hängt. As is known, there are integrated circuits which have both analog circuit parts and circuit parts with digital logic in a common semiconductor body. The digital logic parts are designed, for example, in bipolar I²L technology. In order to save electricity, the I²L portion is often divided into blocks, which are potentially arranged one above the other. Such a technique, which is referred to as "stacked technic", is shown, for example, in FIG. 1. The circuit arrangement in FIG. 1 is a frequency divider which consists of the oscillator 1 and the three logic blocks 2 , 3 and 4 . For example, the oscillator 1 supplies a frequency of 200 kHz, the block 2 divides the 200 kHz down to 50 kHz, the block 3 carries out a further frequency division to 1 kHz and the block 4 finally divides the frequency down from 1 kHz to 1 Hz. The blocks 2 , 3 and 4 work in the exemplary embodiment with an operating voltage of 0.7 volts (corresponding to the voltage drop at the base-emitter path of the "injection transistor"). The individual blocks in FIG. 1 thus have no common reference potential. They are quasi "stacked" and are all fed in series by a current source 8 which is connected, for example, to a 12 volt voltage source 9 .
Symbolisch sind die einzelnen I²L-Blöcke hier als Dioden 5, 6, 7 dargestellt. Die in der Fig. 1 am Beispiel eines Frequenzteilers gezeigte "stacked technic", bei der Blöcke einer Logikschaltung potentialmäßig übereinander liegen, hat den Vorteil, daß sie stromsparend ist.The individual I²L blocks are shown symbolically here as diodes 5 , 6 , 7 . The "stacked technic" shown in FIG. 1 using the example of a frequency divider, in which blocks of a logic circuit potentially lie one above the other, has the advantage that it is energy-saving.
Werden mehrere Blöcke wie im Beispiel der Fig. 1 potentialmäßig übereinandergeschaltet, so tritt als logisches Signal in den einzelnen Blöcken nicht eine logische 0 oder eine logische 1 auf, sondern ein bestimmter Spannungswert. Im Beispiel der Fig. 1 entspricht beispielsweise beim unteren Logikblock (Frequenzteiler) 2 eine logische 0 der Spannung 0 Volt und eine logische 1 der Spannung 0,7 Volt. Bei dem darüber befindlichen Block 3 entspricht eine logische 0 der Spannung 0,7 Volt und die logische 1 einer Spannung von 1,4 Volt. Beim Block 4 entspricht die logische 0 einer Spannung von 1,4 Volt und die logische 1 einer Spannung von 2,1 Volt.If several blocks are connected in terms of potential, as in the example in FIG. 1, the logical signal in the individual blocks is not a logical 0 or a logical 1, but a certain voltage value. In the example in FIG. 1, for example in the lower logic block (frequency divider) 2, a logic 0 corresponds to the voltage 0 volts and a logic 1 to the voltage 0.7 volts. In the block 3 above, a logic 0 corresponds to the voltage 0.7 volts and the logic 1 to a voltage of 1.4 volts. In block 4 , the logical 0 corresponds to a voltage of 1.4 volts and the logical 1 to a voltage of 2.1 volts.
Bei einer Prüfung der integrierten Schaltung müssen die Logikteile überprüft werden. Zu diesem Zweck werden die Schaltzustände an bestimmten Stellen ausgelesen. Das Auslesen von Schaltzuständen aus den einzelnen Potentialniveaus bringt jedoch Bezugspunktprobleme mit sich, da die Absolutwerte der Signale temperaturabhängig sind und außerdem Parameterstreuungen unterliegen. Werden die einzelnen Blöcke mit falschen Spannungen beaufschlagt, so kann es zu einer Schädigung bzw. Zerstörung der Blöcke kommen. Ist eine überwiegend zählende Logik vorhanden, so ist es außerdem zu Prüfzwecken erforderlich, an bestimmten Stellen höherfrequente Signale in die Logik einzuspeisen.When testing the integrated circuit, the Logic parts are checked. For this purpose the Switching states read out at certain points. Reading out of switching states from the individual potential levels brings with it reference point problems, however the absolute values of the signals are temperature-dependent and also subject to parameter variations. Will the individual blocks are subjected to incorrect voltages, it can damage or destroy the Blocks are coming. If there is a predominantly counting logic, so it is also required for testing purposes at certain points higher frequency signals in the Feed logic.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltungsanordnung anzugeben, die das Auslesen von Signalen an einer bestimmten Stelle der Schaltung sowie das Einspeisen eines Prüfsignals von einem einzigen Punkt aus ermöglicht, so daß für das Einspeisen eines Prüfsignals und das Auslesen eines Signals nur ein einziger Pin erforderlich ist. Außerdem sollen beim Prüfen der digitalen Logik keine Bezugspunktprobleme auftreten. Diese Aufgabe wird bei einer integrierten Schaltungsanordnung der eingangs erwähnten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.The invention has for its object an integrated Specify circuitry that the reading of signals at a certain point in the circuit as well as that Enables a test signal to be fed in from a single point, so that for feeding a test signal and reading out only one pin of a signal is required. Furthermore should not have any reference point problems when testing the digital logic occur. This task is done with an integrated circuit arrangement of the type mentioned at the outset according to the invention in the characterizing part of claim 1 specified features solved.
Als Schaltungsteil, der die Potentialniveaus in Stromwerte umwandelt, ist beispielsweise eine current hogging-Schaltung vorgesehen. Eine current hogging-Schaltung ist beispielsweise in der Zeitschrift "IEEE Journal of Solid-State Circuits", Vol. SC-10, No. 5, October 1975, Seiten 348-352, erläutert. Danach entsteht der "current-hogging-Effekt" in einer lateralen Zwischenkollektor-pnp-Struktur, die durch drei, in einer Epitaxieschicht vom n-Leitfähigkeitstyp angeordnete, streifenförmige p-Gebiete realisiert ist. Der Emitterelektrode dieser Struktur wird ein konstanter Strom zugeführt, wodurch vom Emitterbereich Ladungsträger, also Löcher in den Basisbereich injiziert werden. Ist der Abstand zwischen dem Emitterbereich und dem diesen Emitterbereich benachbarten Kollektorbereich (der auch Kontrollkollektor genannt wird) kleiner als die Diffusionslänge der injizierten Ladungsträger, gelangen diese in den Bereich dieses Kontrollkollektors. Ist die Elektrode dieses Bereiches potentialfrei, werden die Ladungsträger von diesem Bereich gesammelt um anschließend wieder in den Basisbereich reinjiziert zu werden. Dieser Kontrollkollektorbereich ist zwischen dem Emitterbereich und einem Kollektorbereich, der auch Ausgangskollektorbereich genannt wird, in der Epitaxieschicht angeordnet. Dieser dem Kontrollkollektorbereich benachbarte Ausgangskollektorbereich sammelt nun seinerseits die reinjizierten Ladungsträger. Somit entsteht ein Stromfluß vom Emitterbereich zum Ausgangskollektorbereich. Wird dagegen die Elektrode des Kontrollkollektorbereiches auf das Potential des Basisbereiches gelegt, wird nahezu der gesamte Strom über diesen Kontrollkollektor abgeführt. An der Elektrode des Ausgangskollektorbereiches kann lediglich ein Sperrstrom abgenommen werden. Das Ersatzschaltbild eines solchen Zwischenkollektor-pnp-Transistors besteht also aus zwei Transistoren, wobei der Emitter des ersten Transistors dem oben genannten Emitterbereich entspricht und der Kollektor dieses Transistors dem Kontrollkollektorbereich entspricht. Dieser Kontrollkollektorbereich stellt gleichzeitig den Emitter des zweiten Transistors dar, der den Ausgangskollektorbereich als Kollektor aufweist. Die Epitaxieschicht, die die Emitter- und Kollektorbereiche aufnimmt, stellt die gemeinsame Basis der beiden Transistoren dar. Der Stromschalteffekt mittels eines Zwischenkollektor-pnp-Transistors kann zum Aufbau einer Logikfunktion verwendet werden.As a circuit part that converts the potential levels into current values, a current hogging circuit is provided, for example. A current hogging circuit is for example in the IEEE Journal of Solid-State Circuits, Vol. SC-10, No. 5, October 1975, pages 348-352. After that arises the "current hogging effect" in a lateral intermediate collector pnp structure, by three, in an n-conductivity type epitaxial layer arranged, strip-shaped p-areas realized is. The emitter electrode of this structure becomes a constant one Current supplied, whereby charge carriers from the emitter region, ie Holes are injected into the base area. Is the distance between the emitter region and the one adjacent to this emitter region Collector area (also called control collector) shorter than the diffusion length of the injected charge carriers this in the area of this control collector. Is the Electrodes in this area are potential-free, the charge carriers collected from this area and then back to the base area to be reinjected. This control collector area is between the emitter area and a collector area, which too Output collector area is called, arranged in the epitaxial layer. This output collector area adjacent to the control collector area in turn now collects the re-injected Charge carrier. This creates a current flow from the emitter area to Home collector area. In contrast, the electrode of the control collector area placed on the potential of the basic area, almost all of the electricity is discharged through this control collector. At the electrode of the output collector area only a reverse current can be taken. The equivalent circuit diagram of a Such an intermediate collector pnp transistor therefore consists of two Transistors, the emitter of the first transistor the above corresponds to the emitter region mentioned and the collector of this transistor corresponds to the control collector area. This control collector area simultaneously represents the emitter of the second transistor that has the output collector area as a collector. The epitaxial layer that contains the emitter and collector areas is the common base of the two transistors. The current switching effect using an intermediate collector pnp transistor can be used to build a logic function.
Als elektronische Schaltstufe wird beispielsweise ein in Emitterschaltung mit Basiswiderstand betriebener Schalttransistor verwendet.The electronic switching stage is, for example, an emitter circuit switching transistor operated with base resistance is used.
Gemäß einer Weiterbildung der Erfindung ist eine zweite current hogging-Stufe vorgesehen, die über eine Stromspiegelschaltung mit der Prüfleitung (Q′m) verbunden ist. Die zweite current hogging-Stufe sorgt zusammen mit der Stromspiegelschaltung für ein verbessertes Schaltverhalten. Der Stromspiegel versteilert die Signalform am Prüfpin.According to a development of the invention, a second current hogging stage is provided, which is connected to the test line (Q ′ m ) via a current mirror circuit. The second current hogging stage together with the current mirror circuit ensures improved switching behavior. The current mirror distributes the signal shape on the test pin.
Der ersten current hogging-Stufe wird das Q-Ausgangssignal des Logikblockes und der zweiten current hogging-Stufe das -Ausgangssignal des Logikblockes zugeführt.The first current hogging stage becomes the Q output signal of the logic block and the second current hogging level the output signal of the logic block supplied.
Mit Hilfe der current hogging-Stufen wird das Originalsignal beispielsweise aus der auf dem Potential Φn arbeitenden Logikstufe wird auf Nullpotential bezogen herausgeholt. Dieses Signal wird mit dem vorgegebenen "pattern" verglichen. Nach Durchführung dieser ersten Messung wird derselbe Prüfpin, der bei der ersten Messung verwendet wurde, dazu benutzt, niederohmig, d. h. dominant, ein definiertes Prüfsignal höherer Frequenz in die nachfolgende Logikstufe (Φn+1) einzuspeisen. Das höherfrequente Prüfsignal hat die Aufgabe, die Prüfzeit der nachfolgenden Logikstufen so weit wie irgendwie möglich (Maximaltaktfrequenz durch Arbeitsstrom begrenzt) zu reduzieren.With the help of the current hogging stages, the original signal is extracted, for example, from the logic stage operating at the potential Φ n with reference to zero potential. This signal is compared with the given "pattern". After this first measurement has been carried out, the same test pin that was used in the first measurement is used to feed a defined test signal of higher frequency into the subsequent logic stage (Φ n + 1 ) with low resistance, ie dominant. The higher-frequency test signal has the task of reducing the test time of the subsequent logic stages as much as possible (maximum clock frequency limited by the working current).
Die Erfindung wird im folgenden an einem Ausführungsbeispiel erläutert.The invention is based on an embodiment explained.
Die Fig. 2 zeigt zwei Logikblöcke 10 und 11. Nach der Fig. 2 weist der Eingang des Blockes 11 (wie übrigens auch die anderen Blöcke) eine sogenannte merged transistor logic-Schaltung auf, die aus einem Stromquellentransistor T6 und einem Schalttransistor T7 besteht. Der Emitter des Stromquellentransistors T6 ist über einen Widerstand R1 mit dem positiven Pol einer Spannungsquelle verbunden. Der Transistor T6, dessen Kollektor mit der Basis des Schalttransistors T7 und dessen Basis mit dem Emitter des Schalttransistors T7 verbunden ist, bietet dem Schalttransistor T7 ständig einen Injektionsstrom an (I²L). FIG. 2 shows two logic blocks 10 and 11. According to FIG. 2, the input of block 11 (like the other blocks, by the way) has a so-called merged transistor logic circuit, which consists of a current source transistor T 6 and a switching transistor T 7 . The emitter of the current source transistor T 6 is connected via a resistor R 1 to the positive pole of a voltage source. The transistor T 6, whose collector is connected to the base of the switching transistor T 7, and its base connected to the emitter of the switching transistor T 7, provides the switching transistor T 7 constantly at an injection current (I²L).
Ist der Schalttransistor T5 gesperrt, so fließt der gesamte Kollektorstrom des Stromquellentransistors T6 in die Basis des Schalttransistors T7. Dadurch zieht der Stromquellentransistor T6 die Basis des Schalttransistors T7 auf das Potential Φn+1′, welches der logischen 1 entspricht. Dies hat zur Folge, daß der Schalttransistor T7 durchschaltet und sein Kollektor nach Φn (logische 0) gezogen wird. Die relativ große Stromverstärkung des Schalttransistors T7 (3) sorgt dafür, daß T7 den Strom des Stromquellentransistors T8, dessen Emitter-Kollektorstrecke zwischen dem Emitter des Stromquellentransistors T6 und dem Eingang des Flip-Flops FFm+1 liegt und dessen Basis mit Φn verbunden ist, voll gegen Φn durchschalten kann.If the switching transistor T 5 is blocked, the entire collector current of the current source transistor T 6 flows into the base of the switching transistor T 7 . As a result, the current source transistor T 6 pulls the base of the switching transistor T 7 to the potential Φ n + 1 ' , which corresponds to the logic 1. The result of this is that the switching transistor T 7 is turned on and its collector is drawn to Φ n (logic 0). The relatively large current gain of the switching transistor T 7 (3) ensures that T 7 is the current of the current source transistor T 8 , the emitter-collector path between the emitter of the current source transistor T 6 and the input of the flip-flop FF m + 1 and the base thereof connected to Φ n , can switch fully through to Φ n .
Ist der Schalttransistor T5 dagegen aktiv (durchgeschaltet), so fließt der Strom des Stromquellentransistors T6 nicht in die Basis des Schalttransistors T7, sondern über den Schalttransistor T5 ab. Dadurch bleibt der Schalttransistor T7 gesperrt und am Eingang des Flip-Flops FFm+1 liegt das Potential Φn+1 (logische 1), welches über den Stromquellentransistor T8 dorthin gelangt.However, if the switching transistor T 5 is active (switched through), the current of the current source transistor T 6 does not flow into the base of the switching transistor T 7 , but via the switching transistor T 5 . As a result, the switching transistor T 7 remains blocked and at the input of the flip-flop FF m + 1 there is the potential Φ n + 1 (logic 1), which arrives there via the current source transistor T 8 .
Die Transistoren T5, T6 bilden einen Inverter, denn wenn der Logikblock 10 z. B. eine logische 1 liefert, erscheint am nachfolgenden Logikblock 11 eine logische 0. T7 invertiert dieses Signal wieder, so daß im Logikablauf keine Verfälschung durch den Prüfausgang eintritt.The transistors T 5 , T 6 form an inverter, because if the logic block 10 z. B. supplies a logical 1, a logical 0 appears at the subsequent logic block 11. T 7 inverts this signal again, so that no falsification by the test output occurs in the logic sequence.
Das Wesen der Erfindung besteht jedoch darin, daß an der Stelle, an der eine Überprüfung der Schaltung durch Auslesen und gegebenenfalls Eingeben eines Prüfsignals erfolgen soll, ein Schaltungsteil vorgesehen ist, welcher die in Gestalt von Potentialniveaus vorliegenden Logikzustände in diesen Logikzuständen zugeordnete Stromwerte umwandelt und diese Stromwerte über einen elektronischen Schalter an den nachfolgenden Logikblock (im Ausführungsbeispiel Logikblock 11) weitergibt. Zur Umwandlung der in Potentialniveaus vorliegenden Logikzustände in entsprechende Stromwerte ist im Ausführungsbeispiel eine sogenannte current hogging-Schaltung vorgesehen und als elektronischer Schalter der Schalttransistor T5.The essence of the invention, however, is that at the point at which the circuit is to be checked by reading out and possibly entering a test signal, a circuit part is provided which converts the current values assigned to these logic states in the form of potential levels and converts these current values Passes current values via an electronic switch to the subsequent logic block (logic block 11 in the exemplary embodiment). In the exemplary embodiment, a so-called current hogging circuit is provided for converting the logic states present in potential levels into corresponding current values, and the switching transistor T 5 is used as an electronic switch.
Die current hogging-Schaltung, die die Potentialniveaus in den Logikzuständen zugeordnete Stromwerte umwandelt, besteht im Ausführungsbeispiel aus den Transistoren T2 und T2′, deren Basen miteinander verbunden sind. Die Emitter-Kollektorstrecke des Stromquellentransistors T2 liegt in Reihe zur Emitter-Kollektorstrecke des Schalttransistors T2′.The current hogging circuit, which converts the potential levels in the logic states associated with current values, consists in the exemplary embodiment of the transistors T 2 and T 2 ', the bases of which are connected to one another. The emitter-collector path of the current source transistor T 2 is in series with the emitter-collector path of the switching transistor T 2 '.
Der Ausgang Q-FFm der Teilerkette wird über die current hogging-Stufe T2/T2′ als geschaltete Stromquelle ausgekoppelt. Dabei werden Potentialniveaus in Stromwerte umgewandelt. Ist Q-FFm eine logische 1, so steuert der Stromquellentransistor T2 den in Basisschaltung betriebenen Schalttransistor T2′ auf. In diesem Fall kann der vom Transistor T2 angebotene Strom über den Transistor T2′ zum Prüfpin 12 bzw. zum Widerstand R2 abfließen. Wird der pin 12 nicht von außen beschaltet, so wird durch den Strom von T2′ der Schalttransistor T5 aktiviert. Wird dagegen der pin 12 an das Potential Null gelegt, so wird der Schalttransistor T5 gesperrt. Dies bedeutet, daß bei niederohmiger Einspeisung eines Prüfsignals am Prüfpin 12 beliebige Signale in den Logikblock FFm+1 (11) eingespeist werden können, und zwar unabhängig vom logischen Zustand der Vorstufe FFm (10). Dagegen kann bei einer hochohmigen Abfrage am Prüfpin 12 der logische Zustand des Logikblocks FFm (10) ausgelesen werden, und zwar ohne nennenswerte Beeinflussung der Gesamtschaltung.The output Q-FF m of the divider chain is coupled out via the current hogging stage T 2 / T 2 'as a switched current source. Potential levels are converted into current values. Is Q-FF m a logical 1, then 2 controls the current source transistor T to the grounded base circuit switching transistor T 2 '. In this case, the current offered by transistor T 2 can flow via transistor T 2 'to test pin 12 or to resistor R 2 . If the pin 12 is not connected from the outside, the switching transistor T 5 is activated by the current from T 2 '. If, on the other hand, pin 12 is connected to zero potential, switching transistor T 5 is blocked. This means that when a test signal with a low impedance is fed into the test pin 12, any signals can be fed into the logic block FF m + 1 ( 11 ), regardless of the logic state of the pre-stage FF m ( 10 ). In contrast, the logic state of the logic block FF m ( 10 ) can be read out in the case of a high-resistance query on the test pin 12 , and without any appreciable influence on the overall circuit.
Die Erfindung bietet also die Möglichkeit, Logikblöcke voneinander elektrisch zu trennen und mit einer Leitung das vorhandene Ausgangssignal eines Logikblockes auszulesen und dieses Signal an den Folgeblock ungestört weiterzuleiten. Außerdem ist es mit Hilfe der Erfindung möglich, Signale zu überschreiben, ohne die Funktion vorhergehender Blöcke zu beeinflussen.The invention therefore offers the possibility of logic blocks electrically separated from each other and with one line read out the existing output signal of a logic block and this signal to the following block undisturbed forward. It is also with the help of the invention possible to overwrite signals without the function to influence previous blocks.
Ist das Ausgangssignal Q von FFm=0, so kann der Schalttransistor T2′ keinen Strom liefern, weil sein Emitter des Transistors T2′ hat man also in Abhängigkeit vom Ausgangssignal Q einen Strom oder keinen Strom (Strom Null).If the output signal Q of FF m = 0, the switching transistor T 2 'can not supply current, because its emitter of the transistor T 2 ' therefore has a current or no current (zero current) depending on the output signal Q.
Das Ausgangssignal von FFm sorgt zusammen mit einer current hogging-Stufe und der aus den Transistoren T3 und T4 bestehenden Stromspiegelschaltung für ein sauberes Schalten von Q′m. Der Stromspiegel versteilert die Signalform am Prüfpin. Mit Hilfe des Stromspiegels wird auch der Zustand Null niederohmig gemacht, was zum einen die Flankensteilheit verbessert und zum anderen die Störbeeinflussung reduziert. Ohne den Stromspiegel wäre die Basis des Schalttransistors T5 im Zustand logisch 0 offen und damit für Störspitzen sehr empfänglich. Durch den Stromspiegel wird dagegen die Basis des Transistors T5 über den Widerstand R2 aktiv auf Null gehalten.The output signal from FF m together with a current hogging stage and the current mirror circuit consisting of transistors T 3 and T 4 ensures a clean switching of Q ' m . The current mirror distributes the signal shape on the test pin. With the help of the current mirror, the zero state is also made low-resistance, which on the one hand improves the edge steepness and on the other hand reduces the interference. Without the current mirror, the base of the switching transistor T 5 would be open in the logic 0 state and thus very susceptible to interference peaks. In contrast, the base of transistor T 5 is actively kept at zero by resistor R 2 by the current mirror.
Bei der aus dem Stromquellentransistor T1 und dem Schalttransistor T1′ bestehenden zweiten current hogging-Stufe sind ebenfalls die Basen dieser beiden Transistoren miteinander verbunden und ihre Emitter-Kollektorstrecken zueinander in Reihe geschaltet. Außerdem besteht eine Verbindung zwischen sämtlichen Basen der vier Transistoren der beiden current hogging-Stufen. Während die Verbindungsleitung des Kollektors des Stromquellentransistors T2 der ersten current hogging-Stufe mit dem Emitter des Schalttransistors T2′ der ersten current hogging-Stufe mit dem Ausgang Q von FFm verbunden ist, ist die Verbindungsleitung des Kollektors des Stromquellentransistors T1 der zweiten current hogging-Stufe mit dem Emitter des Schalttransistors T1′ der zweiten current hogging-Stufe mit dem Ausgang von FFm verbunden.In the case of the second current hogging stage consisting of the current source transistor T 1 and the switching transistor T 1 ', the bases of these two transistors are likewise connected to one another and their emitter-collector paths are connected to one another in series. There is also a connection between all bases of the four transistors of the two current hogging stages. While the connecting line of the collector of the current source transistor T 2 of the first current hogging stage is connected to the emitter of the switching transistor T 2 'of the first current hogging stage with the output Q of FF m , the connecting line of the collector of the current source transistor T 1 is the second current hogging stage connected to the emitter of the switching transistor T 1 'of the second current hogging stage with the output of FF m .
Die Basis des als Diode geschalteten Transistors T4 der Stromspiegelschaltung ist bei der Schaltung der Fig. 2 mit dem Kollektor des Schalttransistors T1′ der zweiten current hogging-Stufe verbunden. Der Kollektor des zweiten Transistors T3 der Stromspiegelschaltung ist mit einem Punkt Q′m verbunden, der in einer Leitung liegt, die den Prüfpin 12 über den Widerstand R2 mit dem Schalttransistor T5 verbindet. Mit dem Punkt Q′m bzw. mit der genannten Leitung ist auch der Kollektor des Schalttransistors T2′ der ersten current hogging-Stufe verbunden.The base of the transistor T 4 connected as a diode of the current mirror circuit is connected to the collector of the switching transistor T 1 'of the second current hogging stage in the circuit of FIG. 2. The collector of the second transistor T 3 of the current mirror circuit is connected to a point Q ' m which lies in a line which connects the test pin 12 via the resistor R 2 to the switching transistor T 5 . With the point Q ' m or with the line mentioned, the collector of the switching transistor T 2 ' of the first current hogging stage is connected.
Wie die Fig. 3 zeigt, fließt bei der stacked-Technik der Strom, der über den Widerstand Rv einstellbar ist, zunächst in die Ebene Φn+2. In dieser Ebene verteilt er sich auf die einzelnen Stromquellen und wird in der Ebene Φn+1 wieder gesammelt. Dasselbe wiederholt sich zwischen den Ebenen Φn+1 und Φn. Auf diese Weise ist es möglich, daß mit ein- und demselben Strom auch alle Gatter der Ebene Φn+1 sowie alle Gatter der Ebene Φn arbeiten können.As shown in FIG. 3, in the stacked technique the current, which can be set via the resistor R v , initially flows into the plane Φ n + 2 . In this level it is distributed among the individual power sources and is collected again in level Φ n + 1 . The same thing is repeated between the levels Φ n + 1 and Φ n . In this way it is possible that all gates of level Φ n + 1 and all gates of level Φ n can work with the same current.
Claims (5)
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Families Citing this family (1)
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Legal Events
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| OP8 | Request for examination as to paragraph 44 patent law | ||
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Owner name: TEMIC TELEFUNKEN MICROELECTRONIC GMBH, 74072 HEILB |
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Owner name: TEMIC SEMICONDUCTOR GMBH, 74072 HEILBRONN, DE |
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